Ａ／Ｄ変換器及び情報記録再生装置
【課題】コンパレータのメタステーブル状態に起因するエラーを確実に抑止すること。
【解決手段】複数の異なる電圧を基準電圧として発生させ、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器ＣＭＰ０〜ＣＭＰ６と、基準電圧の大きさに応じて並べられた複数の比較器ＣＭＰ０〜ＣＭＰ６の出力において、出力が切り換わる論理境界点を検出する論理境界検出部２００と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路ＡＶＧ０〜ＡＶＧ６と、を備える。
【解決手段】複数の異なる電圧を基準電圧として発生させ、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器ＣＭＰ０〜ＣＭＰ６と、基準電圧の大きさに応じて並べられた複数の比較器ＣＭＰ０〜ＣＭＰ６の出力において、出力が切り換わる論理境界点を検出する論理境界検出部２００と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路ＡＶＧ０〜ＡＶＧ６と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器及び情報記録再生装置に関する。
【背景技術】
【０００２】
近時において、Ａ／Ｄ変換器は様々な電子機器に使用されている。例えば下記の特許文献１には、ＡＤ変換器において、入力されるサーモメータコードに含まれるバブルエラーの訂正機能を備え、動作速度の向上を目的としたＡ／Ｄ変換器が記載されている。
【０００３】
【特許文献１】特開平１１-８８１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ａ／Ｄ変換器においては、出力論理が反転するバブルエラーの他に、コンパレータ出力のメタステーブル状態に起因するエラーが生じることがある。メタステーブル状態は、入力信号と基準信号が比較的近い場合に、コンパレータが中間電位を出力する状態であり、特に比較のための時間が十分に確保できない高速動作のコンパレータにおいて生じ易い。メタステーブル状態が発生すると、コンパレータの出力が“０”と“１”のいずれにも判断され得るため、結果として出力値に誤差が生じてしまうという問題がある。
【０００５】
上記特許文献１に記載された技術では、メタステーブル状態に起因するエラーを訂正することは想定していないため、メタステーブル状態によって出力値に誤差が含まれてしまうという問題がある。特に、バブルエラーとメタステーブル状態によるエラーが同時に発生した場合、エラーを救済することは困難である。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、コンパレータのメタステーブル状態に起因するエラーを確実に抑止することが可能な、新規かつ改良されたＡ／Ｄ変換器及び情報記録再生装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備えるＡ／Ｄ変換回路が提供される。
【０００８】
上記構成によれば、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【０００９】
また、前記多数決回路は複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたものであってもよい。かかる構成によれば、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変するのみで論理しきい値を調整することができるため、製造プロセスを若干変更するのみで論理しきい値を容易に調整することが可能となる。
【００１０】
また、前記多数決回路には３つの比較器の出力が入力され、前記３つの比較器のうち、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、残りの２つの比較器のうちの一方から入力を受ける端子の論理しきい値が前記基準しきい値よりも低く設定され、残りの２つの比較器のうちの他方から入力を受ける端子の論理しきい値が前記基準しきい値よりも高く設定されたものであってもよい。かかる構成によれば、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、基準電圧が中間の比較器以外の残りの比較器からの入力は、基準しきい値よりも高いしきい値、及び基準しきい値よりも低いしきい値に設定される。従って、基準電圧の増加又は減少方向に対して複数配列された多数決回路の出力を適合させることができ、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【００１１】
また、前記多数決回路は、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力の最上位または最下位の出力に応じて、前記残りの２つの比較器の出力が入力される端子を相互に入れ換えるセレクタを含むものであってもよい。複数の比較器の出力の最上位または最下位の出力に応じて、残りの２つの比較器の出力が入力される端子を相互に入れ換えるため、サイクリック温度計コード用のＡ／Ｄ変換器において、バブルエラーやメタステーブル状態によるエラーを抑えることが可能となる。
【００１２】
また、前記セレクタは複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたものであってもよい。かかる構成によれば、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変するのみで論理しきい値を調整することができるため、製造プロセスを若干変更するのみで論理しきい値を容易に調整することが可能となる。
【００１３】
また、上記課題を解決するために、本発明の別の観点によれば、光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、前記受光部から検出された信号から再生信号を取得する再生回路と、前記再生回路に含まれるＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備える情報再生装置が提供される。
【００１４】
上記構成によれば、光記録媒体のトラックに光が照射され、受光部で光記録媒体からの反射光が受光され、受光部から検出された信号からＡ／Ｄ変換器を含む再生回路により再生信号が取得される。Ａ／Ｄ変換器では、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、前記受光部から検出された信号からウォブル信号を取得するウォブル信号抽出回路と、前記ウォブル信号抽出回路に含まれるＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備える情報再生装置が提供される。
【００１６】
上記構成によれば、光記録媒体のトラックに光が照射され、受光部で光記録媒体からの反射光が受光され、受光部から検出された信号からＡ／Ｄ変換器を含むウォブル信号抽出回路によりウォブル信号が取得される。Ａ／Ｄ変換器では、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【発明の効果】
【００１７】
本発明によれば、コンパレータのメタステーブル状態に起因するエラーを確実に抑止することが可能な、Ａ／Ｄ変換器及び情報記録再生装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
［関連技術の説明］
先ず、本発明の実施形態を説明する前に、前提となる技術について説明する。図１は、高速で動作するA/D 換器として、３ビットのバイナリコードを出力するフラッシュ型 A/D変換器の構成を示す模式図である。図１に示すように、フラッシュ型 Ａ／Ｄ変換器は、コンパレータ部１００、論理境界検出部２００、エンコーダ部３００を備えて構成されている。コンパレータ部１００は、アナログ入力信号Ain と基準電圧Ｖｒ０〜Ｖｒ６を比較して入力信号の大きさに対応した温度計コードを出力するコンパレータＣＭＰ０〜ＣＭＰ６を有して構成される。論理境界検出部２００は、各コンパレータＣＭＰ０〜ＣＭＰ６の出力の“0”と“1”の論理境界点を検出する。エンコーダ部３００は、論理境界検出部２００からの出力信号に基づいてバイナリコード
B[2:0] を出力する。
【００２０】
コンパレータ部１００では、高電位側参照電圧Ｖｒｔと低電位側参照電圧Ｖｒｂとの間に ８個の抵抗が直列接続され、各抵抗の間で７個の基準電圧Ｖｒ０〜Ｖｒ６が得られる。ここで、両端に位置する抵抗の値Ｒ／２はその他の抵抗の値Ｒの半分に設定される。そして、アナログ入力信号Ａｉｎと７個の基準電圧とを７個のコンパレータ群ＣＭＰ０〜ＣＭＰ６により比較する。ここで、各コンパレータＣＭＰ０〜ＣＭＰ６では、アナログ入力信号ＡｉｎがＶｒ０〜Ｖｒ６より高いときは、出力信号ＣＰ０〜ＣＰ６が“１”となり、反転出力信号ＣＮ０〜ＣＮ６が“０”となる。また、アナログ入力信号Ａｉｎが基準電圧Ｖｒ０〜Ｖｒ６より低いときは、反転出力ＣＮ０〜ＣＮ６が“１”となり、出力信号ＣＰ０〜ＣＰ６が“０”となる。例えば、図２は、アナログ入力信号ＡｉｎがＶｒ３とＶｒ４の間の電位である場合を示している。図２に示すように、アナログ入力信号ＡｉｎがＶｒ３より大きくＶｒ４よりも小さい時には、出力信号として、ＣＰ０〜ＣＰ３までが“１”となりＣＰ４〜ＣＰ６は“０”となる温度計コードが出力される。また、反転出力は、ＣＮ０〜ＣＮ３までは“０”となりＣＮ４〜ＣＮ６は
“1”となる温度計コードが出力される。
【００２１】
図１に示すように、コンパレータ部１００の後段には論理境界検出部２００が配置され、コンパレータ部１００からの温度計コード出力ＣＰ０〜ＣＰ６、ＣＮ０〜ＣＮ６は、論理境界検出部２００に設けられた８つの２入力ＮＯＲ回路(ＮＲ０〜ＮＲ７)へ入力される。ここで、ＮＲｉ（ｉは整数）には、コンパレータの出力信号ＣＮｉ-１、ＣＰｉが入力される。ＮＲ０には、一方の入力にＣＰ０が入力され、他方の入力には“１”が入力される。また、ＮＲ７には、一方の入力にＣＮ６が入力され、他方の入力には“０”が入力される。従って、(ＣＰｉ-１，ＣＰｉ)＝（１，０）の時にのみNRi の出力は “1” となる。これにより、連続して並ぶ出力信号CP0〜CP6、CN0〜CN6において、連続した “1” の並びから連続した “0” の並びへ変化した位置のNOR回路から論理境界点を示す信号“1”が出力される。図２の例では、(ＣＰ３、ＣＰ４)＝（１，０）であるため、ＮＲ４から信号“１”が出力される。
【００２２】
エンコーダ部３００は、制御クロックであるエンコード(Encode)信号によりプリチャージモードとエンコードモードの２状態に設定される。エンコーダ部３００は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、およびＮＭＯＳトランジスタＭＮ１〜ＭＮ１２を備える。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、エンコード信号をＬレベルにすることにより、ビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージする。ＮＭＯＳトランジスタＭＮ１〜ＭＮ１２は、論理境界検出部２００からの出力ワード線ＷＬ０〜ＷＬ７に基づいて、プリチャージされたビット線ＢＬ０〜ＢＬ２の内、ワード線ＷＬ０〜ＷＬ７の出力が“１”である該当ビットをＧＮＤにプルダウンすることにより所望のバイナリ出力B0〜B2を得る。
【００２３】
従って、図２に示すように、例えばエンコード信号をＬレベルにしてビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージした後に、Ｖｒ３よりも大きくＶｒ４よりも小さい入力信号Ａｉｎが入力されると、論理境界検出部によりワード線ＷＬ４のみがＨとなり、ＮＭＯＳトランジスタＭＮ３とＭＮ４がオン状態になる。ここでエンコード信号をＨにすると、ビット線ＢＬ１、ＢＬ０がＧＮＤにプルダウンされ、エンコード後のバイナリ信号 B[2:0]＝１００が出力される。
【００２４】
以上のような温度計コードを使用するＡ／Ｄ変換器では、温度計コードにおけるバブルエラーと呼ばれるエラーが発生する場合がある。これは、例えば図２におけるコンパレータ出力ＣＰ０〜ＣＰ６は、入力信号Ａｉｎのレベルを表すため、「1111000」のように“１”と“０”の変化点は１つでなければならない。一方、図３は、バブルエラーが発生し、ＣＭＰ２の出力において、ＣＰ２＝１、ＣＮＰ２＝０となった場合を示している。バブルエラーが発生すると、図３の場合、コンパレータ出力ＣＰ０〜ＣＰ６が「1101000」となり、“１”と“０”の変化点が２つ以上現われてしまい、２つ以上のワード線（図３では、ＷＬ２とＷＬ４）を同時にオンすることで出力コードに大きな誤差を生じさせるものである。
【００２５】
そして、複数のワード線が同時にオンしてしまうと、図３の例のように、全てのビット線ＢＬ０〜ＢＬ２がＧＮＤにプルダウンされてしまう可能性が高くなる。この場合、エンコード後のバイナリ信号はＢ［２：０］＝０００となり、本来のバイナリ信号の真値であるB[2:0]＝１００からの誤差が大きくなる。
【００２６】
このバブルエラーの発生を改善する方法として、対象ビットとその前後のビットの多数決（アベレージ）を取るディジタルアベレージという手法がある。図４は、図１の回路において、多数決回路ＡＶＧ０〜６を挿入したものである。また、図５は、ブロックレベルで記述された多数決回路を示す模式図である。多数決回路は、論理式がOut=In0*In1+In1*In2+In2*In0で与えられ、その真理値表を図 5 に示す。論理式から分かるように、In0、In1、In2、の３つの入力のうち、２つ以上が“１”となったときOut=1となり、２つ以上が“０”となったときOut=０となるため、多数決回路と称している。
【００２７】
図４に示すように、多数決回路ＡＶＧ０〜６は、コンパレータ群ＣＭＰ０〜６と論理境界検出部１００のＮＯＲ回路の間に配置される。ＡＶＧｉ(ｉは整数)は、３入力１出力回路であり、CPi-1、CPi、CPi+1の３入力より多数決をとりその結果を出力する。図４は、これら多数決回路ＡＶＧｉにより図３で説明したバブルエラーが抑制される様子を示している。
【００２８】
図４に示すように、ＣＭＰ２にて発生したＣＰ２のバブルエラー“０”は、ＡＶＧ２にて上下のＣＰ１、ＣＰ３と多数決を取られることにより１に修正されてエンコーダ部へ入力される。従って、結果としてバブルエラーが生じていない図１の場合と同じバイナリ信号が出力される。また、多数決回路出力が論理境界を一つしかもたないということも図４より自明であり、バブルエラーの対策として、多数決回路を用いることがとても有効であることがわかる。多数決回路ＡＶＧｉは、反転回路ＩＮＶ０〜ＩＮＶ２、２入力の否定論理和回路ＮＯＲ０〜ＮＯＲ２、及び、１つの２入力の否定論理積回路ＮＡＮＤ０というとてもシンプルな構造にも関わらず、バブルエラーの抑制に絶大な効果を発揮するため、本構成のようなＡ／Ｄ変換器では特に効果的である。
【００２９】
以上のようにバブルエラーは多数決回路の導入によって抑制することができるが、Ａ／Ｄ変換器において、バブルエラーの他にメタステーブル状態によって生じるエラーがある。メタステーブル状態とは、アナログ入力Ａｉｎと比較電圧Ｖｒ０〜Ｖｒ６のいずれかがほぼ等しいようなときに、コンパレータＣＰ０〜ＣＰ６がその数値の大小を決めることができず、不確定の中間電位を出力する状態をいう。特に、高速に動作するＡ／Ｄ変換器では、比較のための時間が限られるため、コンパレータＣＰ０〜ＣＰ６は、“０”か“１”、または、そのどちらでもない“中間電位”のいずれか出力してしまう。ここでは、説明の便宜上、メタステーブル状態のＣＭＰの出力コード（中間電位）をメタステーブルの頭文字を取って“ｍ”と表すことにする。
【００３０】
例えば、図１の回路において、Ａｉｎ≒Ｖｒ３となる信号が入力された場合に、コンパレータＣＰ３からメタステーブル状態を示す“ｍ”が出力されたとする。この時、ＣＰ０〜ＣＰ２からは“１”、それ以外のＣＰ４〜ＣＰ６からは“０”が出力されるため「111m000」がコンパレータ群の出力として得られる。エラーがメタステーブル状態によるものだけであれば、“ｍ”の真値が“1”、”0” のいずれであったとしても、論理境界部２００の出力からは“0”と“1”の論理境界点が１点しか検出されないため、２つ以上のワード線を同時にオンさせることによる出力コードの大きな誤差は生じない。
【００３１】
しかし、メタステーブル状態によるエラーと同時にバブルエラーが生じると、出力されたバイナリ信号に大きな誤差が発生する場合がある。図６は、上述したＣＰ０〜ＣＰ６の出力「111m000」において、出力ＣＰ３，ＣＰ４にバブルエラーが生じ、ＣＰ０〜ＣＰ６の出力が「110m100」となった場合を示している。図６に示すように、多数決回路ＡＶＧ２〜４には、“０”，“１”，“ｍ”のそれぞれが入力されるため、アベレージ出力は“ｍ”の値に依存し、概略的にはＡＶＧの出力は「11mmm00」となる。より詳細には、上述の説明では、アベレージ回路ＡＶＧ０の入力、つまり、コンパレータＣＭＰ０〜６の出力において、中間電位も含むメタステーブル状態“ｍ”を想定している。一方、アベレージ回路ＡＶＧ０〜６の構成要素であるディジタル論理回路は、論理しきい値付近での利得がとても高いため、アベレージ回路ＡＶＧ０〜６の出力においては、中間電位が出力されることはない。従って、アベレージ回路ＡＶＧ０〜６の出力は、メタステーブル状態“ｍ”に応じて必ず“０”か“１”の一方の値（不定値）に決まる。ここでは、コンパレータＣＭＰ０〜６の出力の中間電位を含むメタステーブル状態を“ｍ”、アベレージ回路の出力であり中間電位を含まないものを不定値“ｘ”と表記することとする。つまり、上述したアベレージ回路の出力「11mmm00」は、中間電位を含まない「11xxx00」と定義され、ｘは“０”又は“１”のいずれかである。ここで、xxx=101であった場合、「1110100」となり、複数のワード線（この場合、ＷＬ３とＷＬ４）をオンすることになってしまう。これは、多数決回路によるディジタルアベレージの技術のみでは、メタステーブル状態を含めたエラーの抑制が不完全なことを示しており、最悪の場合、図６に示すように「110m100」が「11xxx00」となってしまう。以上のようなバブルエラー、およびメタステーブルは、ある確率で必ず同時に起こるものであるため、エラー対策を施すことは重要である。なお、バブルエラーは、広義には論理境界検出を困難にするエラーの総称として用いられる場合があり、メタステーブル状態に起因するエラーを含む場合があるが、本明細書ではコンパレータ出力の中間電位に起因するエラーをメタステーブル状態に起因するエラーとして記載するものとする。
【００３２】
［本発明の実施形態の概要］
以下、本発明の実施形態において、バブルエラーおよびメタステーブル状態によるエラーが同時に発生した場合に、エラーを抑制する手法について説明する。まず、図６に示した「11xxx00」という出力になったとしても、xxxの値が000, 100, 110, 111のいずれかであれば、多数決回路の出力は「1100000」、「1110000」、「1111000」、「1111100」となり、論理境界部が一箇所しかないため、複数のワード線をアクティブにするようなことはない。しかし、この場合、xxx=000, 100, 110, 111以外の組み合わせ、すなわちxxx=001, 010, 011, 101となった場合は、やはり複数のワード線をアクティブにしてしまい、出力コードと真値との間に誤差を生じさせてしまう。つまり、「11xxx00」という出力の場合、50%という非常に高い確率でコードの誤差が生じてしまう。本実施形態は、こういった事態を回避するためのものである。
【００３３】
まず、上述の例においてＮＧとならない正解の出力パターンxxx＝000, 100, 110,111を参照すると、AVGi(i は整数)の出力においてiの値が小さい程“1”が多く、iの値が大きい程“0”が多いという特徴がある。ＮＧとならない正解の出力パターンにおいて、AVG2〜４の出力における“１”の出現回数は、AVG2の出力では３回であり、AVG3 の出力では２回であり、AVG４ の出力では１回である。従って、 (AVG2 の出力)＞(AVG3 の出力)＞(AVG4 出力)の順で“1”の出現確率が減っている。また、図６に示すように、ＡＶＧ２にはＣＭＰ３で発生した前段のメタステーブル状態“ｍ”がＣの端子に入る。同様にＡＶＧ３には“ｍ”がＢの端子に入り、ＡＶＧ４には“ｍ”がAの端子に入る。このように、メタステーブル状態“ｍ”が入力される３つの多数決回路ＡＶＧ２〜４において、多数決回路毎に異なる端子に入力される。
【００３４】
本実施形態では、以上の点を利用し、メタステーブル状態 “m” が C 端子に入った場合は“１”を出しやすく、A端子に入った場合は“０”を出しやすいディジタルアベレージ回路を多数決回路として使用する。また、メタステーブル状態“m”がＢ端子に入った場合は、“ｍ”に応じて“０”、“１”のいずれかを出力するものとする。
【００３５】
図７は、メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１からの出力を示す模式図である。ここで、図７（Ａ）は、“ｍ”の中間電位を入力として、この電位が０からＶＤＤまで変化した場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１から出力される値を示している。図７（Ａ）に示すように、“ｍ”の中間電位の増加に伴って、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１から出力される３桁のバイナリコードは、(ＡＶＧｉ-１，ＡＶＧｉ，ＡＶＧｉ＋１)＝（０，０，０）→（０，０，１）→（０，１，１）→（１，１，１）のように変化する。従って、上述したＮＧとならない正解の出力パターンxxx＝000,100, 110, 111が出力され、出力コードの誤差を抑制することができる。
【００３６】
図７（Ｂ）、図７（Ｃ）、図７（Ｄ）は、図７（Ａ）の結果を出力するため、各ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１のしきい値が調整された様子を模式的に示す図である。ここで、図７（Ｂ）は、ＡＶＧｉ-１において、端子Ｃに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉ-１からの出力が変化する様子を示す模式図である。図７（Ｂ）に示すように、ＡＶＧｉ-１からは、中間電位の値がＶＤＤ／４以下の場合は“０”が出力され、中間電位の値がＶＤＤ／４を越えると“１”が出力される。従って、端子Ｃに“ｍ”が入力された場合に、“１”を出し易い構成とすることができる。
【００３７】
また、図７（Ｄ）は、ＡＶＧｉ＋１において、端子Ａに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉ＋１からの出力が変化する様子を示す模式図である。図７（Ｄ）に示すように、ＡＶＧｉ＋１からは、中間電位の値が３／４＊ＶＤＤ以下の場合は“０”が出力され、中間電位の値が３／４＊ＶＤＤを越えると“１”が出力される。従って、端子Ａに“ｍ”が入力された場合に、“０”を出し易い構成とすることができる。
【００３８】
図７（Ｃ）は、ＡＶＧｉにおいて、端子Ｂに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉからの出力が変化する様子を示す模式図である。図７（Ｃ）に示すように、ＡＶＧｉからは、中間電位の値がＶＤＤ／２以下の場合は“０”が出力され、中間電位の値がＶＤＤ／２を越えると“１”が出力される。従って、端子Ｂに“ｍ”が入力された場合は、通常のＶＤＤ／２のしきい値により“ｍ”に応じた値が出力される。
【００３９】
これにより、メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合、ＡＶＧｉ-１は“１”を出し易い回路となり、ＡＶＧｉ＋１は“０”を出し易い回路となる。従って、上述した場合に、xxxの値として000,100, 110, 111のいずれかが出力されることになり、メタステーブル状態による A/D 変換器の出力コード誤差を抑制することができる。
【００４０】
[しきい値調整のための具体的構成]
多数決回路は、図５で説明したように、論理ゲートを組み合わせた構造をしている。例えば、反転回路ＩＮＶにおいて“１”が出易いということは、反転回路の論理しきい値が高いということと等価である。図８は、ＣＭＯＳインバータからなる反転回路において、論理しきい値を高くする原理を示す模式図である。ここで、図８（Ａ）は論理しきい値Ｖｔｈを通常のVDD/2にした場合を示しており、図８（Ｂ）は論理しきい値ＶｔｈをVDD/2よりも高くした場合を示している。
【００４１】
図８（Ｂ）に示すように、論理しきい値 Vth が VDD/2 より上に移動することにより、入力をLowと判断する区間 (Ｌで示す区間) が広くなる。従って、論理しきい値Vth を高くすることにより、”1” (High) が出易い反転回路とすることができる。ここで、論理ゲートの論理しきい値Ｖｔｈは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの電流値が等しい状態で定義される。論理しきい値Vthを高くするためには、ＮＭＯＳトランジスタを流れる電流による電圧降下を大きくし、ＰＭＯＳトランジスタを流れる電流による電圧降下を小さくすれば良い。このような調整は、ＰＭＯＳトランジスタのＷ／ＬとＮＭＯＳトランジスタの抵抗値、すなわちチャンネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを相対的に調整することで可能である。
【００４２】
より詳細には、PMOSトランジスタの電流値 Ip は、その移動度μｐ、μｎ、酸化膜容量Cox、チャネル長Lp、チャネル幅 Wp、電源電圧 VDD、トランジスタ自体のしきい値Vth,p、これに入力電圧Vin を用いて以下のように示される。
【００４３】
【数１】
【００４４】
同様に NMOS の電流値 In は、以下のように与えられる。
【００４５】
【数２】
【００４６】
この中で、チャネル長Lとチャネル幅Wは比較的容易に変更できるため、特に今回のように、Vinが高い入力の場合にIp = In とするためには、2乗の項 (VDD - Vin + Vth,p)2が小さくなり、(Vin - Vth,p)2 が大きくなるため、(Wn/Ln) に比べ、(Wp/Lp)を大きくすれば良いことがわかる。一般的に、Vin = VDD/2 で Ip = In を与える典型的な値として、(Wn/Ln):(Wp/Lp)= 1:2 であるため、その比を 1:4 とすれば、論理しきい値 Vth は高くなり、1:1 とすれば、論理しきい値 Vthは低くなる。
【００４７】
以上の原理を応用して、本実施形態では、多数決回路において、“１”が出易い回路、“０”が出易い回路を構成する。なお、以下の説明では、トランジスタのW/Lを変化させることで論理しきい値を調整する手法を説明するが、論理しきい値の調整はこれに限定されるものではない。例えば、多数決回路を構成するトランジスタとして応答速度の異なるトランジスタを組み合わせることで、論理しきい値を調整しても良い。この場合、応答速度の速いトランジスタは抵抗値が小さいため、このトランジスタを流れる電流による電圧降下は小さくなる。従って、W/Lを変化させた場合と同様に、しきい値電圧を調整することが可能である。
【００４８】
図９は、ＣＭＰ３からメタステーブル状態“ｍ”が出力された図６の状態において、ＡＶＧ２〜ＡＶＧ４に入力されたメタステーブル状態“ｍ”がゲートレベルでどのように不定値“ｘ”を伝播させるのかを示した図である。
【００４９】
図９に示すように、ＡＶＧ２においては、ＮＯＲ０の一方の入力端子には端子Ａから信号“１”が入力されるため、ＮＯＲ０の他方の入力端子に入力されるメタステーブル状態“ｍ”の値がいかなる値であってもＮＯＲ０の出力は０となる。また、ＩＮＶ０の入力端子には端子Ｂから信号“０”が入力されるため、ＩＮＶ０の出力は１となる。このため、ＮＯＲ１の２つの入力端子には、“０”、“１”がそれぞれ入力されＮＯＲ１からは“０”が出力される。従って、メタステーブル状態“ｍ”は、ＮＯＲ０、ＩＮＶ０、ＮＯＲ１の出力として伝播することはない。
【００５０】
一方、ＮＡＮＤ０の一方の入力端子には端子Ａから信号“１”が入力され、他方の入力端子に“ｍ”が入力されると、ＮＡＮＤ０の出力は“ｍ”の値に応じて異なる値が出力され、ＮＡＮＤ０の出力は“０”である場合と“１”である場合の双方が考えられる。ＩＮＶ１はＮＡＮＤ０の出力を反転させてＮＯＲ２へ入力する。ＮＯＲ２は、一方の入力端子に０が入力されているため、ＩＮＶ１の出力を反転させて出力する。そして、ＩＮＶ２はＮＯＲ２の出力を反転させて出力する。従って、ＡＶＧ２はメタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＮＡＮＤ０→ＩＮＶ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。
【００５１】
同様の原理により、ＡＶＧ３は、メタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＩＮＶ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。また、ＡＶＧ４は、メタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＮＯＲ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。
【００５２】
このため、多数決回路の構成として、“ｍ”がＣ端子に入力された場合に、出力“ｘ”として“１”を出し易くするためには、“ｘ”が伝播する経路にあるＮＡＮＤ０の論理しきい値を調整して、ＮＡＮＤ０から“０”が出易くなるようにすれば良い。ＮＡＮＤ０から“０”が出力されると、ＩＮＶ１→ＮＯＲ２→ＩＮＶ２の経路で反転が繰り返されるため、図９に示すように、ＡＶＧ２から“１”を出力することができる。
【００５３】
同様に、“ｍ”がＡ端子に入力された場合に、出力“ｘ”として“０”を出し易くするためには、“ｘ”が伝播する経路にあるＮＯＲ０の論理しきい値を調整して、ＮＯＲ０から“１”が出易くなるようにすれば良い。ＮＯＲ０から“１”が出力されると、ＮＯＲ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転が繰り返されるため、図９に示すように、ＡＶＧ４から“０”を出力することができる。
【００５４】
図１０は、本発明の一実施形態に係る多数決回路の構成を詳細に示す模式図である。ブロックレベルの図としては図５と同様であり、図１０ではＮＡＮＤ０，ＮＯＲ０，ＩＮＶ０をＭＯＳトランジスタのゲートレベルで図示している。本実施形態の多数決回路において、INV0、INV1、INV2、NOR1、NOR2については、論理しきい値は通常のVDD/2付近で構わない。
【００５５】
一方、ＮＡＮＤ０については、上述のように“ｍ”がＣ端子に入力された場合にＮＡＮＤ０から“０”が出易くなるようにするため、論理しきい値を下げている。このため、直列に接続された２つのＮＭＯＳトランジスタのＷ／Ｌを大きくしている。２入力のNAND 回路では、典型的なしきい値VDD/2の場合は(Wn/Ln):(Wp/Lp) = 1:1 であるため、これを(Wn/Ln):(Wp/Lp)
=1:2 とすれば、論理しきい値は高くなり、2:1 とすれば論理しきい値は低くなる。従って、ＮＭＯＳトランジスタのＷ／Ｌを大きくすることで、しきい値がVDD/2の場合に比べて“０”が出易くなる構成にできる。
【００５６】
また、ＮＯＲ０については、上述のように“ｍ”がＡ端子に入力された場合にＮＯＲ０から“１”が出易くなるようにするため、論理しきい値を上げている。このため、直列に接続された２つのＰＭＯＳトランジスタのＷ／Ｌを大きくしている。２入力のＮＯＲ回路では、典型的なしきい値VDD/2の場合は(Wn/Ln):(Wp/Lp) = 1:４であるため、ＰＭＯＳトランジスタのＷ／Ｌを大きくすることで、しきい値がVDD/2の場合に比べて“１”が出易くなる構成にできる。
【００５７】
以上のように、多数決回路のＮＡＮＤ０、ＮＯＲ０のしきい値を調整することで、多数決回路AVGi(iは整数)において、i が小さい側から順に“1”を出しやすくする構成とすることが可能となる。
【００５８】
以上の説明では、図４、図６におけるコンパレータＣＭＰｉの出力ＣＰｉについて、入力Ａｉｎの増加に伴って、ｉが小さい側の出力ＣＰｉから順に出力“０”が出力“１”に切り換わる（“１”が下位から積み上がる）通常の温度計コードについて説明した。一方、温度計コードとしては、図１１に示すように、Ａｉｎの増加に伴ってｉが小さい側の出力ＣＰｉから順に出力“０”が出力“１”に切り換わり、全ての出力ＣＰｉが“１”になると、ｉが小さい側の出力ＣＰｉから順に出力“１”が出力“０”に切り換わるサイクリック温度計コードがある。図１０では、複数の多数決回路の出力を列毎に示している。
【００５９】
サイクリック温度計コードでは、“１”が下位から積み上がるモードと“０”が下位から積み上がるモードがある。このため、“１”が下位から積み上がるモードでは、上述した手法によりエラーを救済できるが、“０”が下位から積み上がるモードではエラーを救済できない。
【００６０】
図１２〜図１５に示す構成は、サイクリック温度計コードについても、バブルエラーとメタステーブル状態によるエラーが同時に発生した場合にエラーを救済するものである。図１１において、最下位のコードに注目すると、最下位のコードが“1” である場合、必ず “1”が下から積みあがるモードである。同様に、最下位コードが“0”である場合、必ず “0” が積みあがるモードであることがわかる。
【００６１】
同様に、最上位コードが “0” である場合、必ず “1” が積みあがるモードであり、最上位コードが“1” である場合、必ず “0” が積みあがるモードである。
【００６２】
このため、図１２〜図１５に示す構成では、最下位コードまたは最上位コードに基づいて、多数決回路の入力端子Ａ，Ｂ，Ｃの接続状態を切り換えるようにしている。図１２は、サイクリック温度計コードに対応した多数決回路の構成を示す模式図である。図５の多数決回路と比較すると、図１２の回路では前段にセレクタＳＥＬ０，ＳＥＬ１が設けられている。セレクタには最下位または最上位コードに応じた制御信号Ctr1が入力される。
【００６３】
図１２に示すように、セレクタ回路はINV10、およびNAND10〜12により構成される。図１２に示すセレクタＳＥＬ０，ＳＥＬ１は、論理式がO=A*Ctrl+B*Ctrlで与えられ、Ctrl=1の場合、セレクタのＡ端子の入力がセレクタから出力される（図１２において、出力O=セレクタのA端子の入力）。一方、Ctrl=0の場合、セレクタのＢ端子の入力がセレクタから出力される（図１２において、出力O=セレクタのB端子の入力）。また、セレクタの制御信号として最下位コードを使うものとする。
【００６４】
このように、図１２に示す多数決回路は、サイクリック温度計コードにおいて“１”が下から積み上がる場合(Ctrl=1)は、多数決回路の端子Ａ，Ｂ，ＣとNAND0, NOR0との接続状態は図５の回路と同様になる。一方、“０”が下から積み上がる場合(Ctrl=0)は、接続状態が切り換わり、NAND0,NOR0に対する端子Ａと端子Ｃの接続が入れ替わる。これにより、“１”が下位から積み上がるモードと“０”が下位から積み上がるモードの２つを有するサイクリック温度計コードにおいても、前段からメタステーブル状態“m”が入力された場合に、エラーの発生を抑えることが可能となる。
【００６５】
図５に示す回路では、NAND0とNOR0の論理しきい値を調整することで、メタステーブル状態 “m”が入力された端子に応じて“１”が出易い回路、“０”が出易い回路を構成している。図１２に示す回路では、セレクタＳＥＬ０，ＳＥＬ１を構成する回路の論理しきい値を調整することで、メタステーブル状態“m”が入力された端子に応じて“１”が出易い回路、“０”が出易い回路を構成している。
【００６６】
図１３は、Ctrl=1のときにメタステーブル“ｍ”が伝播する経路を示している。また、図１４は、Ctrl=0のときにメタステーブル“ｍ”が伝播する経路を示している。
【００６７】
図１３に示すように、Ctrl=1の場合は、下位から“１”が積みあがるモードであり、AVG2 においては、セレクタの後段でNAND0→INV1→NOR2→INV2の経路で“ｘ”が伝播する。
そして、Ctrl=1の場合は、セレクタのＡ端子の入力がセレクタから出力されるため、AVG2のＡ端子の入力がNAND0に入力され、AVG2のＣ端子の入力がNOR0に入力される。従って、“ｘ”はセレクタSEL1を通って伝播し、セレクタSEL1のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND10→NAND12→NAND0→INV1→NOR2→INV2となる。
【００６８】
同様に、AVG4においては、セレクタの後段でNOR0→NOR1→NOR2→INV2の経路で“ｘ”が伝播する。そして、Ctrl=1の場合は、AVG4のＡ端子の入力がNAND0に入力され、AVG4のＣ端子の入力がNOR0に入力されるため、“ｘ”はセレクタSEL0を通って伝播する。従って、セレクタSEL0のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND10→NAND12→NOR0→NOR1→NOR2→INV2となる。
【００６９】
従って、”1” が積みあがるモードにおいては、AVG2 は “1” を出しやすくするため、AVG2において“ｘ”が伝播するセレクタSEL1のNAND10は、論理しきい値を下げる、すなわち(Wn/Ln) の比を(Wp/Lp)よりも大きくすれば良い。
【００７０】
同様に、AVG4 は “0” を出しやすくするため、AVG4において“ｘ”が伝播するセレクタSEL0の NAND10 の論理しきい値を上げるため、(Wp/Lp) の比を大きくすれば良い。
【００７１】
“０”が下から積み上がる場合(Ctrl=1)は、図１４に示すように、AVG2においては、“ｘ”はセレクタSEL0を通って伝播し、セレクタSEL0のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND11→NAND12→NOR0→NOR1→NOR2→INV2となる。従って、“０”が積みあがるモードにおいては、AVG2は“０”を出しやすくするため、SEL0のNAND11の(Wp/Lp)の比を大きくすれば良い。
【００７２】
同様に、“０”が下から積み上がる場合(Ctrl=1)は、図１４に示すように、AVG4においては、“ｘ”はセレクタSEL1を通って伝播し、セレクタSEL1のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND11→NAND12→NAND0→INV1→NOR2→INV2となる。従って、“０”が積みあがるモードにおいては、AVG4が“０”を出しやすくするため、SEL1の NAND11 の (Wn/Ln) の比を大きくすれば良い。
【００７３】
図１５は、サイクリック温度計コード用の多数決回路の構成を示す模式図であり、セレクタSEL0,SEL1をゲートレベルで示している。上述した構成をまとめると、セレクタSEL0では、NAND10の論理しきい値を上げるため、(Wp/Lp)の比を大きくし、NAND11の(Wp/Lp)の比を大きくすれば良い。また、セレクタSEL1では、NAND10の論理しきい値を下げるため、(Wn/Ln)の比を大きくし、NAND11の (Wn/Ln) の比を大きくすれば良い。
【００７４】
また、セレクタの制御信号として、最上位コードを採用した場合は、反転してしまえば、最下位コードとほぼ同じという特性を利用して、Ctrl 信号に反転回路を直列に挿入しセレクタ制御信号とする。または、図１２に示すように、セレクタは内部に反転回路INV10を有しているので、これを利用し、図１２において、NAND11側に挿入されている INV10 を NAND10 側に入れ替えてセレクタを構成すれば良い。
【００７５】
なお、セレクタの構成は、図１２に示す構成に限定されるものではない。セレクタとして他の回路を用いる場合も、上述した構成と同様に、不定値“ｘ”の伝播する経路を明らかにし、その経路上のゲートに対して論理しきい値を操作するという工程を踏むことにより、同様の効果を得ることができる。
【００７６】
また、セレクタを組み合わせ論理ゲートで構成せず、スイッチで実現した場合、そのセレクタには、メタステーブル状態 “m” を単なる不定状態 “x” に変換するだけのゲインがないため、メタステーブル状態は、そのまま次段の多数決回路へと入力されることになる。この場合は、図５で説明した多数決回路を用いれば良い。
【００７７】
図１６は、本実施形態のＡ／Ｄ変換器が適用される光ディスク装置を示す模式図である。光ディスク装置は、ウォブル信号処理系を備えている。ウォブル信号処理系は、ディスク状記録媒体５０のトラックを読み出す光学ヘッド（光ピックアップ）１０２、プリアンプ１０４、ＧＣＡ(Gain Control Amp)１０６、ウォブル抽出回路１０８、アナログフィルタ１１０、ＡＤ変換回路(ADC)１１２、アドレス復調器１１３、アドレス復号器１１４、ＰＬＬ(PhaseLocked Loop)１１５、コントローラ１１６を有して構成されている。
【００７８】
また、光学ヘッド１０２には、ディスク状記録媒体５０から検出された再生信号のフィルタリングとデジタル化等の処理を行う再生回路１０が接続され、再生回路１０にはデータフォーマットを変換するデコーダ１２が接続されて信号再生系が構成されている。
【００７９】
また、記録すべき情報はコントローラ１１６からエンコーダ１４へ送られ、エンコーダ１４によりデータフォーマットを変換し、レーザ制御回路１６で情報ビットに応じて光学ヘッド１０２内の光源の発光制御を行うことでディスク状記録媒体に情報が書き込まれ、これにより信号記録系が構成されている。
【００８０】
また、光学ヘッド１０２の受光素子により検出された出力信号からサーボ信号が生成され、サーボ回路１８にて光学ヘッド１０２の位置制御が行われる。また、サーボ回路１８は、ディスク状記録媒体５０が搭載されているスピンドルモータ２０の回転制御を行う。
【００８１】
ディスク状記録媒体５０としては、記録面にウォブリングされて形成されたトラックを有する光ディスクが用いられる。光学ヘッド１０２は、レーザダイオード等の光源、レーザ光を集光する対物レンズ、ディスク状光記録媒体５０からの反射光を受光する受光素子、反射光を受光素子に導く光学系、フォーカシングサーボやトラッキングサーボを行うためのアクチュエータなどを有して構成される。
【００８２】
ウォブル信号処理系では、光学ヘッド１０２から出力されてプリアンプ１０４で増幅された信号は、ＧＣＡ１０６で後段回路のＤレンジに合わせて振幅調整され、ウォブル抽出回路１０８でウォブル信号が抽出され、更にアナログフィルタ１１０に入力される。アナログフィルタ１１０では、入力された信号に対して低域及び高域の不要な信号成分が除去される。アナログフィルタ１１０で不要な信号成分が除去された再生信号（ウォブル信号）は、ＡＤ変換回路１１２に入力される。ＡＤ変換回路１１２からの出力信号は、アドレス復調器１１４に入力される。アドレス復調器１１４は、入力されたウォブル信号の変調信号を検出してアドレス復調を行い、後段のアドレス復号器１１４に出力する。アドレス復号器１１４は、復調データからアドレスの復号を行い、アクセス位置のアドレス情報を再生してコントローラ１１６に出力する。コントローラ１１６は、アドレス情報に基づいて光ディスク装置の信号再生系、信号記録系を制御する。ＰＬＬ１１５は、ＡＤ変換回路１１２、アドレス復調器１１４、アドレス復号器１１４、及びコントローラ１１６で使用されるクロックを生成する機能を有する。
【００８３】
本実施形態に係るＡ／Ｄ変換器は、例えば再生回路１０に含まれるデータ読取り用のＡＤ変換器として使用することができる。また、ウォブル信号処理系におけるＡＤ変換回路１１２として使用することができる。上述したように、本実施形態に係るＡ／Ｄ変換器は、メタステーブル状態が生じたとしても精度良くバイナリ信号を出力できるため、特に高速動作に適しており、光ディスク装置などへ適用することができる。
【００８４】
以上説明したように本実施形態によれば、A/D変換器の出力コードにおいて、コンパレータのメタステーブル状態に起因する出力コードの誤差を大幅に低減することが可能となる。従って、コンパレータがどの程度小さな電位差を検出できるかの目安となる最小オーバードライブ電圧を大きくし、メタステーブル状態に陥る可能性を増やしたとしても、エラーを確実に救済することができる。従って、MCLを低電力、かつ、面積も小さく実装可能となる。
【００８５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００８６】
【図１】高速で動作する A/D 換器として、３ビットのバイナリコードを出力するフラッシュ型A/D変換器の構成を示す模式図である。
【図２】図１のA/D変換器において、アナログ入力信号ＡｉｎがＶｒ３とＶｒ４の間の電位である場合を示す模式図である。
【図３】図１のA/D変換器においてバブルエラーが発生した状態を示す模式図である。
【図４】図１のA/D変換器に多数決回路ＡＶＧ０〜６を挿入した例を示す模式図である。
【図５】多数決回路をブロックレベルで記述した模式図である。
【図６】図４のA/D変換器において、メタステーブル状態に起因するエラーが生じた状態を示す模式図である。
【図７】メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１からの出力を示す模式図である。
【図８】ＣＭＯＳインバータからなる反転回路において、論理しきい値を高くする原理を示す模式図である。
【図９】図６の状態において、ＡＶＧ２〜ＡＶＧ４に入力されたメタステーブル状態“ｍ”がゲートレベルで不定値“ｘ”を伝播させる様子を示す模式図である。
【図１０】本発明の一実施形態に係る多数決回路の構成を詳細に示す模式図である。
【図１１】サイクリック温度計コードの出力を示す模式図である。
【図１２】サイクリック温度計コードに対応した多数決回路の構成を示す模式図である。
【図１３】サイクリック温度計コードにおいて、“１”が下位から積み上がる場合にメタステーブル状態に起因する不定値“ｘ”が伝播する経路を示す模式図である。
【図１４】サイクリック温度計コードにおいて、“０”が下位から積み上がる場合にメタステーブル状態に起因する不定値“ｘ”が伝播する経路を示す模式図である。
【図１５】サイクリック温度計コード用の多数決回路の構成を示す模式図である。
【図１６】本実施形態のＡ／Ｄ変換器が適用される光ディスク装置を示す模式図である。
【符号の説明】
【００８７】
１００ コンパレータ部
２００ 論理境界検出部
ＡＶＧ０〜ＡＶＧ６ 多数決回路
ＳＥＬ０，ＳＥＬ１ セレクタ
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器及び情報記録再生装置に関する。
【背景技術】
【０００２】
近時において、Ａ／Ｄ変換器は様々な電子機器に使用されている。例えば下記の特許文献１には、ＡＤ変換器において、入力されるサーモメータコードに含まれるバブルエラーの訂正機能を備え、動作速度の向上を目的としたＡ／Ｄ変換器が記載されている。
【０００３】
【特許文献１】特開平１１-８８１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ａ／Ｄ変換器においては、出力論理が反転するバブルエラーの他に、コンパレータ出力のメタステーブル状態に起因するエラーが生じることがある。メタステーブル状態は、入力信号と基準信号が比較的近い場合に、コンパレータが中間電位を出力する状態であり、特に比較のための時間が十分に確保できない高速動作のコンパレータにおいて生じ易い。メタステーブル状態が発生すると、コンパレータの出力が“０”と“１”のいずれにも判断され得るため、結果として出力値に誤差が生じてしまうという問題がある。
【０００５】
上記特許文献１に記載された技術では、メタステーブル状態に起因するエラーを訂正することは想定していないため、メタステーブル状態によって出力値に誤差が含まれてしまうという問題がある。特に、バブルエラーとメタステーブル状態によるエラーが同時に発生した場合、エラーを救済することは困難である。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、コンパレータのメタステーブル状態に起因するエラーを確実に抑止することが可能な、新規かつ改良されたＡ／Ｄ変換器及び情報記録再生装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備えるＡ／Ｄ変換回路が提供される。
【０００８】
上記構成によれば、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【０００９】
また、前記多数決回路は複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたものであってもよい。かかる構成によれば、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変するのみで論理しきい値を調整することができるため、製造プロセスを若干変更するのみで論理しきい値を容易に調整することが可能となる。
【００１０】
また、前記多数決回路には３つの比較器の出力が入力され、前記３つの比較器のうち、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、残りの２つの比較器のうちの一方から入力を受ける端子の論理しきい値が前記基準しきい値よりも低く設定され、残りの２つの比較器のうちの他方から入力を受ける端子の論理しきい値が前記基準しきい値よりも高く設定されたものであってもよい。かかる構成によれば、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、基準電圧が中間の比較器以外の残りの比較器からの入力は、基準しきい値よりも高いしきい値、及び基準しきい値よりも低いしきい値に設定される。従って、基準電圧の増加又は減少方向に対して複数配列された多数決回路の出力を適合させることができ、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【００１１】
また、前記多数決回路は、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力の最上位または最下位の出力に応じて、前記残りの２つの比較器の出力が入力される端子を相互に入れ換えるセレクタを含むものであってもよい。複数の比較器の出力の最上位または最下位の出力に応じて、残りの２つの比較器の出力が入力される端子を相互に入れ換えるため、サイクリック温度計コード用のＡ／Ｄ変換器において、バブルエラーやメタステーブル状態によるエラーを抑えることが可能となる。
【００１２】
また、前記セレクタは複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたものであってもよい。かかる構成によれば、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変するのみで論理しきい値を調整することができるため、製造プロセスを若干変更するのみで論理しきい値を容易に調整することが可能となる。
【００１３】
また、上記課題を解決するために、本発明の別の観点によれば、光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、前記受光部から検出された信号から再生信号を取得する再生回路と、前記再生回路に含まれるＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備える情報再生装置が提供される。
【００１４】
上記構成によれば、光記録媒体のトラックに光が照射され、受光部で光記録媒体からの反射光が受光され、受光部から検出された信号からＡ／Ｄ変換器を含む再生回路により再生信号が取得される。Ａ／Ｄ変換器では、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、前記受光部から検出された信号からウォブル信号を取得するウォブル信号抽出回路と、前記ウォブル信号抽出回路に含まれるＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換器は、複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、を備える情報再生装置が提供される。
【００１６】
上記構成によれば、光記録媒体のトラックに光が照射され、受光部で光記録媒体からの反射光が受光され、受光部から検出された信号からＡ／Ｄ変換器を含むウォブル信号抽出回路によりウォブル信号が取得される。Ａ／Ｄ変換器では、複数の基準電圧のそれぞれとアナログ入力値との大小関係が複数の比較器で比較され、基準電圧の大きさに応じて並べられた複数の比較器の出力において、出力が切り換わる論理境界点が検出される。そして、連続する基準電圧に対応した複数の比較器の出力が入力され、多数決判定により出力を決定する多数決回路において、各比較器からの入力を受ける端子毎に論理しきい値が調整されている。従って、多数決回路では、連続する基準電圧に応じた複数の比較器からの入力を受ける端子毎に論理しきい値を最適に設計することができ、バブルエラーやメタステーブル状態によるエラーが発生した場合であっても、多数決回路の出力に複数の論理境界点が発生してしまうことを抑止することができる。
【発明の効果】
【００１７】
本発明によれば、コンパレータのメタステーブル状態に起因するエラーを確実に抑止することが可能な、Ａ／Ｄ変換器及び情報記録再生装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
［関連技術の説明］
先ず、本発明の実施形態を説明する前に、前提となる技術について説明する。図１は、高速で動作するA/D 換器として、３ビットのバイナリコードを出力するフラッシュ型 A/D変換器の構成を示す模式図である。図１に示すように、フラッシュ型 Ａ／Ｄ変換器は、コンパレータ部１００、論理境界検出部２００、エンコーダ部３００を備えて構成されている。コンパレータ部１００は、アナログ入力信号Ain と基準電圧Ｖｒ０〜Ｖｒ６を比較して入力信号の大きさに対応した温度計コードを出力するコンパレータＣＭＰ０〜ＣＭＰ６を有して構成される。論理境界検出部２００は、各コンパレータＣＭＰ０〜ＣＭＰ６の出力の“0”と“1”の論理境界点を検出する。エンコーダ部３００は、論理境界検出部２００からの出力信号に基づいてバイナリコード
B[2:0] を出力する。
【００２０】
コンパレータ部１００では、高電位側参照電圧Ｖｒｔと低電位側参照電圧Ｖｒｂとの間に ８個の抵抗が直列接続され、各抵抗の間で７個の基準電圧Ｖｒ０〜Ｖｒ６が得られる。ここで、両端に位置する抵抗の値Ｒ／２はその他の抵抗の値Ｒの半分に設定される。そして、アナログ入力信号Ａｉｎと７個の基準電圧とを７個のコンパレータ群ＣＭＰ０〜ＣＭＰ６により比較する。ここで、各コンパレータＣＭＰ０〜ＣＭＰ６では、アナログ入力信号ＡｉｎがＶｒ０〜Ｖｒ６より高いときは、出力信号ＣＰ０〜ＣＰ６が“１”となり、反転出力信号ＣＮ０〜ＣＮ６が“０”となる。また、アナログ入力信号Ａｉｎが基準電圧Ｖｒ０〜Ｖｒ６より低いときは、反転出力ＣＮ０〜ＣＮ６が“１”となり、出力信号ＣＰ０〜ＣＰ６が“０”となる。例えば、図２は、アナログ入力信号ＡｉｎがＶｒ３とＶｒ４の間の電位である場合を示している。図２に示すように、アナログ入力信号ＡｉｎがＶｒ３より大きくＶｒ４よりも小さい時には、出力信号として、ＣＰ０〜ＣＰ３までが“１”となりＣＰ４〜ＣＰ６は“０”となる温度計コードが出力される。また、反転出力は、ＣＮ０〜ＣＮ３までは“０”となりＣＮ４〜ＣＮ６は
“1”となる温度計コードが出力される。
【００２１】
図１に示すように、コンパレータ部１００の後段には論理境界検出部２００が配置され、コンパレータ部１００からの温度計コード出力ＣＰ０〜ＣＰ６、ＣＮ０〜ＣＮ６は、論理境界検出部２００に設けられた８つの２入力ＮＯＲ回路(ＮＲ０〜ＮＲ７)へ入力される。ここで、ＮＲｉ（ｉは整数）には、コンパレータの出力信号ＣＮｉ-１、ＣＰｉが入力される。ＮＲ０には、一方の入力にＣＰ０が入力され、他方の入力には“１”が入力される。また、ＮＲ７には、一方の入力にＣＮ６が入力され、他方の入力には“０”が入力される。従って、(ＣＰｉ-１，ＣＰｉ)＝（１，０）の時にのみNRi の出力は “1” となる。これにより、連続して並ぶ出力信号CP0〜CP6、CN0〜CN6において、連続した “1” の並びから連続した “0” の並びへ変化した位置のNOR回路から論理境界点を示す信号“1”が出力される。図２の例では、(ＣＰ３、ＣＰ４)＝（１，０）であるため、ＮＲ４から信号“１”が出力される。
【００２２】
エンコーダ部３００は、制御クロックであるエンコード(Encode)信号によりプリチャージモードとエンコードモードの２状態に設定される。エンコーダ部３００は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、およびＮＭＯＳトランジスタＭＮ１〜ＭＮ１２を備える。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、エンコード信号をＬレベルにすることにより、ビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージする。ＮＭＯＳトランジスタＭＮ１〜ＭＮ１２は、論理境界検出部２００からの出力ワード線ＷＬ０〜ＷＬ７に基づいて、プリチャージされたビット線ＢＬ０〜ＢＬ２の内、ワード線ＷＬ０〜ＷＬ７の出力が“１”である該当ビットをＧＮＤにプルダウンすることにより所望のバイナリ出力B0〜B2を得る。
【００２３】
従って、図２に示すように、例えばエンコード信号をＬレベルにしてビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージした後に、Ｖｒ３よりも大きくＶｒ４よりも小さい入力信号Ａｉｎが入力されると、論理境界検出部によりワード線ＷＬ４のみがＨとなり、ＮＭＯＳトランジスタＭＮ３とＭＮ４がオン状態になる。ここでエンコード信号をＨにすると、ビット線ＢＬ１、ＢＬ０がＧＮＤにプルダウンされ、エンコード後のバイナリ信号 B[2:0]＝１００が出力される。
【００２４】
以上のような温度計コードを使用するＡ／Ｄ変換器では、温度計コードにおけるバブルエラーと呼ばれるエラーが発生する場合がある。これは、例えば図２におけるコンパレータ出力ＣＰ０〜ＣＰ６は、入力信号Ａｉｎのレベルを表すため、「1111000」のように“１”と“０”の変化点は１つでなければならない。一方、図３は、バブルエラーが発生し、ＣＭＰ２の出力において、ＣＰ２＝１、ＣＮＰ２＝０となった場合を示している。バブルエラーが発生すると、図３の場合、コンパレータ出力ＣＰ０〜ＣＰ６が「1101000」となり、“１”と“０”の変化点が２つ以上現われてしまい、２つ以上のワード線（図３では、ＷＬ２とＷＬ４）を同時にオンすることで出力コードに大きな誤差を生じさせるものである。
【００２５】
そして、複数のワード線が同時にオンしてしまうと、図３の例のように、全てのビット線ＢＬ０〜ＢＬ２がＧＮＤにプルダウンされてしまう可能性が高くなる。この場合、エンコード後のバイナリ信号はＢ［２：０］＝０００となり、本来のバイナリ信号の真値であるB[2:0]＝１００からの誤差が大きくなる。
【００２６】
このバブルエラーの発生を改善する方法として、対象ビットとその前後のビットの多数決（アベレージ）を取るディジタルアベレージという手法がある。図４は、図１の回路において、多数決回路ＡＶＧ０〜６を挿入したものである。また、図５は、ブロックレベルで記述された多数決回路を示す模式図である。多数決回路は、論理式がOut=In0*In1+In1*In2+In2*In0で与えられ、その真理値表を図 5 に示す。論理式から分かるように、In0、In1、In2、の３つの入力のうち、２つ以上が“１”となったときOut=1となり、２つ以上が“０”となったときOut=０となるため、多数決回路と称している。
【００２７】
図４に示すように、多数決回路ＡＶＧ０〜６は、コンパレータ群ＣＭＰ０〜６と論理境界検出部１００のＮＯＲ回路の間に配置される。ＡＶＧｉ(ｉは整数)は、３入力１出力回路であり、CPi-1、CPi、CPi+1の３入力より多数決をとりその結果を出力する。図４は、これら多数決回路ＡＶＧｉにより図３で説明したバブルエラーが抑制される様子を示している。
【００２８】
図４に示すように、ＣＭＰ２にて発生したＣＰ２のバブルエラー“０”は、ＡＶＧ２にて上下のＣＰ１、ＣＰ３と多数決を取られることにより１に修正されてエンコーダ部へ入力される。従って、結果としてバブルエラーが生じていない図１の場合と同じバイナリ信号が出力される。また、多数決回路出力が論理境界を一つしかもたないということも図４より自明であり、バブルエラーの対策として、多数決回路を用いることがとても有効であることがわかる。多数決回路ＡＶＧｉは、反転回路ＩＮＶ０〜ＩＮＶ２、２入力の否定論理和回路ＮＯＲ０〜ＮＯＲ２、及び、１つの２入力の否定論理積回路ＮＡＮＤ０というとてもシンプルな構造にも関わらず、バブルエラーの抑制に絶大な効果を発揮するため、本構成のようなＡ／Ｄ変換器では特に効果的である。
【００２９】
以上のようにバブルエラーは多数決回路の導入によって抑制することができるが、Ａ／Ｄ変換器において、バブルエラーの他にメタステーブル状態によって生じるエラーがある。メタステーブル状態とは、アナログ入力Ａｉｎと比較電圧Ｖｒ０〜Ｖｒ６のいずれかがほぼ等しいようなときに、コンパレータＣＰ０〜ＣＰ６がその数値の大小を決めることができず、不確定の中間電位を出力する状態をいう。特に、高速に動作するＡ／Ｄ変換器では、比較のための時間が限られるため、コンパレータＣＰ０〜ＣＰ６は、“０”か“１”、または、そのどちらでもない“中間電位”のいずれか出力してしまう。ここでは、説明の便宜上、メタステーブル状態のＣＭＰの出力コード（中間電位）をメタステーブルの頭文字を取って“ｍ”と表すことにする。
【００３０】
例えば、図１の回路において、Ａｉｎ≒Ｖｒ３となる信号が入力された場合に、コンパレータＣＰ３からメタステーブル状態を示す“ｍ”が出力されたとする。この時、ＣＰ０〜ＣＰ２からは“１”、それ以外のＣＰ４〜ＣＰ６からは“０”が出力されるため「111m000」がコンパレータ群の出力として得られる。エラーがメタステーブル状態によるものだけであれば、“ｍ”の真値が“1”、”0” のいずれであったとしても、論理境界部２００の出力からは“0”と“1”の論理境界点が１点しか検出されないため、２つ以上のワード線を同時にオンさせることによる出力コードの大きな誤差は生じない。
【００３１】
しかし、メタステーブル状態によるエラーと同時にバブルエラーが生じると、出力されたバイナリ信号に大きな誤差が発生する場合がある。図６は、上述したＣＰ０〜ＣＰ６の出力「111m000」において、出力ＣＰ３，ＣＰ４にバブルエラーが生じ、ＣＰ０〜ＣＰ６の出力が「110m100」となった場合を示している。図６に示すように、多数決回路ＡＶＧ２〜４には、“０”，“１”，“ｍ”のそれぞれが入力されるため、アベレージ出力は“ｍ”の値に依存し、概略的にはＡＶＧの出力は「11mmm00」となる。より詳細には、上述の説明では、アベレージ回路ＡＶＧ０の入力、つまり、コンパレータＣＭＰ０〜６の出力において、中間電位も含むメタステーブル状態“ｍ”を想定している。一方、アベレージ回路ＡＶＧ０〜６の構成要素であるディジタル論理回路は、論理しきい値付近での利得がとても高いため、アベレージ回路ＡＶＧ０〜６の出力においては、中間電位が出力されることはない。従って、アベレージ回路ＡＶＧ０〜６の出力は、メタステーブル状態“ｍ”に応じて必ず“０”か“１”の一方の値（不定値）に決まる。ここでは、コンパレータＣＭＰ０〜６の出力の中間電位を含むメタステーブル状態を“ｍ”、アベレージ回路の出力であり中間電位を含まないものを不定値“ｘ”と表記することとする。つまり、上述したアベレージ回路の出力「11mmm00」は、中間電位を含まない「11xxx00」と定義され、ｘは“０”又は“１”のいずれかである。ここで、xxx=101であった場合、「1110100」となり、複数のワード線（この場合、ＷＬ３とＷＬ４）をオンすることになってしまう。これは、多数決回路によるディジタルアベレージの技術のみでは、メタステーブル状態を含めたエラーの抑制が不完全なことを示しており、最悪の場合、図６に示すように「110m100」が「11xxx00」となってしまう。以上のようなバブルエラー、およびメタステーブルは、ある確率で必ず同時に起こるものであるため、エラー対策を施すことは重要である。なお、バブルエラーは、広義には論理境界検出を困難にするエラーの総称として用いられる場合があり、メタステーブル状態に起因するエラーを含む場合があるが、本明細書ではコンパレータ出力の中間電位に起因するエラーをメタステーブル状態に起因するエラーとして記載するものとする。
【００３２】
［本発明の実施形態の概要］
以下、本発明の実施形態において、バブルエラーおよびメタステーブル状態によるエラーが同時に発生した場合に、エラーを抑制する手法について説明する。まず、図６に示した「11xxx00」という出力になったとしても、xxxの値が000, 100, 110, 111のいずれかであれば、多数決回路の出力は「1100000」、「1110000」、「1111000」、「1111100」となり、論理境界部が一箇所しかないため、複数のワード線をアクティブにするようなことはない。しかし、この場合、xxx=000, 100, 110, 111以外の組み合わせ、すなわちxxx=001, 010, 011, 101となった場合は、やはり複数のワード線をアクティブにしてしまい、出力コードと真値との間に誤差を生じさせてしまう。つまり、「11xxx00」という出力の場合、50%という非常に高い確率でコードの誤差が生じてしまう。本実施形態は、こういった事態を回避するためのものである。
【００３３】
まず、上述の例においてＮＧとならない正解の出力パターンxxx＝000, 100, 110,111を参照すると、AVGi(i は整数)の出力においてiの値が小さい程“1”が多く、iの値が大きい程“0”が多いという特徴がある。ＮＧとならない正解の出力パターンにおいて、AVG2〜４の出力における“１”の出現回数は、AVG2の出力では３回であり、AVG3 の出力では２回であり、AVG４ の出力では１回である。従って、 (AVG2 の出力)＞(AVG3 の出力)＞(AVG4 出力)の順で“1”の出現確率が減っている。また、図６に示すように、ＡＶＧ２にはＣＭＰ３で発生した前段のメタステーブル状態“ｍ”がＣの端子に入る。同様にＡＶＧ３には“ｍ”がＢの端子に入り、ＡＶＧ４には“ｍ”がAの端子に入る。このように、メタステーブル状態“ｍ”が入力される３つの多数決回路ＡＶＧ２〜４において、多数決回路毎に異なる端子に入力される。
【００３４】
本実施形態では、以上の点を利用し、メタステーブル状態 “m” が C 端子に入った場合は“１”を出しやすく、A端子に入った場合は“０”を出しやすいディジタルアベレージ回路を多数決回路として使用する。また、メタステーブル状態“m”がＢ端子に入った場合は、“ｍ”に応じて“０”、“１”のいずれかを出力するものとする。
【００３５】
図７は、メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１からの出力を示す模式図である。ここで、図７（Ａ）は、“ｍ”の中間電位を入力として、この電位が０からＶＤＤまで変化した場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１から出力される値を示している。図７（Ａ）に示すように、“ｍ”の中間電位の増加に伴って、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１から出力される３桁のバイナリコードは、(ＡＶＧｉ-１，ＡＶＧｉ，ＡＶＧｉ＋１)＝（０，０，０）→（０，０，１）→（０，１，１）→（１，１，１）のように変化する。従って、上述したＮＧとならない正解の出力パターンxxx＝000,100, 110, 111が出力され、出力コードの誤差を抑制することができる。
【００３６】
図７（Ｂ）、図７（Ｃ）、図７（Ｄ）は、図７（Ａ）の結果を出力するため、各ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１のしきい値が調整された様子を模式的に示す図である。ここで、図７（Ｂ）は、ＡＶＧｉ-１において、端子Ｃに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉ-１からの出力が変化する様子を示す模式図である。図７（Ｂ）に示すように、ＡＶＧｉ-１からは、中間電位の値がＶＤＤ／４以下の場合は“０”が出力され、中間電位の値がＶＤＤ／４を越えると“１”が出力される。従って、端子Ｃに“ｍ”が入力された場合に、“１”を出し易い構成とすることができる。
【００３７】
また、図７（Ｄ）は、ＡＶＧｉ＋１において、端子Ａに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉ＋１からの出力が変化する様子を示す模式図である。図７（Ｄ）に示すように、ＡＶＧｉ＋１からは、中間電位の値が３／４＊ＶＤＤ以下の場合は“０”が出力され、中間電位の値が３／４＊ＶＤＤを越えると“１”が出力される。従って、端子Ａに“ｍ”が入力された場合に、“０”を出し易い構成とすることができる。
【００３８】
図７（Ｃ）は、ＡＶＧｉにおいて、端子Ｂに“ｍ”が入力された場合に、その中間電位の値に応じてＡＶＧｉからの出力が変化する様子を示す模式図である。図７（Ｃ）に示すように、ＡＶＧｉからは、中間電位の値がＶＤＤ／２以下の場合は“０”が出力され、中間電位の値がＶＤＤ／２を越えると“１”が出力される。従って、端子Ｂに“ｍ”が入力された場合は、通常のＶＤＤ／２のしきい値により“ｍ”に応じた値が出力される。
【００３９】
これにより、メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合、ＡＶＧｉ-１は“１”を出し易い回路となり、ＡＶＧｉ＋１は“０”を出し易い回路となる。従って、上述した場合に、xxxの値として000,100, 110, 111のいずれかが出力されることになり、メタステーブル状態による A/D 変換器の出力コード誤差を抑制することができる。
【００４０】
[しきい値調整のための具体的構成]
多数決回路は、図５で説明したように、論理ゲートを組み合わせた構造をしている。例えば、反転回路ＩＮＶにおいて“１”が出易いということは、反転回路の論理しきい値が高いということと等価である。図８は、ＣＭＯＳインバータからなる反転回路において、論理しきい値を高くする原理を示す模式図である。ここで、図８（Ａ）は論理しきい値Ｖｔｈを通常のVDD/2にした場合を示しており、図８（Ｂ）は論理しきい値ＶｔｈをVDD/2よりも高くした場合を示している。
【００４１】
図８（Ｂ）に示すように、論理しきい値 Vth が VDD/2 より上に移動することにより、入力をLowと判断する区間 (Ｌで示す区間) が広くなる。従って、論理しきい値Vth を高くすることにより、”1” (High) が出易い反転回路とすることができる。ここで、論理ゲートの論理しきい値Ｖｔｈは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの電流値が等しい状態で定義される。論理しきい値Vthを高くするためには、ＮＭＯＳトランジスタを流れる電流による電圧降下を大きくし、ＰＭＯＳトランジスタを流れる電流による電圧降下を小さくすれば良い。このような調整は、ＰＭＯＳトランジスタのＷ／ＬとＮＭＯＳトランジスタの抵抗値、すなわちチャンネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを相対的に調整することで可能である。
【００４２】
より詳細には、PMOSトランジスタの電流値 Ip は、その移動度μｐ、μｎ、酸化膜容量Cox、チャネル長Lp、チャネル幅 Wp、電源電圧 VDD、トランジスタ自体のしきい値Vth,p、これに入力電圧Vin を用いて以下のように示される。
【００４３】
【数１】
【００４４】
同様に NMOS の電流値 In は、以下のように与えられる。
【００４５】
【数２】
【００４６】
この中で、チャネル長Lとチャネル幅Wは比較的容易に変更できるため、特に今回のように、Vinが高い入力の場合にIp = In とするためには、2乗の項 (VDD - Vin + Vth,p)2が小さくなり、(Vin - Vth,p)2 が大きくなるため、(Wn/Ln) に比べ、(Wp/Lp)を大きくすれば良いことがわかる。一般的に、Vin = VDD/2 で Ip = In を与える典型的な値として、(Wn/Ln):(Wp/Lp)= 1:2 であるため、その比を 1:4 とすれば、論理しきい値 Vth は高くなり、1:1 とすれば、論理しきい値 Vthは低くなる。
【００４７】
以上の原理を応用して、本実施形態では、多数決回路において、“１”が出易い回路、“０”が出易い回路を構成する。なお、以下の説明では、トランジスタのW/Lを変化させることで論理しきい値を調整する手法を説明するが、論理しきい値の調整はこれに限定されるものではない。例えば、多数決回路を構成するトランジスタとして応答速度の異なるトランジスタを組み合わせることで、論理しきい値を調整しても良い。この場合、応答速度の速いトランジスタは抵抗値が小さいため、このトランジスタを流れる電流による電圧降下は小さくなる。従って、W/Lを変化させた場合と同様に、しきい値電圧を調整することが可能である。
【００４８】
図９は、ＣＭＰ３からメタステーブル状態“ｍ”が出力された図６の状態において、ＡＶＧ２〜ＡＶＧ４に入力されたメタステーブル状態“ｍ”がゲートレベルでどのように不定値“ｘ”を伝播させるのかを示した図である。
【００４９】
図９に示すように、ＡＶＧ２においては、ＮＯＲ０の一方の入力端子には端子Ａから信号“１”が入力されるため、ＮＯＲ０の他方の入力端子に入力されるメタステーブル状態“ｍ”の値がいかなる値であってもＮＯＲ０の出力は０となる。また、ＩＮＶ０の入力端子には端子Ｂから信号“０”が入力されるため、ＩＮＶ０の出力は１となる。このため、ＮＯＲ１の２つの入力端子には、“０”、“１”がそれぞれ入力されＮＯＲ１からは“０”が出力される。従って、メタステーブル状態“ｍ”は、ＮＯＲ０、ＩＮＶ０、ＮＯＲ１の出力として伝播することはない。
【００５０】
一方、ＮＡＮＤ０の一方の入力端子には端子Ａから信号“１”が入力され、他方の入力端子に“ｍ”が入力されると、ＮＡＮＤ０の出力は“ｍ”の値に応じて異なる値が出力され、ＮＡＮＤ０の出力は“０”である場合と“１”である場合の双方が考えられる。ＩＮＶ１はＮＡＮＤ０の出力を反転させてＮＯＲ２へ入力する。ＮＯＲ２は、一方の入力端子に０が入力されているため、ＩＮＶ１の出力を反転させて出力する。そして、ＩＮＶ２はＮＯＲ２の出力を反転させて出力する。従って、ＡＶＧ２はメタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＮＡＮＤ０→ＩＮＶ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。
【００５１】
同様の原理により、ＡＶＧ３は、メタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＩＮＶ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。また、ＡＶＧ４は、メタステーブル状態“ｍ”に応じた不定値“ｘ”を出力し、不定値“ｘ”はＮＯＲ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転を繰り返しながら伝播する。
【００５２】
このため、多数決回路の構成として、“ｍ”がＣ端子に入力された場合に、出力“ｘ”として“１”を出し易くするためには、“ｘ”が伝播する経路にあるＮＡＮＤ０の論理しきい値を調整して、ＮＡＮＤ０から“０”が出易くなるようにすれば良い。ＮＡＮＤ０から“０”が出力されると、ＩＮＶ１→ＮＯＲ２→ＩＮＶ２の経路で反転が繰り返されるため、図９に示すように、ＡＶＧ２から“１”を出力することができる。
【００５３】
同様に、“ｍ”がＡ端子に入力された場合に、出力“ｘ”として“０”を出し易くするためには、“ｘ”が伝播する経路にあるＮＯＲ０の論理しきい値を調整して、ＮＯＲ０から“１”が出易くなるようにすれば良い。ＮＯＲ０から“１”が出力されると、ＮＯＲ０→ＮＯＲ１→ＮＯＲ２→ＩＮＶ２の経路で反転が繰り返されるため、図９に示すように、ＡＶＧ４から“０”を出力することができる。
【００５４】
図１０は、本発明の一実施形態に係る多数決回路の構成を詳細に示す模式図である。ブロックレベルの図としては図５と同様であり、図１０ではＮＡＮＤ０，ＮＯＲ０，ＩＮＶ０をＭＯＳトランジスタのゲートレベルで図示している。本実施形態の多数決回路において、INV0、INV1、INV2、NOR1、NOR2については、論理しきい値は通常のVDD/2付近で構わない。
【００５５】
一方、ＮＡＮＤ０については、上述のように“ｍ”がＣ端子に入力された場合にＮＡＮＤ０から“０”が出易くなるようにするため、論理しきい値を下げている。このため、直列に接続された２つのＮＭＯＳトランジスタのＷ／Ｌを大きくしている。２入力のNAND 回路では、典型的なしきい値VDD/2の場合は(Wn/Ln):(Wp/Lp) = 1:1 であるため、これを(Wn/Ln):(Wp/Lp)
=1:2 とすれば、論理しきい値は高くなり、2:1 とすれば論理しきい値は低くなる。従って、ＮＭＯＳトランジスタのＷ／Ｌを大きくすることで、しきい値がVDD/2の場合に比べて“０”が出易くなる構成にできる。
【００５６】
また、ＮＯＲ０については、上述のように“ｍ”がＡ端子に入力された場合にＮＯＲ０から“１”が出易くなるようにするため、論理しきい値を上げている。このため、直列に接続された２つのＰＭＯＳトランジスタのＷ／Ｌを大きくしている。２入力のＮＯＲ回路では、典型的なしきい値VDD/2の場合は(Wn/Ln):(Wp/Lp) = 1:４であるため、ＰＭＯＳトランジスタのＷ／Ｌを大きくすることで、しきい値がVDD/2の場合に比べて“１”が出易くなる構成にできる。
【００５７】
以上のように、多数決回路のＮＡＮＤ０、ＮＯＲ０のしきい値を調整することで、多数決回路AVGi(iは整数)において、i が小さい側から順に“1”を出しやすくする構成とすることが可能となる。
【００５８】
以上の説明では、図４、図６におけるコンパレータＣＭＰｉの出力ＣＰｉについて、入力Ａｉｎの増加に伴って、ｉが小さい側の出力ＣＰｉから順に出力“０”が出力“１”に切り換わる（“１”が下位から積み上がる）通常の温度計コードについて説明した。一方、温度計コードとしては、図１１に示すように、Ａｉｎの増加に伴ってｉが小さい側の出力ＣＰｉから順に出力“０”が出力“１”に切り換わり、全ての出力ＣＰｉが“１”になると、ｉが小さい側の出力ＣＰｉから順に出力“１”が出力“０”に切り換わるサイクリック温度計コードがある。図１０では、複数の多数決回路の出力を列毎に示している。
【００５９】
サイクリック温度計コードでは、“１”が下位から積み上がるモードと“０”が下位から積み上がるモードがある。このため、“１”が下位から積み上がるモードでは、上述した手法によりエラーを救済できるが、“０”が下位から積み上がるモードではエラーを救済できない。
【００６０】
図１２〜図１５に示す構成は、サイクリック温度計コードについても、バブルエラーとメタステーブル状態によるエラーが同時に発生した場合にエラーを救済するものである。図１１において、最下位のコードに注目すると、最下位のコードが“1” である場合、必ず “1”が下から積みあがるモードである。同様に、最下位コードが“0”である場合、必ず “0” が積みあがるモードであることがわかる。
【００６１】
同様に、最上位コードが “0” である場合、必ず “1” が積みあがるモードであり、最上位コードが“1” である場合、必ず “0” が積みあがるモードである。
【００６２】
このため、図１２〜図１５に示す構成では、最下位コードまたは最上位コードに基づいて、多数決回路の入力端子Ａ，Ｂ，Ｃの接続状態を切り換えるようにしている。図１２は、サイクリック温度計コードに対応した多数決回路の構成を示す模式図である。図５の多数決回路と比較すると、図１２の回路では前段にセレクタＳＥＬ０，ＳＥＬ１が設けられている。セレクタには最下位または最上位コードに応じた制御信号Ctr1が入力される。
【００６３】
図１２に示すように、セレクタ回路はINV10、およびNAND10〜12により構成される。図１２に示すセレクタＳＥＬ０，ＳＥＬ１は、論理式がO=A*Ctrl+B*Ctrlで与えられ、Ctrl=1の場合、セレクタのＡ端子の入力がセレクタから出力される（図１２において、出力O=セレクタのA端子の入力）。一方、Ctrl=0の場合、セレクタのＢ端子の入力がセレクタから出力される（図１２において、出力O=セレクタのB端子の入力）。また、セレクタの制御信号として最下位コードを使うものとする。
【００６４】
このように、図１２に示す多数決回路は、サイクリック温度計コードにおいて“１”が下から積み上がる場合(Ctrl=1)は、多数決回路の端子Ａ，Ｂ，ＣとNAND0, NOR0との接続状態は図５の回路と同様になる。一方、“０”が下から積み上がる場合(Ctrl=0)は、接続状態が切り換わり、NAND0,NOR0に対する端子Ａと端子Ｃの接続が入れ替わる。これにより、“１”が下位から積み上がるモードと“０”が下位から積み上がるモードの２つを有するサイクリック温度計コードにおいても、前段からメタステーブル状態“m”が入力された場合に、エラーの発生を抑えることが可能となる。
【００６５】
図５に示す回路では、NAND0とNOR0の論理しきい値を調整することで、メタステーブル状態 “m”が入力された端子に応じて“１”が出易い回路、“０”が出易い回路を構成している。図１２に示す回路では、セレクタＳＥＬ０，ＳＥＬ１を構成する回路の論理しきい値を調整することで、メタステーブル状態“m”が入力された端子に応じて“１”が出易い回路、“０”が出易い回路を構成している。
【００６６】
図１３は、Ctrl=1のときにメタステーブル“ｍ”が伝播する経路を示している。また、図１４は、Ctrl=0のときにメタステーブル“ｍ”が伝播する経路を示している。
【００６７】
図１３に示すように、Ctrl=1の場合は、下位から“１”が積みあがるモードであり、AVG2 においては、セレクタの後段でNAND0→INV1→NOR2→INV2の経路で“ｘ”が伝播する。
そして、Ctrl=1の場合は、セレクタのＡ端子の入力がセレクタから出力されるため、AVG2のＡ端子の入力がNAND0に入力され、AVG2のＣ端子の入力がNOR0に入力される。従って、“ｘ”はセレクタSEL1を通って伝播し、セレクタSEL1のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND10→NAND12→NAND0→INV1→NOR2→INV2となる。
【００６８】
同様に、AVG4においては、セレクタの後段でNOR0→NOR1→NOR2→INV2の経路で“ｘ”が伝播する。そして、Ctrl=1の場合は、AVG4のＡ端子の入力がNAND0に入力され、AVG4のＣ端子の入力がNOR0に入力されるため、“ｘ”はセレクタSEL0を通って伝播する。従って、セレクタSEL0のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND10→NAND12→NOR0→NOR1→NOR2→INV2となる。
【００６９】
従って、”1” が積みあがるモードにおいては、AVG2 は “1” を出しやすくするため、AVG2において“ｘ”が伝播するセレクタSEL1のNAND10は、論理しきい値を下げる、すなわち(Wn/Ln) の比を(Wp/Lp)よりも大きくすれば良い。
【００７０】
同様に、AVG4 は “0” を出しやすくするため、AVG4において“ｘ”が伝播するセレクタSEL0の NAND10 の論理しきい値を上げるため、(Wp/Lp) の比を大きくすれば良い。
【００７１】
“０”が下から積み上がる場合(Ctrl=1)は、図１４に示すように、AVG2においては、“ｘ”はセレクタSEL0を通って伝播し、セレクタSEL0のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND11→NAND12→NOR0→NOR1→NOR2→INV2となる。従って、“０”が積みあがるモードにおいては、AVG2は“０”を出しやすくするため、SEL0のNAND11の(Wp/Lp)の比を大きくすれば良い。
【００７２】
同様に、“０”が下から積み上がる場合(Ctrl=1)は、図１４に示すように、AVG4においては、“ｘ”はセレクタSEL1を通って伝播し、セレクタSEL1のＩＮＶ１０，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２を含めると、“ｘ”が伝播する経路はNAND11→NAND12→NAND0→INV1→NOR2→INV2となる。従って、“０”が積みあがるモードにおいては、AVG4が“０”を出しやすくするため、SEL1の NAND11 の (Wn/Ln) の比を大きくすれば良い。
【００７３】
図１５は、サイクリック温度計コード用の多数決回路の構成を示す模式図であり、セレクタSEL0,SEL1をゲートレベルで示している。上述した構成をまとめると、セレクタSEL0では、NAND10の論理しきい値を上げるため、(Wp/Lp)の比を大きくし、NAND11の(Wp/Lp)の比を大きくすれば良い。また、セレクタSEL1では、NAND10の論理しきい値を下げるため、(Wn/Ln)の比を大きくし、NAND11の (Wn/Ln) の比を大きくすれば良い。
【００７４】
また、セレクタの制御信号として、最上位コードを採用した場合は、反転してしまえば、最下位コードとほぼ同じという特性を利用して、Ctrl 信号に反転回路を直列に挿入しセレクタ制御信号とする。または、図１２に示すように、セレクタは内部に反転回路INV10を有しているので、これを利用し、図１２において、NAND11側に挿入されている INV10 を NAND10 側に入れ替えてセレクタを構成すれば良い。
【００７５】
なお、セレクタの構成は、図１２に示す構成に限定されるものではない。セレクタとして他の回路を用いる場合も、上述した構成と同様に、不定値“ｘ”の伝播する経路を明らかにし、その経路上のゲートに対して論理しきい値を操作するという工程を踏むことにより、同様の効果を得ることができる。
【００７６】
また、セレクタを組み合わせ論理ゲートで構成せず、スイッチで実現した場合、そのセレクタには、メタステーブル状態 “m” を単なる不定状態 “x” に変換するだけのゲインがないため、メタステーブル状態は、そのまま次段の多数決回路へと入力されることになる。この場合は、図５で説明した多数決回路を用いれば良い。
【００７７】
図１６は、本実施形態のＡ／Ｄ変換器が適用される光ディスク装置を示す模式図である。光ディスク装置は、ウォブル信号処理系を備えている。ウォブル信号処理系は、ディスク状記録媒体５０のトラックを読み出す光学ヘッド（光ピックアップ）１０２、プリアンプ１０４、ＧＣＡ(Gain Control Amp)１０６、ウォブル抽出回路１０８、アナログフィルタ１１０、ＡＤ変換回路(ADC)１１２、アドレス復調器１１３、アドレス復号器１１４、ＰＬＬ(PhaseLocked Loop)１１５、コントローラ１１６を有して構成されている。
【００７８】
また、光学ヘッド１０２には、ディスク状記録媒体５０から検出された再生信号のフィルタリングとデジタル化等の処理を行う再生回路１０が接続され、再生回路１０にはデータフォーマットを変換するデコーダ１２が接続されて信号再生系が構成されている。
【００７９】
また、記録すべき情報はコントローラ１１６からエンコーダ１４へ送られ、エンコーダ１４によりデータフォーマットを変換し、レーザ制御回路１６で情報ビットに応じて光学ヘッド１０２内の光源の発光制御を行うことでディスク状記録媒体に情報が書き込まれ、これにより信号記録系が構成されている。
【００８０】
また、光学ヘッド１０２の受光素子により検出された出力信号からサーボ信号が生成され、サーボ回路１８にて光学ヘッド１０２の位置制御が行われる。また、サーボ回路１８は、ディスク状記録媒体５０が搭載されているスピンドルモータ２０の回転制御を行う。
【００８１】
ディスク状記録媒体５０としては、記録面にウォブリングされて形成されたトラックを有する光ディスクが用いられる。光学ヘッド１０２は、レーザダイオード等の光源、レーザ光を集光する対物レンズ、ディスク状光記録媒体５０からの反射光を受光する受光素子、反射光を受光素子に導く光学系、フォーカシングサーボやトラッキングサーボを行うためのアクチュエータなどを有して構成される。
【００８２】
ウォブル信号処理系では、光学ヘッド１０２から出力されてプリアンプ１０４で増幅された信号は、ＧＣＡ１０６で後段回路のＤレンジに合わせて振幅調整され、ウォブル抽出回路１０８でウォブル信号が抽出され、更にアナログフィルタ１１０に入力される。アナログフィルタ１１０では、入力された信号に対して低域及び高域の不要な信号成分が除去される。アナログフィルタ１１０で不要な信号成分が除去された再生信号（ウォブル信号）は、ＡＤ変換回路１１２に入力される。ＡＤ変換回路１１２からの出力信号は、アドレス復調器１１４に入力される。アドレス復調器１１４は、入力されたウォブル信号の変調信号を検出してアドレス復調を行い、後段のアドレス復号器１１４に出力する。アドレス復号器１１４は、復調データからアドレスの復号を行い、アクセス位置のアドレス情報を再生してコントローラ１１６に出力する。コントローラ１１６は、アドレス情報に基づいて光ディスク装置の信号再生系、信号記録系を制御する。ＰＬＬ１１５は、ＡＤ変換回路１１２、アドレス復調器１１４、アドレス復号器１１４、及びコントローラ１１６で使用されるクロックを生成する機能を有する。
【００８３】
本実施形態に係るＡ／Ｄ変換器は、例えば再生回路１０に含まれるデータ読取り用のＡＤ変換器として使用することができる。また、ウォブル信号処理系におけるＡＤ変換回路１１２として使用することができる。上述したように、本実施形態に係るＡ／Ｄ変換器は、メタステーブル状態が生じたとしても精度良くバイナリ信号を出力できるため、特に高速動作に適しており、光ディスク装置などへ適用することができる。
【００８４】
以上説明したように本実施形態によれば、A/D変換器の出力コードにおいて、コンパレータのメタステーブル状態に起因する出力コードの誤差を大幅に低減することが可能となる。従って、コンパレータがどの程度小さな電位差を検出できるかの目安となる最小オーバードライブ電圧を大きくし、メタステーブル状態に陥る可能性を増やしたとしても、エラーを確実に救済することができる。従って、MCLを低電力、かつ、面積も小さく実装可能となる。
【００８５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００８６】
【図１】高速で動作する A/D 換器として、３ビットのバイナリコードを出力するフラッシュ型A/D変換器の構成を示す模式図である。
【図２】図１のA/D変換器において、アナログ入力信号ＡｉｎがＶｒ３とＶｒ４の間の電位である場合を示す模式図である。
【図３】図１のA/D変換器においてバブルエラーが発生した状態を示す模式図である。
【図４】図１のA/D変換器に多数決回路ＡＶＧ０〜６を挿入した例を示す模式図である。
【図５】多数決回路をブロックレベルで記述した模式図である。
【図６】図４のA/D変換器において、メタステーブル状態に起因するエラーが生じた状態を示す模式図である。
【図７】メタステーブル“ｍ”を出力したコンパレータがＣＭＰｉである場合に、ＡＶＧｉ-１、ＡＶＧｉ、ＡＶＧｉ＋１からの出力を示す模式図である。
【図８】ＣＭＯＳインバータからなる反転回路において、論理しきい値を高くする原理を示す模式図である。
【図９】図６の状態において、ＡＶＧ２〜ＡＶＧ４に入力されたメタステーブル状態“ｍ”がゲートレベルで不定値“ｘ”を伝播させる様子を示す模式図である。
【図１０】本発明の一実施形態に係る多数決回路の構成を詳細に示す模式図である。
【図１１】サイクリック温度計コードの出力を示す模式図である。
【図１２】サイクリック温度計コードに対応した多数決回路の構成を示す模式図である。
【図１３】サイクリック温度計コードにおいて、“１”が下位から積み上がる場合にメタステーブル状態に起因する不定値“ｘ”が伝播する経路を示す模式図である。
【図１４】サイクリック温度計コードにおいて、“０”が下位から積み上がる場合にメタステーブル状態に起因する不定値“ｘ”が伝播する経路を示す模式図である。
【図１５】サイクリック温度計コード用の多数決回路の構成を示す模式図である。
【図１６】本実施形態のＡ／Ｄ変換器が適用される光ディスク装置を示す模式図である。
【符号の説明】
【００８７】
１００ コンパレータ部
２００ 論理境界検出部
ＡＶＧ０〜ＡＶＧ６ 多数決回路
ＳＥＬ０，ＳＥＬ１ セレクタ
【特許請求の範囲】
【請求項１】
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、Ａ／Ｄ変換器。
【請求項２】
前記多数決回路は複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたことを特徴とする、請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記多数決回路には３つの比較器の出力が入力され、
前記３つの比較器のうち、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、残りの２つの比較器のうちの一方から入力を受ける端子の論理しきい値が前記基準しきい値よりも低く設定され、残りの２つの比較器のうちの他方から入力を受ける端子の論理しきい値が前記基準しきい値よりも高く設定されたことを特徴とする、請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記多数決回路は、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力の最上位または最下位の出力に応じて、前記残りの２つの比較器の出力が入力される端子を相互に入れ換えるセレクタを含むことを特徴とする、請求項２に記載のＡ／Ｄ変換器。
【請求項５】
前記セレクタは複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたことを特徴とする、請求項４に記載のＡ／Ｄ変換器。
【請求項６】
光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、
前記受光部から検出された信号から再生信号を取得する再生回路と、
前記再生回路に含まれるＡ／Ｄ変換器と、を備え、
前記Ａ／Ｄ変換器は、
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、情報記録再生装置。
【請求項７】
光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、
前記受光部から検出された信号からウォブル信号を取得するウォブル信号抽出回路と、
前記ウォブル信号抽出回路に含まれるＡ／Ｄ変換器と、を備え、
前記Ａ／Ｄ変換器は、
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、情報記録再生装置。
【請求項１】
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、Ａ／Ｄ変換器。
【請求項２】
前記多数決回路は複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたことを特徴とする、請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記多数決回路には３つの比較器の出力が入力され、
前記３つの比較器のうち、基準電圧が中間の比較器から入力を受ける端子の論理しきい値が基準しきい値とされ、残りの２つの比較器のうちの一方から入力を受ける端子の論理しきい値が前記基準しきい値よりも低く設定され、残りの２つの比較器のうちの他方から入力を受ける端子の論理しきい値が前記基準しきい値よりも高く設定されたことを特徴とする、請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記多数決回路は、前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力の最上位または最下位の出力に応じて、前記残りの２つの比較器の出力が入力される端子を相互に入れ換えるセレクタを含むことを特徴とする、請求項２に記載のＡ／Ｄ変換器。
【請求項５】
前記セレクタは複数のＭＯＳトランジスタから構成され、ＭＯＳトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比を可変することで、前記論理しきい値が調整されたことを特徴とする、請求項４に記載のＡ／Ｄ変換器。
【請求項６】
光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、
前記受光部から検出された信号から再生信号を取得する再生回路と、
前記再生回路に含まれるＡ／Ｄ変換器と、を備え、
前記Ａ／Ｄ変換器は、
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、情報記録再生装置。
【請求項７】
光記録媒体のトラックに光を照射し、受光部で前記光記録媒体からの反射光を受光する光ピックアップと、
前記受光部から検出された信号からウォブル信号を取得するウォブル信号抽出回路と、
前記ウォブル信号抽出回路に含まれるＡ／Ｄ変換器と、を備え、
前記Ａ／Ｄ変換器は、
複数の基準電圧のそれぞれとアナログ入力値との大小関係を比較する複数の比較器と、
前記基準電圧の大きさに応じて並べられた前記複数の比較器の出力において、出力が切り換わる論理境界点を検出する論理境界検出部と、
連続する前記基準電圧に対応した複数の比較器の出力が入力され、各比較器からの入力を受ける端子毎に論理しきい値が調整され、多数決判定により出力を決定する多数決回路と、
を備えることを特徴とする、情報記録再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−１４７６４８（Ｐ２００９−１４７６４８Ａ）
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願番号】特願２００７−３２２４６１（Ｐ２００７−３２２４６１）
【出願日】平成１９年１２月１３日（２００７．１２．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願日】平成１９年１２月１３日（２００７．１２．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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