AD変換回路
【課題】低入力容量を維持しながら、誤判定の発生を低減したAD変換回路の実現。
【解決手段】入力信号の電圧Vinp,Vinnと、電圧値が順番に異なる複数の基準電圧VrpN,VrnNとのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する2個の初段増幅器54N,54(N+2)の出力の差電圧を増幅する1個以上の2段目増幅器56(N+1)と、複数の初段増幅器および1個以上の2段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダ53と、を備える。
【解決手段】入力信号の電圧Vinp,Vinnと、電圧値が順番に異なる複数の基準電圧VrpN,VrnNとのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する2個の初段増幅器54N,54(N+2)の出力の差電圧を増幅する1個以上の2段目増幅器56(N+1)と、複数の初段増幅器および1個以上の2段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダ53と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、AD変換回路に関し、特にフラッシュ型AD変換回路に関する。
【背景技術】
【0002】
近年、高速で信号を伝送することが求められている。例えば、チップ内の複数の回路ブロック間での信号伝送、あるいはLSIチップ間の信号伝送、ボード間や筐体間の信号伝送が行われるが、動作速度の高速化や、処理データ量の増大に応じて、信号伝送速度の広帯域化が望まれている。
【0003】
図1は、高速な信号伝送システムの概略構成を示す図である。図1に示すように、信号伝送システムは、送信回路1と、伝送線路2と、受信回路3と、を備える。送信回路1では、低速のパラレルデータをマルチプレクサ(MUX)11にてシリアルデータに変換し、伝送線路2の特性インピーダンスと同じ出力インピーダンスを有するドライバ(Driver)12により、シリアルデータを伝送線路2に出力する。シリアルデータは、伝送線路2を介して受信回路3に入力される。受信回路3で受信される入力受信波形は、伝送線路2の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
【0004】
送信されるデータは、”0”と”1”の2値データであり、伝送線路2での劣化が小さい場合には、所定の閾値レベルを設定したコンパレータで判定することにより、受信したデータを正しく再生することができる。しかし、伝送線路2が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路2での劣化が大きくなり、1個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
【0005】
そのため、図1に示すように、受信回路3は、入力部分に配置したアナログ・デジタル変換回路(ADC)31により、受信信号(アナログ波形)をサンプリングし、デジタル化を行う。等化回路(EQ)32は、ADC31の出力を、伝送線路による波形劣化を補償するように波形整形(等化処理)を行う。整形された受信データは0/1判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)(D/L DMUX)33により、シリアルデータからパラレルデータに変換される。ADC31でのサンプリングおよび等化回路32での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路(CRU)34は、等化回路32の出力する受信データからデータクロックを再生する。
【0006】
SATA(Serial Advanced Technology Attachment)、PCIe(Peripheral Component Interconnect express)などの各アプリケーションでは、データレートが定義されており、これまではアプリケーションごとに最適化した受信機(回路)を開発していた。しかし、アプリケーションごとに受信機を開発したのでは、開発費が増大するという問題がある。そこで、対応可能なデータレートが広い範囲に渡っている受信機を、多くのアプリケーションで共通に使用して、開発費を低減することが考えられる。このため、対応可能なデータレートが広い範囲に渡っている受信機、すなわち広帯域の受信機が要望されている。
【0007】
また、HDMI(High Definition Multimedia Interface)のように、数百Mbpsから数Gbpsといった広いデータレートを要求するアプリケーションも策定されており、今後ますます信号伝送速度の広帯域化が求められると予測される。
【0008】
図1に示すように、広帯域の受信回路では、ADC31を使用する。上記のような要求を満たせるADC31は、現在のところフラッシュ型ADCのみである。
【0009】
図2は、一般的なフラッシュ型ADCの構成を示す図である。図1の信号伝送システムでは、信号は差動信号として送信されることが多いので、以下の説明では、差動信号を変換するADCを例として説明を行う。しかし、以下の説明は、差動信号を変換するADCだけでなく、非差動信号(単極性信号)を処理するADCにも適用可能である。
【0010】
図2に示すように、一般的なフラッシュ型ADCは、基準電圧発生回路41と、比較回路部42と、エンコーダ43と、を備える。基準電圧発生回路41は、高基準電圧VHと、低基準電圧VLの電圧差VH−VLを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ADCの出力データがmビットの場合、電圧差VH−VLを2m(=M)個に分割する。分割した電圧差は等間隔であることが望ましい。以下、電圧差VH−VLを2m(=M)個に分割する場合を例として説明する。
【0011】
分割により、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、(M−1)個の基準電圧が発生される。例えば、N番目の基準電圧VrN=VL+(VH−VL)N/Mである。上記のように、ここではADCは差動信号を変換するので、VL+(VH−VL)/2を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧を発生する。例えば、最小基準電圧VL+(VH−VL)/Mは、1番目の正基準電圧Vrp1であるとともに、(M−1)番目の負基準電圧Vrn(M−1)である。同様に、最大基準電圧VL+(VH−VL)(M−1)/Mは、(M−1)番目の正基準電圧Vrp(M−1)であるとともに、1番目の負基準電圧Vrn1である。より一般的に表すと、N番目の正基準電圧はVrpN=VL+(VH−VL)N/Mであり、これは(M−N)番目の負基準電圧Vrn(M−N)である。同様に、N番目の負基準電圧はVrnN=VL+(VH−VL)(M−N)/Mであり、これは(M−N)番目の正基準電圧Vrp(M−N)である。
【0012】
比較回路部42は、(M−1)個の増幅回路(アンプ)と、(M−1)個のラッチと、を備える。図2に示すように、(M−1)個の増幅回路(アンプ)には、正入力信号Vinpおよび負入力信号Vinnが共通に入力される。N番目のアンプ44Nは、VinpおよびVinnとN番目の基準電圧VrpNおよびVrnNとの差電圧を増幅して、正負出力OpNおよびOnNを出力する。アンプの出力が飽和するように設定すると、アンプはコンパレータとして動作する。同様に、(N+1)番目のアンプ44(N+1)は、VinpおよびVinnと(N+1)番目の基準電圧Vrp(N+1)およびVrn(N+1)との差電圧を増幅して、正負出力Op(N+1)およびOn(N+1)を出力する。(N+2)番目のアンプ44(N+2)は、VinpおよびVinnと(N+2)番目の基準電圧Vrp(N+2)およびVrn(N+2)との差電圧を増幅して、正負出力Op(N+2)およびOn(N+2)を出力する。アンプの正負の出力は、十分な時間が経過すれば、正負の飽和レベルに到達する。(M−1)個のアンプは、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0013】
(M−1)個のラッチは、(M−1)個のアンプに対応して接続され、クロック信号の変化に同期して、対応するアンプの正負の出力をラッチする。例えば、N番目のラッチ45Nは、N番目のアンプ44Nの正負出力OpNおよびOnNを、クロック信号CKがHからLに変化する時にラッチする。同様に、(N+1)番目のラッチ45(N+1)は、(N+1)番目のアンプ44(N+1)の正負出力Op(N+1)およびOn(N+1)を、クロック信号CKがHからLに変化する時にラッチする。(N+2)番目のラッチ45(N+2)は、(N+2)番目のアンプ44(N+2)の正負出力Op(N+2)およびOn(N+2)を、クロック信号CKがHからLに変化する時にラッチする。(M−1)個のラッチの出力は、正常であれば、順番に並んだラッチのある位置までのラッチの出力はL、それ以降のラッチの出力はHになる。入力信号の電圧は、出力が変化するラッチに対応する2個のアンプに入力される基準電圧の間である。
【0014】
エンコーダ43は、(M−1)個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すサーモメータコードをバイナリコードに変換して出力する。これがAD変換値である。
【0015】
なお、AD変換できる範囲は、VLからVHまでの範囲であり、入力信号の電圧がVL以下の場合には、最小値を示すAD変換値が出力され、入力信号の電圧がVH以上の場合には、最大値を示すAD変換値が出力される。通常は、入力信号がVLからVHまでの範囲に入るように制限される。
【0016】
図2のADCでは、分解能をmビットとした場合、2m−1(=M−1)個のアンプが必要となるため、回路規模および入力容量が大きくなるという問題がある。そこで、補間処理を行うことにより、回路規模および入力容量を低減したADCが提案されている。
【0017】
図3は、補間処理を行うADCの構成を示す図である。図3のADCは、図2のADCにおいて、(M−1)個のアンプを1個置きに削除し、削除したアンプに対応するラッチには、削除したアンプに隣接する2個のアンプの正負出力を入力する。図3では、(N+1)番目のアンプを削除し、N番目のアンプ44Nの負出力OnNおよび(N+2)番目のアンプ44(N+2)の正出力Op(N+2)を、(N+1)番目のラッチ45(N+1)に入力する。
【0018】
図4は、図3のADCにおける信号変化を説明する図である。図4において、曲線Xは、入力信号VinpおよびVinnが基準電圧より十分に大きなアンプの正出力または入力信号VinpおよびVinnが基準電圧より十分に小さなアンプの負出力を示す。また、図4において、曲線Yは、入力信号VinpおよびVinnが基準電圧より十分に大きなアンプの負出力または入力信号VinpおよびVinnが基準電圧より十分に小さなアンプの正出力を示す。図4において、矢印は、クロック信号CKがHからLに変化してラッチが、アンプの出力をラッチするタイミングを示す。
【0019】
削除したアンプに隣接する2個のアンプに、基準電圧より十分に大きなまたは小さな入力信号VinpおよびVinnが入力される場合には、削除したアンプに対応するラッチは、曲線XおよびYで示す正負出力をラッチする。従って、ラッチしたこのような結果は特に問題を生じない。
【0020】
これに対して、削除したアンプに隣接する2個のアンプに、基準電圧に近い入力信号VinpおよびVinnが入力される場合には、2個のアンプの一方の正出力と他方の負出力および一方の負出力と他方の正出力は同じ極性を示す。そのため、これらをラッチすると誤った判定が発生する場合がある。図4において、曲線AおよびBは、入力信号VinpおよびVinnの電圧が、隣接する2個のアンプの基準電圧の間にある場合の、2個のアンプの正出力および負出力の一方の組を示す。具体的には、入力信号Vinpの電圧が、N番目のアンプ44Nに入力される基準電圧VrpNと(N+2)番目のアンプ44(N+2)に入力される基準電圧Vrp(N+2)の中間電圧より若干大きいとする。従って、入力信号Vinnの電圧は、N番目のアンプ44Nに入力される基準電圧VrnNと(N+2)番目のアンプ44(N+2)に入力される基準電圧Vrn(N+2)の中間電圧より若干小さい。この場合、(N+2)番目のアンプ44(N+2)の正出力Op(N+2)は曲線Aになり、N番目のアンプ44Nの負出力OnNは曲線Bになる。(N+1)番目のラッチ45(N+1)は、曲線AおよびBで変化する信号を矢印のタイミングでラッチする。ラッチは、RSフリップフロップと同様に、2入力の高低に応じた値をラッチする。この場合、曲線Bの方が曲線Aより先に遷移するため、ラッチは正常な値をラッチする。
【0021】
しかし、図4に示すように、曲線AおよびBはいずれ同じ電圧に飽和する。そのため、アンプのゲインが大きく、曲線AおよびBが急激に遷移した場合には、ラッチするタイミングで、2個のアンプの正出力および負出力が飽和して同じ電圧になる場合を生じる。この場合、ラッチの値が不安定になり、誤判定が発生する場合がある。また、アンプのゲインが小さく、曲線AおよびBの遷移が緩やかな場合には、ラッチするタイミングで、2個のアンプの正出力および負出力の差電圧が小さい場合を生じる。この場合も、ラッチの値が不安定になり、誤判定が発生する場合がある。
【0022】
以上のように、図3のアンプを1個置きに削除したADCでは、入力信号の電圧が正しいデジタルデータへ変換されない場合が起こり、変換誤差を生じるという問題があった。
【先行技術文献】
【非特許文献】
【0023】
【非特許文献1】”Principles of Data Conversion System Design”Behzad Razavi,Willey-IEEE Press, December 1994.
【発明の概要】
【発明が解決しようとする課題】
【0024】
実施形態によれば、低入力容量を維持しながら、誤判定の発生を低減したAD変換回路(ADC)が記載される。
【課題を解決するための手段】
【0025】
実施形態の第1の態様のAD変換回路は、入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、複数の初段増幅器および1個以上の2段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備える。
【発明の効果】
【0026】
実施形態によれば、入力容量を低減したAD変換回路において、誤判定の発生を低減する。
【図面の簡単な説明】
【0027】
【図1】図1は、高速な信号伝送システムの概略構成を示す図である。
【図2】図2は、一般的なフラッシュ型ADCの構成を示す図である。
【図3】図3は、補間処理を行うADCの構成を示す図である。
【図4】図4は、図3のADCにおける信号変化を説明する図である。
【図5】図5は、第1実施形態のAD変換回路の構成を示す図である。
【図6】図6は、第1実施形態のADCの初段アンプおよび2段目アンプの回路構成を示す図である。
【図7】図7は、第1実施形態のADCにおける信号変化を説明する図である。
【図8】図8は、第1実施形態における2段目アンプのゲインによる信号変化を説明する図である。
【図9】図9は、第2実施形態のAD変換回路の構成を示す図である。
【図10】図10は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図11】図11は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図12】図12は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図13】図13は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図14】図14は、図13の2段目アンプにおけるカレントミラー回路の構成を示す図である。
【発明を実施するための形態】
【0028】
図5は、第1実施形態のAD変換(Analog-to-Digital Conversion)回路の構成を示す図である。
【0029】
図5に示すように、第1実施形態のAD変換回路は、基準電圧発生回路51と、比較回路部52と、エンコーダ53と、を備える。基準電圧発生回路51は、高基準電圧VHと、低基準電圧VLの電圧差VH−VLを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ADCの出力データがmビットの場合、電圧差VH−VLを2m(=M)個に分割する。分割した電圧差は等間隔であることが望ましい。以下、ADCの出力データがmビットの場合を例として説明する。
【0030】
VLからVHまでの電圧範囲をM個に分割すると、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、(M−1)個の基準電圧が存在する。例えば、N番目の基準電圧VrN=VL+(VH−VL)N/Mである。上記のように、ここではADCは差動信号を変換するので、VL+(VH−VL)/2を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧が存在する。例えば、最小基準電圧VL+(VH−VL)/Mは、1番目の正基準電圧Vrp1であるとともに、(M−1)番目の負基準電圧Vrn(M−1)である。同様に、最大基準電圧VL+(VH−VL)(M−1)/Mは、(M−1)番目の正基準電圧Vrp(M−1)であるとともに、1番目の負基準電圧Vrn1である。より一般的に表すと、N番目の正基準電圧はVrpN=VL+(VH−VL)N/Mであり、これは(M−N)番目の負基準電圧Vrn(M−N)である。同様に、N番目の負基準電圧はVrnN=VL+(VH−VL)(M−N)/Mであり、これは(M−N)番目の正基準電圧Vrp(M−N)である。
【0031】
第1実施形態では、基準電圧発生回路51は、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、1つ置きに基準電圧を発生する。言い換えれば、基準電圧発生回路51は、基準電圧VL+(VH−VL)I/M(Iは1から(M−1)までの奇数)を発生させるが、電圧VL+(VH−VL)I/M(Iは2から(M−2)までの偶数)は発生しない。このような基準電圧を発生するには、例えば、VLとVHの間にM個の同じ抵抗値の抵抗を接続し、両端の抵抗以外の(M−2)個の抵抗を、隣接する2個の抵抗を合わせて1個の抵抗となるように、ラダー抵抗を作成する。具体的には、ラダー抵抗において、両端の2個の抵抗の抵抗値を1、(M−2)個の抵抗の抵抗値を2、とするようにラダー抵抗を作る。
【0032】
比較回路部52は、M/2個の初段増幅回路(アンプ)54N(Nは1から(M−1)までの奇数)と、(M−2)/2個の2段目増幅回路(アンプ)56(N+1)(Nは2から(M−2)までの偶数)と、(M−1)個のラッチ55N(Nは1から(M−1)までの整数)と、を備える。図5では、2個の初段アンプ54N、54(N+2)と、1個の2段目アンプ56(N+1)と、3個のラッチ55N、55(N+1)、55(N+2)と、が示される。
【0033】
図5に示すように、M/2個の初段アンプには、正入力信号Vinpおよび負入力信号Vinnが共通に入力される。初段アンプ54Nは、VinpおよびVinnと基準電圧VrpNおよびVrnNとの差電圧を増幅して、正負出力OpNおよびOnNを出力する。同様に、初段アンプ54(N+2)は、VinpおよびVinnと基準電圧Vrp(N+2)およびVrn(N+2)との差電圧を増幅して、正負出力Op(N+2)およびOn(N+2)を出力する。M/2個の初段アンプは、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0034】
(M−2)/2個の2段目アンプには、隣接する初段アンプの正負出力が入力される。図5に示すように、2段目アンプ56(N+1)は、初段アンプ54(N+2)の正出力Op(N+2)と初段アンプ54Nの負出力OnNとの差電圧、および初段アンプ54(N+2)の負出力On(N+2)と初段アンプ54Nの正出力OpNとの差電圧を増幅して、増幅正負出力AOp(N+1)およびAOn(N+1)を出力する。(M−2)/2個の2段目アンプは、初段アンプと同様に、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0035】
(M−1)個のラッチは、奇数番目のラッチ55N(Nは1から(M−1)までの奇数)と、偶数番目のラッチ55N(Nは2から(M−2)までの偶数)と、分けられる。奇数番目のラッチ55Nは、対応する初段アンプの正負出力を、クロック信号CKの変化に同期してラッチする。例えば、ラッチ55Nは、アンプ54Nの正負出力OpNおよびOnNを、クロック信号CKがHからLに変化する時にラッチする。同様に、ラッチ55(N+2)は、アンプ54(N+2)の正負出力Op(N+2)およびOn(N+2)を、クロック信号CKがHからLに変化する時にラッチする。
【0036】
ラッチ55(N+1)は、2段目アンプ54(N+1)の増幅正負出力AOp(N+1)およびAOn(N+1)を、クロック信号CKがHからLに変化する時にラッチする。
【0037】
エンコーダ53は、(M−1)個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すバイナリコードをAD変換値として出力する。
【0038】
第1実施形態において、(M−1)個のラッチおよびエンコーダ53の構成および動作は、図2および図3に示したADCにおける動作と同じである。また、M/2個の初段アンプの動作も、1個置きに削除されていることを除けば、図2および図3に示したADCにおける動作と同じである。
【0039】
図6は、第1実施形態のADCの初段アンプおよび2段目アンプの回路構成を示す図である。図6のアンプは、差動増幅部を形成するPチャネルトランジスタTP1、TP2およびNチャネルトランジスタTN1、TN2と、差入力部を形成するNチャネルトランジスタTN3とTN4およびTN5とTN6と、を備える。さらに、このアンプは、クロック信号CKがHの時に差動増幅部を動作状態にし、クロック信号CKがLの時に差動増幅部をリセットするPチャネルトランジスタTP0、TP3およびTP4と、クロック信号CKがHの時に差入力部を動作状態にし、クロック信号CKがLの時に差入力部を非動作状態にするNチャネルトランジスタTN7およびTN8を備える。
【0040】
図6のアンプを初段アンプとして利用する時には、図6の端子VinpおよびVinnに入力信号を入力し、端子VrpおよびVrnに基準電圧を入力する。また、図6のアンプを2段目アンプとして利用する時には、図6の端子VinpおよびVinnに上側に隣接する初段アンプの正出力および負出力をそれぞれ入力し、端子VrpおよびVrnに下側に隣接する初段アンプの正出力および負出力をそれぞれ入力する。例えば、図5の2段目アンプ56(N+1)の場合には、端子Vinpに初段アンプ54(N+2)の正出力Op(N+2)を、端子Vinnに初段アンプ54(N+2)の負出力On(N+2)を、端子Vrpに初段アンプ54Nの負出力OnNを、端子rnに初段アンプ54Nの正出力OpNを、入力する。
【0041】
図6のアンプの構成および動作は、広く知られているので詳しい説明は省略するが、VinpとVrpの差電圧と、VrnとVinnの差電圧との和に比例した電流差が、TN1とTN2に流れる電流差として出現する。この電流差に応じた電圧差が、出力VopとVonの差電圧として出現する。
【0042】
図7は、第1実施形態における2段目アンプの動作を説明する図である。図7の(A)で、図4で説明したように、入力信号VinpおよびVinnの電圧が、隣接する2個の初段アンプの基準電圧の間にある場合、2個の初段アンプの正出力および負出力の一方の組は、曲線AおよびBのようになる。曲線Cは、曲線Aと曲線Bの差を示す。なお、他方の組は、中心電圧に対して対称な逆極性の曲線になる。
【0043】
2段目アンプは、上記の2個の初段アンプの正出力および負出力の差電圧、すなわち曲線Cで示す差電圧を増幅し、図7の(B)で曲線Dで示すような増幅出力を出力する。従って、曲線AとBが近似している場合、すなわち差電圧が小さい場合でも、2段目アンプにより短時間のうちに差電圧が増幅されて、偶数番目のラッチに入力される。そのため、図3の例に比べて誤判定の発生が低減される。
【0044】
なお、図7の(A)に示すように、曲線AおよびBは、いずれ同じ極性の飽和値になるため、曲線Cはゼロ(中心電圧)になる。従って、図7の(B)に示すように、曲線Dもいずれゼロ(中心電圧)になる。そのため、図7において矢印で示したラッチのタイミングで、曲線Dが最大値付近になることが望ましい。しかし、クロック信号CKの周期はあらかじめ決められているので、2段目アンプのゲインを適切に設定して、ラッチのタイミングで、曲線Dが最大値付近になるように設定する。
【0045】
図8は、2段目アンプのゲインによる、増幅出力の変化を説明する図である。
【0046】
図8の(A)は、2段目アンプのゲインが大きい場合の増幅出力の変化を示す。図8の(A)に示すように、2段目アンプのゲインが大きすぎる場合、差電圧は急激に増幅されるが、2個の初段アンプの出力が大きくなると飽和し、ラッチのタイミングでは、逆に増幅出力が小さくなる。図8の(C)に示すように、2段目アンプのゲインが小さすぎる場合、差電圧の増幅速度が不十分で、ラッチのタイミングでも増幅出力が小さいままである。これに対して、図8の(B)に示すように、2段目アンプのゲインを適切に設定すると、ラッチのタイミングで、差電圧が適切な大きさに増幅されて、正しい値をラッチすることができる。
【0047】
以上説明したように、2段目アンプのゲインを適切に設定することが重要であり、2段目アンプのゲインは、ADCの使用される条件に応じて、製造段階で設定する。
【0048】
しかし、ADCの製造段階では、ADCの使用される条件が確定しておらず、2段目アンプのゲインを決定できない場合があり得る。次に説明する第2実施形態のAD変換回路(ADC)は、このような場合に適したADCである。
【0049】
図9は、第2実施形態のAD変換回路(ADC)の構成を示す図である。第2実施形態のADCは、2段目アンプがゲイン調整可能なアンプであり、外部から調整コードを入力することにより、2段目アンプのゲインを調整できることが第1実施例のADCと異なり、他の部分は第1実施例と同じである。
【0050】
図9に示すように、2段目アンプ57(N+1)は、外部から入力される調整コードゲインに応じてゲインが調整可能である。他の2段目アンプも、同様に外部から入力される調整コードゲインに応じてゲインが調整可能である。ADCを使用する状態で、2段目アンプのゲインを、2段目アンプの増幅出力(差電圧)が図8の(B)で示すような特性になるように、調整する。
【0051】
図10から図14は、ゲイン調整可能なアンプの構成例を示す図である。アンプでは、差動増幅部および差入力部に流れる電流量に比例してゲインが変化する。差動増幅部および差入力部に流れる電流量は、差動増幅部および差入力部に流れる電流量を形成するトランジスタのサイズに比例して変化する。
【0052】
図10の例では、図6の差入力部の定電流源として動作するTN7およびTN8を、それぞれ並列に接続した4組のトランジスタで形成し、動作させるトランジスタの組を変更してトランジスタのサイズを変化させる。具体的には、TN7を、TN71とTS71、TN72とTS72、TN73とTS73、TN74とTS74の2個のトランジスタを直列に接続した4組の列で形成する。また、TN8を、TN81とTS81、TN82とTS82、TN83とTS83、TN84とTS84の2個のトランジスタを直列に接続した4組の列で形成する。TN71、TN72、TN73およびTN74は同一のサイズであり、TS71、TS72、TS73およびTS74は同一のサイズである。同様に、TN81、TN82、TN83およびTN84は同一のサイズであり、TS81、TS82、TS83およびTS84は同一のサイズである。
【0053】
デコーダ60は、2ビットの調整コードをデコードして、TS71、TS72、TS73およびTS74のゲートに印加する選択信号を発生する。この選択信号は、TS81、TS82、TS83およびTS84のゲートにも印加される。選択信号は、TS71、TS72、TS73およびTS74のうち動作状態にする個数を1個から4個の間で設定し、TS81、TS82、TS83およびTS84のうち動作状態にする個数を1個から4個の間で設定する。これにより、この部分(定電流源)に流れる電流量を、1:2:3:4に変更可能であり、ほかの動作は図6と同じである。
【0054】
図11の例では、図6の差入力部のTN3、TN4、TN5およびTN6を、図10で説明したのと同様の構成で、電流量を変更可能にする。また、図12の例では、図6の差動増幅部のTP1、TP2、TN1およびTN2を、図10で説明したのと同様の構成で、電流量を変更可能にする。図13の例では、図6の差入力部の定電流源として動作するTN7およびTN8にTN9およびTN10をそれぞれ直列に接続する。そして、TN9およびTN10に流れる電流を、カレントミラー回路70で制御可能にし、カレントミラー回路70で発生する電流量を調整コードに従って変更する。
【0055】
図14は、カレントミラー回路70の構成例を示す図である。図14に示すように、デコーダ60が、調整コードをデコードして、トランジスタTS1からTS4のうちオン状態にするトランジスタを選択する。オン状態になるトランジスタの個数に応じて、TC3とTC4 からTC7とで形成されるカレントミラー部に流れる電流が変化し、出力の電流が変化する。出力は、図13のTN9およびTN10に印加される。
【0056】
ゲイン調整可能なアンプは、他にも各種実現可能である。また、ここでは、調整コードを2ビットとしたが、3ビット以上でもよい。
【0057】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【0058】
以下、実施形態に関し、更に以下の付記を開示する。
(付記1)
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするAD変換回路。
(付記2)
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する付記1に記載のAD変換回路。
(付記3)
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える付記2に記載のAD変換回路。
(付記4)
前記1個以上の2段目増幅器は、ゲイン調整可能である付記2または3に記載のAD変換回路。
(付記5)
前記複数の初段増幅器、前記1個以上の2段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記1個以上の2段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチする付記2から4のいずれかに記載のAD変換回路。
(付記6)
前記1個以上の2段目増幅器のゲイン調整は、前記2段目増幅器を形成するトランジスタのサイズを調整することにより行われる付記4に記載のAD変換回路。
(付記7)
サイズ調整される前記トランジスタは、並列に接続された複数個の子トランジスタを備え、動作する子トランジスタの個数を調整することにより行われる付記6に記載のAD変換回路。
(付記8)
前記1個以上の2段目増幅器のゲイン調整は、前記2段目増幅器の電流源の電流量を調整することにより行われる付記4に記載のAD変換回路。
【符号の説明】
【0059】
31 AD変換回路(ADC)
51 基準電圧発生回路
52 比較回路部
53 エンコーダ
54N、54(N+2) 初段増幅回路(アンプ)
55N、55(N+1)、55(N+2) ラッチ
56(N+1) 2段目アンプ
57(N+1) ゲイン調整可能な2段目アンプ
60 デコーダ
70 カレントミラー回路
【技術分野】
【0001】
本発明は、AD変換回路に関し、特にフラッシュ型AD変換回路に関する。
【背景技術】
【0002】
近年、高速で信号を伝送することが求められている。例えば、チップ内の複数の回路ブロック間での信号伝送、あるいはLSIチップ間の信号伝送、ボード間や筐体間の信号伝送が行われるが、動作速度の高速化や、処理データ量の増大に応じて、信号伝送速度の広帯域化が望まれている。
【0003】
図1は、高速な信号伝送システムの概略構成を示す図である。図1に示すように、信号伝送システムは、送信回路1と、伝送線路2と、受信回路3と、を備える。送信回路1では、低速のパラレルデータをマルチプレクサ(MUX)11にてシリアルデータに変換し、伝送線路2の特性インピーダンスと同じ出力インピーダンスを有するドライバ(Driver)12により、シリアルデータを伝送線路2に出力する。シリアルデータは、伝送線路2を介して受信回路3に入力される。受信回路3で受信される入力受信波形は、伝送線路2の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
【0004】
送信されるデータは、”0”と”1”の2値データであり、伝送線路2での劣化が小さい場合には、所定の閾値レベルを設定したコンパレータで判定することにより、受信したデータを正しく再生することができる。しかし、伝送線路2が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路2での劣化が大きくなり、1個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
【0005】
そのため、図1に示すように、受信回路3は、入力部分に配置したアナログ・デジタル変換回路(ADC)31により、受信信号(アナログ波形)をサンプリングし、デジタル化を行う。等化回路(EQ)32は、ADC31の出力を、伝送線路による波形劣化を補償するように波形整形(等化処理)を行う。整形された受信データは0/1判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)(D/L DMUX)33により、シリアルデータからパラレルデータに変換される。ADC31でのサンプリングおよび等化回路32での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路(CRU)34は、等化回路32の出力する受信データからデータクロックを再生する。
【0006】
SATA(Serial Advanced Technology Attachment)、PCIe(Peripheral Component Interconnect express)などの各アプリケーションでは、データレートが定義されており、これまではアプリケーションごとに最適化した受信機(回路)を開発していた。しかし、アプリケーションごとに受信機を開発したのでは、開発費が増大するという問題がある。そこで、対応可能なデータレートが広い範囲に渡っている受信機を、多くのアプリケーションで共通に使用して、開発費を低減することが考えられる。このため、対応可能なデータレートが広い範囲に渡っている受信機、すなわち広帯域の受信機が要望されている。
【0007】
また、HDMI(High Definition Multimedia Interface)のように、数百Mbpsから数Gbpsといった広いデータレートを要求するアプリケーションも策定されており、今後ますます信号伝送速度の広帯域化が求められると予測される。
【0008】
図1に示すように、広帯域の受信回路では、ADC31を使用する。上記のような要求を満たせるADC31は、現在のところフラッシュ型ADCのみである。
【0009】
図2は、一般的なフラッシュ型ADCの構成を示す図である。図1の信号伝送システムでは、信号は差動信号として送信されることが多いので、以下の説明では、差動信号を変換するADCを例として説明を行う。しかし、以下の説明は、差動信号を変換するADCだけでなく、非差動信号(単極性信号)を処理するADCにも適用可能である。
【0010】
図2に示すように、一般的なフラッシュ型ADCは、基準電圧発生回路41と、比較回路部42と、エンコーダ43と、を備える。基準電圧発生回路41は、高基準電圧VHと、低基準電圧VLの電圧差VH−VLを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ADCの出力データがmビットの場合、電圧差VH−VLを2m(=M)個に分割する。分割した電圧差は等間隔であることが望ましい。以下、電圧差VH−VLを2m(=M)個に分割する場合を例として説明する。
【0011】
分割により、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、(M−1)個の基準電圧が発生される。例えば、N番目の基準電圧VrN=VL+(VH−VL)N/Mである。上記のように、ここではADCは差動信号を変換するので、VL+(VH−VL)/2を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧を発生する。例えば、最小基準電圧VL+(VH−VL)/Mは、1番目の正基準電圧Vrp1であるとともに、(M−1)番目の負基準電圧Vrn(M−1)である。同様に、最大基準電圧VL+(VH−VL)(M−1)/Mは、(M−1)番目の正基準電圧Vrp(M−1)であるとともに、1番目の負基準電圧Vrn1である。より一般的に表すと、N番目の正基準電圧はVrpN=VL+(VH−VL)N/Mであり、これは(M−N)番目の負基準電圧Vrn(M−N)である。同様に、N番目の負基準電圧はVrnN=VL+(VH−VL)(M−N)/Mであり、これは(M−N)番目の正基準電圧Vrp(M−N)である。
【0012】
比較回路部42は、(M−1)個の増幅回路(アンプ)と、(M−1)個のラッチと、を備える。図2に示すように、(M−1)個の増幅回路(アンプ)には、正入力信号Vinpおよび負入力信号Vinnが共通に入力される。N番目のアンプ44Nは、VinpおよびVinnとN番目の基準電圧VrpNおよびVrnNとの差電圧を増幅して、正負出力OpNおよびOnNを出力する。アンプの出力が飽和するように設定すると、アンプはコンパレータとして動作する。同様に、(N+1)番目のアンプ44(N+1)は、VinpおよびVinnと(N+1)番目の基準電圧Vrp(N+1)およびVrn(N+1)との差電圧を増幅して、正負出力Op(N+1)およびOn(N+1)を出力する。(N+2)番目のアンプ44(N+2)は、VinpおよびVinnと(N+2)番目の基準電圧Vrp(N+2)およびVrn(N+2)との差電圧を増幅して、正負出力Op(N+2)およびOn(N+2)を出力する。アンプの正負の出力は、十分な時間が経過すれば、正負の飽和レベルに到達する。(M−1)個のアンプは、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0013】
(M−1)個のラッチは、(M−1)個のアンプに対応して接続され、クロック信号の変化に同期して、対応するアンプの正負の出力をラッチする。例えば、N番目のラッチ45Nは、N番目のアンプ44Nの正負出力OpNおよびOnNを、クロック信号CKがHからLに変化する時にラッチする。同様に、(N+1)番目のラッチ45(N+1)は、(N+1)番目のアンプ44(N+1)の正負出力Op(N+1)およびOn(N+1)を、クロック信号CKがHからLに変化する時にラッチする。(N+2)番目のラッチ45(N+2)は、(N+2)番目のアンプ44(N+2)の正負出力Op(N+2)およびOn(N+2)を、クロック信号CKがHからLに変化する時にラッチする。(M−1)個のラッチの出力は、正常であれば、順番に並んだラッチのある位置までのラッチの出力はL、それ以降のラッチの出力はHになる。入力信号の電圧は、出力が変化するラッチに対応する2個のアンプに入力される基準電圧の間である。
【0014】
エンコーダ43は、(M−1)個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すサーモメータコードをバイナリコードに変換して出力する。これがAD変換値である。
【0015】
なお、AD変換できる範囲は、VLからVHまでの範囲であり、入力信号の電圧がVL以下の場合には、最小値を示すAD変換値が出力され、入力信号の電圧がVH以上の場合には、最大値を示すAD変換値が出力される。通常は、入力信号がVLからVHまでの範囲に入るように制限される。
【0016】
図2のADCでは、分解能をmビットとした場合、2m−1(=M−1)個のアンプが必要となるため、回路規模および入力容量が大きくなるという問題がある。そこで、補間処理を行うことにより、回路規模および入力容量を低減したADCが提案されている。
【0017】
図3は、補間処理を行うADCの構成を示す図である。図3のADCは、図2のADCにおいて、(M−1)個のアンプを1個置きに削除し、削除したアンプに対応するラッチには、削除したアンプに隣接する2個のアンプの正負出力を入力する。図3では、(N+1)番目のアンプを削除し、N番目のアンプ44Nの負出力OnNおよび(N+2)番目のアンプ44(N+2)の正出力Op(N+2)を、(N+1)番目のラッチ45(N+1)に入力する。
【0018】
図4は、図3のADCにおける信号変化を説明する図である。図4において、曲線Xは、入力信号VinpおよびVinnが基準電圧より十分に大きなアンプの正出力または入力信号VinpおよびVinnが基準電圧より十分に小さなアンプの負出力を示す。また、図4において、曲線Yは、入力信号VinpおよびVinnが基準電圧より十分に大きなアンプの負出力または入力信号VinpおよびVinnが基準電圧より十分に小さなアンプの正出力を示す。図4において、矢印は、クロック信号CKがHからLに変化してラッチが、アンプの出力をラッチするタイミングを示す。
【0019】
削除したアンプに隣接する2個のアンプに、基準電圧より十分に大きなまたは小さな入力信号VinpおよびVinnが入力される場合には、削除したアンプに対応するラッチは、曲線XおよびYで示す正負出力をラッチする。従って、ラッチしたこのような結果は特に問題を生じない。
【0020】
これに対して、削除したアンプに隣接する2個のアンプに、基準電圧に近い入力信号VinpおよびVinnが入力される場合には、2個のアンプの一方の正出力と他方の負出力および一方の負出力と他方の正出力は同じ極性を示す。そのため、これらをラッチすると誤った判定が発生する場合がある。図4において、曲線AおよびBは、入力信号VinpおよびVinnの電圧が、隣接する2個のアンプの基準電圧の間にある場合の、2個のアンプの正出力および負出力の一方の組を示す。具体的には、入力信号Vinpの電圧が、N番目のアンプ44Nに入力される基準電圧VrpNと(N+2)番目のアンプ44(N+2)に入力される基準電圧Vrp(N+2)の中間電圧より若干大きいとする。従って、入力信号Vinnの電圧は、N番目のアンプ44Nに入力される基準電圧VrnNと(N+2)番目のアンプ44(N+2)に入力される基準電圧Vrn(N+2)の中間電圧より若干小さい。この場合、(N+2)番目のアンプ44(N+2)の正出力Op(N+2)は曲線Aになり、N番目のアンプ44Nの負出力OnNは曲線Bになる。(N+1)番目のラッチ45(N+1)は、曲線AおよびBで変化する信号を矢印のタイミングでラッチする。ラッチは、RSフリップフロップと同様に、2入力の高低に応じた値をラッチする。この場合、曲線Bの方が曲線Aより先に遷移するため、ラッチは正常な値をラッチする。
【0021】
しかし、図4に示すように、曲線AおよびBはいずれ同じ電圧に飽和する。そのため、アンプのゲインが大きく、曲線AおよびBが急激に遷移した場合には、ラッチするタイミングで、2個のアンプの正出力および負出力が飽和して同じ電圧になる場合を生じる。この場合、ラッチの値が不安定になり、誤判定が発生する場合がある。また、アンプのゲインが小さく、曲線AおよびBの遷移が緩やかな場合には、ラッチするタイミングで、2個のアンプの正出力および負出力の差電圧が小さい場合を生じる。この場合も、ラッチの値が不安定になり、誤判定が発生する場合がある。
【0022】
以上のように、図3のアンプを1個置きに削除したADCでは、入力信号の電圧が正しいデジタルデータへ変換されない場合が起こり、変換誤差を生じるという問題があった。
【先行技術文献】
【非特許文献】
【0023】
【非特許文献1】”Principles of Data Conversion System Design”Behzad Razavi,Willey-IEEE Press, December 1994.
【発明の概要】
【発明が解決しようとする課題】
【0024】
実施形態によれば、低入力容量を維持しながら、誤判定の発生を低減したAD変換回路(ADC)が記載される。
【課題を解決するための手段】
【0025】
実施形態の第1の態様のAD変換回路は、入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、複数の初段増幅器および1個以上の2段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備える。
【発明の効果】
【0026】
実施形態によれば、入力容量を低減したAD変換回路において、誤判定の発生を低減する。
【図面の簡単な説明】
【0027】
【図1】図1は、高速な信号伝送システムの概略構成を示す図である。
【図2】図2は、一般的なフラッシュ型ADCの構成を示す図である。
【図3】図3は、補間処理を行うADCの構成を示す図である。
【図4】図4は、図3のADCにおける信号変化を説明する図である。
【図5】図5は、第1実施形態のAD変換回路の構成を示す図である。
【図6】図6は、第1実施形態のADCの初段アンプおよび2段目アンプの回路構成を示す図である。
【図7】図7は、第1実施形態のADCにおける信号変化を説明する図である。
【図8】図8は、第1実施形態における2段目アンプのゲインによる信号変化を説明する図である。
【図9】図9は、第2実施形態のAD変換回路の構成を示す図である。
【図10】図10は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図11】図11は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図12】図12は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図13】図13は、第2実施形態のADCの2段目アンプの回路構成を示す図である。
【図14】図14は、図13の2段目アンプにおけるカレントミラー回路の構成を示す図である。
【発明を実施するための形態】
【0028】
図5は、第1実施形態のAD変換(Analog-to-Digital Conversion)回路の構成を示す図である。
【0029】
図5に示すように、第1実施形態のAD変換回路は、基準電圧発生回路51と、比較回路部52と、エンコーダ53と、を備える。基準電圧発生回路51は、高基準電圧VHと、低基準電圧VLの電圧差VH−VLを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ADCの出力データがmビットの場合、電圧差VH−VLを2m(=M)個に分割する。分割した電圧差は等間隔であることが望ましい。以下、ADCの出力データがmビットの場合を例として説明する。
【0030】
VLからVHまでの電圧範囲をM個に分割すると、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、(M−1)個の基準電圧が存在する。例えば、N番目の基準電圧VrN=VL+(VH−VL)N/Mである。上記のように、ここではADCは差動信号を変換するので、VL+(VH−VL)/2を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧が存在する。例えば、最小基準電圧VL+(VH−VL)/Mは、1番目の正基準電圧Vrp1であるとともに、(M−1)番目の負基準電圧Vrn(M−1)である。同様に、最大基準電圧VL+(VH−VL)(M−1)/Mは、(M−1)番目の正基準電圧Vrp(M−1)であるとともに、1番目の負基準電圧Vrn1である。より一般的に表すと、N番目の正基準電圧はVrpN=VL+(VH−VL)N/Mであり、これは(M−N)番目の負基準電圧Vrn(M−N)である。同様に、N番目の負基準電圧はVrnN=VL+(VH−VL)(M−N)/Mであり、これは(M−N)番目の正基準電圧Vrp(M−N)である。
【0031】
第1実施形態では、基準電圧発生回路51は、VL+(VH−VL)/MからVL+(VH−VL)(M−1)/Mまで、1つ置きに基準電圧を発生する。言い換えれば、基準電圧発生回路51は、基準電圧VL+(VH−VL)I/M(Iは1から(M−1)までの奇数)を発生させるが、電圧VL+(VH−VL)I/M(Iは2から(M−2)までの偶数)は発生しない。このような基準電圧を発生するには、例えば、VLとVHの間にM個の同じ抵抗値の抵抗を接続し、両端の抵抗以外の(M−2)個の抵抗を、隣接する2個の抵抗を合わせて1個の抵抗となるように、ラダー抵抗を作成する。具体的には、ラダー抵抗において、両端の2個の抵抗の抵抗値を1、(M−2)個の抵抗の抵抗値を2、とするようにラダー抵抗を作る。
【0032】
比較回路部52は、M/2個の初段増幅回路(アンプ)54N(Nは1から(M−1)までの奇数)と、(M−2)/2個の2段目増幅回路(アンプ)56(N+1)(Nは2から(M−2)までの偶数)と、(M−1)個のラッチ55N(Nは1から(M−1)までの整数)と、を備える。図5では、2個の初段アンプ54N、54(N+2)と、1個の2段目アンプ56(N+1)と、3個のラッチ55N、55(N+1)、55(N+2)と、が示される。
【0033】
図5に示すように、M/2個の初段アンプには、正入力信号Vinpおよび負入力信号Vinnが共通に入力される。初段アンプ54Nは、VinpおよびVinnと基準電圧VrpNおよびVrnNとの差電圧を増幅して、正負出力OpNおよびOnNを出力する。同様に、初段アンプ54(N+2)は、VinpおよびVinnと基準電圧Vrp(N+2)およびVrn(N+2)との差電圧を増幅して、正負出力Op(N+2)およびOn(N+2)を出力する。M/2個の初段アンプは、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0034】
(M−2)/2個の2段目アンプには、隣接する初段アンプの正負出力が入力される。図5に示すように、2段目アンプ56(N+1)は、初段アンプ54(N+2)の正出力Op(N+2)と初段アンプ54Nの負出力OnNとの差電圧、および初段アンプ54(N+2)の負出力On(N+2)と初段アンプ54Nの正出力OpNとの差電圧を増幅して、増幅正負出力AOp(N+1)およびAOn(N+1)を出力する。(M−2)/2個の2段目アンプは、初段アンプと同様に、クロック信号CKに同期して動作し、例えば、クロック信号CKの論理値が「高(H)」である時に増幅動作を行い、「低(L)」である時にリセット動作を行う。
【0035】
(M−1)個のラッチは、奇数番目のラッチ55N(Nは1から(M−1)までの奇数)と、偶数番目のラッチ55N(Nは2から(M−2)までの偶数)と、分けられる。奇数番目のラッチ55Nは、対応する初段アンプの正負出力を、クロック信号CKの変化に同期してラッチする。例えば、ラッチ55Nは、アンプ54Nの正負出力OpNおよびOnNを、クロック信号CKがHからLに変化する時にラッチする。同様に、ラッチ55(N+2)は、アンプ54(N+2)の正負出力Op(N+2)およびOn(N+2)を、クロック信号CKがHからLに変化する時にラッチする。
【0036】
ラッチ55(N+1)は、2段目アンプ54(N+1)の増幅正負出力AOp(N+1)およびAOn(N+1)を、クロック信号CKがHからLに変化する時にラッチする。
【0037】
エンコーダ53は、(M−1)個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すバイナリコードをAD変換値として出力する。
【0038】
第1実施形態において、(M−1)個のラッチおよびエンコーダ53の構成および動作は、図2および図3に示したADCにおける動作と同じである。また、M/2個の初段アンプの動作も、1個置きに削除されていることを除けば、図2および図3に示したADCにおける動作と同じである。
【0039】
図6は、第1実施形態のADCの初段アンプおよび2段目アンプの回路構成を示す図である。図6のアンプは、差動増幅部を形成するPチャネルトランジスタTP1、TP2およびNチャネルトランジスタTN1、TN2と、差入力部を形成するNチャネルトランジスタTN3とTN4およびTN5とTN6と、を備える。さらに、このアンプは、クロック信号CKがHの時に差動増幅部を動作状態にし、クロック信号CKがLの時に差動増幅部をリセットするPチャネルトランジスタTP0、TP3およびTP4と、クロック信号CKがHの時に差入力部を動作状態にし、クロック信号CKがLの時に差入力部を非動作状態にするNチャネルトランジスタTN7およびTN8を備える。
【0040】
図6のアンプを初段アンプとして利用する時には、図6の端子VinpおよびVinnに入力信号を入力し、端子VrpおよびVrnに基準電圧を入力する。また、図6のアンプを2段目アンプとして利用する時には、図6の端子VinpおよびVinnに上側に隣接する初段アンプの正出力および負出力をそれぞれ入力し、端子VrpおよびVrnに下側に隣接する初段アンプの正出力および負出力をそれぞれ入力する。例えば、図5の2段目アンプ56(N+1)の場合には、端子Vinpに初段アンプ54(N+2)の正出力Op(N+2)を、端子Vinnに初段アンプ54(N+2)の負出力On(N+2)を、端子Vrpに初段アンプ54Nの負出力OnNを、端子rnに初段アンプ54Nの正出力OpNを、入力する。
【0041】
図6のアンプの構成および動作は、広く知られているので詳しい説明は省略するが、VinpとVrpの差電圧と、VrnとVinnの差電圧との和に比例した電流差が、TN1とTN2に流れる電流差として出現する。この電流差に応じた電圧差が、出力VopとVonの差電圧として出現する。
【0042】
図7は、第1実施形態における2段目アンプの動作を説明する図である。図7の(A)で、図4で説明したように、入力信号VinpおよびVinnの電圧が、隣接する2個の初段アンプの基準電圧の間にある場合、2個の初段アンプの正出力および負出力の一方の組は、曲線AおよびBのようになる。曲線Cは、曲線Aと曲線Bの差を示す。なお、他方の組は、中心電圧に対して対称な逆極性の曲線になる。
【0043】
2段目アンプは、上記の2個の初段アンプの正出力および負出力の差電圧、すなわち曲線Cで示す差電圧を増幅し、図7の(B)で曲線Dで示すような増幅出力を出力する。従って、曲線AとBが近似している場合、すなわち差電圧が小さい場合でも、2段目アンプにより短時間のうちに差電圧が増幅されて、偶数番目のラッチに入力される。そのため、図3の例に比べて誤判定の発生が低減される。
【0044】
なお、図7の(A)に示すように、曲線AおよびBは、いずれ同じ極性の飽和値になるため、曲線Cはゼロ(中心電圧)になる。従って、図7の(B)に示すように、曲線Dもいずれゼロ(中心電圧)になる。そのため、図7において矢印で示したラッチのタイミングで、曲線Dが最大値付近になることが望ましい。しかし、クロック信号CKの周期はあらかじめ決められているので、2段目アンプのゲインを適切に設定して、ラッチのタイミングで、曲線Dが最大値付近になるように設定する。
【0045】
図8は、2段目アンプのゲインによる、増幅出力の変化を説明する図である。
【0046】
図8の(A)は、2段目アンプのゲインが大きい場合の増幅出力の変化を示す。図8の(A)に示すように、2段目アンプのゲインが大きすぎる場合、差電圧は急激に増幅されるが、2個の初段アンプの出力が大きくなると飽和し、ラッチのタイミングでは、逆に増幅出力が小さくなる。図8の(C)に示すように、2段目アンプのゲインが小さすぎる場合、差電圧の増幅速度が不十分で、ラッチのタイミングでも増幅出力が小さいままである。これに対して、図8の(B)に示すように、2段目アンプのゲインを適切に設定すると、ラッチのタイミングで、差電圧が適切な大きさに増幅されて、正しい値をラッチすることができる。
【0047】
以上説明したように、2段目アンプのゲインを適切に設定することが重要であり、2段目アンプのゲインは、ADCの使用される条件に応じて、製造段階で設定する。
【0048】
しかし、ADCの製造段階では、ADCの使用される条件が確定しておらず、2段目アンプのゲインを決定できない場合があり得る。次に説明する第2実施形態のAD変換回路(ADC)は、このような場合に適したADCである。
【0049】
図9は、第2実施形態のAD変換回路(ADC)の構成を示す図である。第2実施形態のADCは、2段目アンプがゲイン調整可能なアンプであり、外部から調整コードを入力することにより、2段目アンプのゲインを調整できることが第1実施例のADCと異なり、他の部分は第1実施例と同じである。
【0050】
図9に示すように、2段目アンプ57(N+1)は、外部から入力される調整コードゲインに応じてゲインが調整可能である。他の2段目アンプも、同様に外部から入力される調整コードゲインに応じてゲインが調整可能である。ADCを使用する状態で、2段目アンプのゲインを、2段目アンプの増幅出力(差電圧)が図8の(B)で示すような特性になるように、調整する。
【0051】
図10から図14は、ゲイン調整可能なアンプの構成例を示す図である。アンプでは、差動増幅部および差入力部に流れる電流量に比例してゲインが変化する。差動増幅部および差入力部に流れる電流量は、差動増幅部および差入力部に流れる電流量を形成するトランジスタのサイズに比例して変化する。
【0052】
図10の例では、図6の差入力部の定電流源として動作するTN7およびTN8を、それぞれ並列に接続した4組のトランジスタで形成し、動作させるトランジスタの組を変更してトランジスタのサイズを変化させる。具体的には、TN7を、TN71とTS71、TN72とTS72、TN73とTS73、TN74とTS74の2個のトランジスタを直列に接続した4組の列で形成する。また、TN8を、TN81とTS81、TN82とTS82、TN83とTS83、TN84とTS84の2個のトランジスタを直列に接続した4組の列で形成する。TN71、TN72、TN73およびTN74は同一のサイズであり、TS71、TS72、TS73およびTS74は同一のサイズである。同様に、TN81、TN82、TN83およびTN84は同一のサイズであり、TS81、TS82、TS83およびTS84は同一のサイズである。
【0053】
デコーダ60は、2ビットの調整コードをデコードして、TS71、TS72、TS73およびTS74のゲートに印加する選択信号を発生する。この選択信号は、TS81、TS82、TS83およびTS84のゲートにも印加される。選択信号は、TS71、TS72、TS73およびTS74のうち動作状態にする個数を1個から4個の間で設定し、TS81、TS82、TS83およびTS84のうち動作状態にする個数を1個から4個の間で設定する。これにより、この部分(定電流源)に流れる電流量を、1:2:3:4に変更可能であり、ほかの動作は図6と同じである。
【0054】
図11の例では、図6の差入力部のTN3、TN4、TN5およびTN6を、図10で説明したのと同様の構成で、電流量を変更可能にする。また、図12の例では、図6の差動増幅部のTP1、TP2、TN1およびTN2を、図10で説明したのと同様の構成で、電流量を変更可能にする。図13の例では、図6の差入力部の定電流源として動作するTN7およびTN8にTN9およびTN10をそれぞれ直列に接続する。そして、TN9およびTN10に流れる電流を、カレントミラー回路70で制御可能にし、カレントミラー回路70で発生する電流量を調整コードに従って変更する。
【0055】
図14は、カレントミラー回路70の構成例を示す図である。図14に示すように、デコーダ60が、調整コードをデコードして、トランジスタTS1からTS4のうちオン状態にするトランジスタを選択する。オン状態になるトランジスタの個数に応じて、TC3とTC4 からTC7とで形成されるカレントミラー部に流れる電流が変化し、出力の電流が変化する。出力は、図13のTN9およびTN10に印加される。
【0056】
ゲイン調整可能なアンプは、他にも各種実現可能である。また、ここでは、調整コードを2ビットとしたが、3ビット以上でもよい。
【0057】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【0058】
以下、実施形態に関し、更に以下の付記を開示する。
(付記1)
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするAD変換回路。
(付記2)
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する付記1に記載のAD変換回路。
(付記3)
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える付記2に記載のAD変換回路。
(付記4)
前記1個以上の2段目増幅器は、ゲイン調整可能である付記2または3に記載のAD変換回路。
(付記5)
前記複数の初段増幅器、前記1個以上の2段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記1個以上の2段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチする付記2から4のいずれかに記載のAD変換回路。
(付記6)
前記1個以上の2段目増幅器のゲイン調整は、前記2段目増幅器を形成するトランジスタのサイズを調整することにより行われる付記4に記載のAD変換回路。
(付記7)
サイズ調整される前記トランジスタは、並列に接続された複数個の子トランジスタを備え、動作する子トランジスタの個数を調整することにより行われる付記6に記載のAD変換回路。
(付記8)
前記1個以上の2段目増幅器のゲイン調整は、前記2段目増幅器の電流源の電流量を調整することにより行われる付記4に記載のAD変換回路。
【符号の説明】
【0059】
31 AD変換回路(ADC)
51 基準電圧発生回路
52 比較回路部
53 エンコーダ
54N、54(N+2) 初段増幅回路(アンプ)
55N、55(N+1)、55(N+2) ラッチ
56(N+1) 2段目アンプ
57(N+1) ゲイン調整可能な2段目アンプ
60 デコーダ
70 カレントミラー回路
【特許請求の範囲】
【請求項1】
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするAD変換回路。
【請求項2】
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する請求項1に記載のAD変換回路。
【請求項3】
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える請求項2に記載のAD変換回路。
【請求項4】
前記1個以上の2段目増幅器は、ゲイン調整可能である請求項2または3に記載のAD変換回路。
【請求項5】
前記複数の初段増幅器、前記1個以上の2段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記1個以上の2段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチする請求項2から4のいずれか1項に記載のAD変換回路。
【請求項1】
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する2個の初段増幅器の出力の差電圧を増幅する1個以上の2段目増幅器と、
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするAD変換回路。
【請求項2】
前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する請求項1に記載のAD変換回路。
【請求項3】
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える請求項2に記載のAD変換回路。
【請求項4】
前記1個以上の2段目増幅器は、ゲイン調整可能である請求項2または3に記載のAD変換回路。
【請求項5】
前記複数の初段増幅器、前記1個以上の2段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記1個以上の2段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記1個以上の2段目増幅器の出力の値をそれぞれラッチする請求項2から4のいずれか1項に記載のAD変換回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−29983(P2011−29983A)
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願番号】特願2009−174226(P2009−174226)
【出願日】平成21年7月27日(2009.7.27)
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願日】平成21年7月27日(2009.7.27)
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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