ＣＭＯＳイメージセンサにおける暗電流を減少させる接地ゲート及び分離技術
半導体装置の領域を分離する分離方法及び装置を提供する。分離装置及び方法では、電界分離領域上に且つイメージセンサのピクセルに隣接させて、バイアスされるゲートを形成する。分離方法では更に、電界分離領域の大部分の上に分離ゲートを形成して、ピクセルアレイのピクセルを互いに分離する。分離方法及び装置では更に、能動領域内に分離溝を形成し、この分離溝に、シリコンを含有しドーピングされた導電性材料を充填する。基板の能動領域内に溝を設け、この溝内にエピタキシャル層を成長させてこの溝を完全に充填するか、又は部分的に充填して、エピタキシャル層上及び溝内に絶縁材料を堆積して溝を完全に充填することにより、領域を互いに分離する方法及び装置をも提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体装置に関するものであり、特にＣＭＯＳイメージセンサを有する半導体装置に用いる溝分離技術に関するものである。
【背景技術】
【０００２】
シリコンの集積回路（ＩＣ）を製造する場合、基板中に形成する半導体装置を互いに分離する必要がしばしばある。このことは、多くの半導体メモリ装置、例えば、ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭ、マイクロプロセッサ、ＤＳＰ及びＡＳＩＣに対して言えることである。ＣＭＯＳイメージセンサの個々のピクセルも互いに分離させる必要がある。
【０００３】
ＣＭＯＳイメージセンサ回路はピクセルの焦平面アレイを有し、各ピクセルは、光発生電荷を蓄積するための基板内の電荷蓄積領域を覆うフォトゲート、光伝導体又はフォトダイオードを有している。各ピクセルは、電荷蓄積領域から浮動拡散ノードに電荷を転送するトランジスタと、電荷転送の前に拡散ノードを予め決定した電荷レベルにリセットするトランジスタとを有しうる。ピクセルは更に、拡散ノードから電荷を受けて増幅するソースホロワトランジスタと、このソースホロワトランジスタからピクセル内容を読出すのを制御するアクセストランジスタとを有しうる。
【０００４】
ＣＭＯＳイメージセンサでは、ピクセルの能動素子が必要な機能、すなわち、
（１）光子‐電荷変換、
（２）イメージ電荷の蓄積、
（３）電荷増幅を伴う浮動拡散ノードへの電荷の転送、
（４）電荷を浮動拡散ノードに転送する前の、既知の状態へのこの浮動拡散ノードのリセット、
（５）読出しのためのピクセルの選択、
（６）浮動拡散ノードからのピクセル電荷を表わす信号の出力及び増幅
を実行する。光電荷は、初期の電荷蓄積領域から浮動拡散ノードに移動する際に増幅させることができる。浮動拡散ノードにおける電荷は代表的に、ソースホロワ出力トランジスタによりピクセル出力電圧に変換される。ＣＭＯＳイメージセンサのピクセルの光感応素子は代表的に、空乏化されたｐｎ接合のフォトダイオードか、フォトゲートの下側の電界により誘起された空乏領域の何れかである。光感応装置の特定のピクセルに衝突する光子が隣接のピクセルに拡散し、その結果、光子が間違ったピクセルにより検出され、すなわち、クロストークが生じるおそれがある。従って、ＣＭＯＳイメージセンサのピクセルを互いに分離してピクセルのクロストークを回避する必要がある。光に感応するように意図的に製造したＣＭＯＳイメージセンサの場合、ピクセル相互間を電気的及び光学的の双方で分離させるのが有利である。
【０００５】
上述した種類のＣＭＯＳイメージセンサは、一般に知られており、例えば、1996年に発行された文献IEEE Journal of Solid‐State Circuits，Vol. 31(12)の第2046〜2050頁の論文“256 times 256 CMOS Active Pixel Sensor Camera‐on‐a‐Chip”（Nixon 氏等著）及び1994年に発行された文献IEEE Transaction on Electron Devices，Vol. 41(3)の第452〜453頁の論文“CMOS Active Pixel Image Sensors ”（Mendis氏等著）に記載されている。通常のＣＭＯＳイメージセンサの動作を開示している米国特許第 6,177,333号及び第 6,204,524号明細書も参照でき、その内容を参考のために導入しうる。
【０００６】
浅溝分離（ＳＴＩ）は、ピクセル、装置又は回路を互いに分離するのに用いうる１つの技術である。一般に、基板内に溝がエッチング形成され、この溝内に誘電体が充填され、これにより隣接ピクセル、装置又は回路の相互間に物理的及び電気的な障壁を形成している。再充填した溝構造は、例えば、ドライ異方性エッチング処理又はその他のエッチング処理により溝をエッチング形成し、次にこの溝に化学蒸着（ＣＶＤ）による二酸化シリコン（SiＯ2 ）のような誘電体を充填することにより形成される。次に、この充填された溝をエッチバック処理により平坦化して、誘電体が溝内にのみ残るとともにこの誘電体の頂面がシリコン基板の頂面と同一面となるようにしている。浅溝の深さは一般に約２０００〜２５００Åの範囲内である。
【０００７】
ＣＭＯＳイメージセンサの場合における浅溝分離と関連する１つの欠点は、光感応装置の特定のピクセルに衝突する光子が、浅溝分離構造の下側で隣接ピクセルに拡散するおそれのある電荷を生ぜしめることによるクロストークである。他の欠点は、溝の側壁に沿う正孔蓄積層が浅溝の深さにより制限される為に、この正孔蓄積層が比較的小さくなるということである。
【０００８】
分離性能を更に高めるために、溝の直下の領域でシリコン基板内にイオンを注入することができる。しかし、溝の下にイオンを注入することに関連する欠点は、例えば、1996年に発行された文献IEEE IEDM の841〜844頁の論文“Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25 μｍ Technologies ”（S. Nag氏等著）に述べられているように、溝の下のイオン注入の結果として電流漏洩が多くなるおそれがあるということである。特に、イオンが溝のエッジ付近で基板内に注入されると、能動装置領域と溝との間の接合で電流漏洩が生じるおそれがある。
【０００９】
上述した欠点に加えて、シリコン密度の高い溝の側壁に沿う主結晶面が、シリコン表面におけるトランジスタのシリコン／ゲート酸化物の界面に比べて高密度のトラップサイトを溝の側壁に沿って生ぜしめる欠点がある。ダングリングボンド、すなわち、結合していない結合手におけるトラップサイトが、バルク酸化物の薄膜におけるゲート電極／酸化物の界面、酸化物／基板の界面及び溝絶縁部／能動層の界面の何れか又は任意の組み合わせに生じるおそれがある。トラップサイトは通常変化しないが、電子及び正孔がトラップサイトに捕獲されると活動的となる。高エネルギーの電子又は正孔はホットキャリアと称される。捕獲されたホットキャリアは装置の固定電荷の一因となるとともに、装置のしきい値電圧及びその他の特性を変化させるおそれがある。溝の側壁に沿って形成されるこれらのトラップサイトの結果として、溝の側壁の付近及びそれに沿って発生する電流が極めて高くなるおそれがある。フォトダイオードの空乏領域内又はその付近のトラップサイトから発生する電流が全暗電流の一因となる。ＣＭＯＳイメージセンサを製造するに当たっては、フォトダイオードにおける暗電流を最小にすることが重要である。
【００１０】
従って、ピクセル間のクロストークを排除するとともに暗電流又は電流漏洩をできるだけ多く減少させる分離技術を提供することが望ましい。更に、ピクセル分離領域に隣接する正孔蓄積領域を増大させる分離技術を提供することも望ましい。
【発明の開示】
【００１１】
本発明の１つの観点によれば、イメージセンサ基板内に形成された分離溝上に分離ゲートを形成して、溝の側壁において基板をバイアスし、隣接ピクセル間の分離を改善する。本発明の他の観点によれば、イメージセンサ基板中に形成したイメージセンサピクセルの光感応領域の大部分を囲んでこの基板内に形成した分離溝の大部分の上に基板バイアス分離ゲートを形成する。
【００１２】
本発明の更に他の観点によれば、半導体装置内の領域を分離する構造であって、隣接領域を分離するためにシリコン含有導電性材料を充填した溝を基板の能動層内に形成した構造を提供する。シリコンを含有する導電性材料には、この材料の堆積前又は後にｎ型又はｐ型ドーパントをドーピングすることができる。シリコンを含有する好適な導電性材料には、ポリシリコン及びシリコン‐ゲルマニウムが含まれる。本発明の更に他の観点によれば、基板の能動層に隣接して溝を形成し、この溝を部分的に充填するためにエピタキシャル層を成長させ、このエピタキシャル層上及び溝内に絶縁材料を堆積して溝を完全に充填させる。
【００１３】
本発明の上述した及びその他の特徴及び利点は、本発明の代表的な実施例を示す添付図面と関連して行う以下の詳細な説明から一層明らかとなるであろう。
以下の説明で参照する添付図面は本発明の一部を形成するもので、本発明を実施しうる特定の実施例を例示するものである。これらの実施例は、当業者が本発明を実施しうるように充分詳細に説明してある。又、他の実施例が可能であり、構造的、論理的及び電気的変更を、本発明の精神及び範囲を逸脱することなく行いうることを理解すべきである。
【００１４】
言葉“ウエハ”及び“基板”には、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）技術や、ドーピングされた及びドーピングされない半導体や、半導体基部により支持されたシリコンのエピタキシャル層や、他の半導体構造が含まれているものとして理解すべきである。更に、以下の説明で、“ウエハ”又は“基板”を参照する場合、半導体基部に領域又は接合を形成するための前処理が行われているものとしうる。更に、半導体はシリコンを主成分としなくてもよく、シリコン‐ゲルマニウム、ゲルマニウム又は砒化ゲルマニウムを主成分としうる。
【００１５】
言葉“ピクセル”は、電磁放射を電気信号に変換するためのフォトセンサ及びトランジスタを有する画素ユニットセルを称しているものである。説明のために、図面及びその説明には代表的なピクセルを示しているものであり、一般的にはイメージセンサの全てのピクセルが同様な方法で同時に処理されるものである。
【００１６】
図２〜１８につき以下に説明するように、半導体装置の領域を分離し、代表的な実施例ではＣＭＯＳイメージセンサにおいて暗電流を最小にするとともに漏洩電流を抑圧する幾つかの分離技術を提案する。これらの技術を良好に説明するために、最初に図１Ａ及び１Ｂにつき代表的なＣＭＯＳイメージセンサピクセルを簡単に説明する。しかし、本発明はＣＭＯＳイメージセンサに限定されるものではなく、いかなる適切な装置、例えば、ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭ、マイクロプロセッサ、ＤＳＰ又はＡＳＩＣにも用いることができることを銘記すべきである。
【００１７】
図１Ａ及び１Ｂを参照するに、代表的なＣＭＯＳイメージセンサ４トランジスタ（４Ｔ）ピクセル１０の半導体ウエハの一部を示してある。図１Ａ及び１Ｂは、トランスファ（転送）ゲート５０及びこれに関連するトランジスタを用いることを示しているが、このトランスファゲート５０により利点が得られるものであるが、このトランスファゲートは必ずしも必要とするものではない。従って、本発明は、例えば、トランスファゲートを省略し、フォトダイオードのｎ型電荷収集領域をｎ型拡散領域２１に結合した３トランジスタ（３Ｔ）構成を含むいかなるＣＭＯＳイメージセンサ（イメージャ）にも用いることができる。ＣＭＯＳイメージセンサ１０は一般に、ピクセルに入射される光により発生される電荷を収集する電荷収集領域２１と、電荷を電荷収集領域２１から検出ノードに、代表的には浮動拡散領域２５に転送させるトランスファゲート５０とを有している。浮動拡散領域は出力ソースホロワトランジスタのゲートに電気接続されている。ピクセルは更に、信号を検出する前に検出ノードを予め決定した電圧にリセットするリセットトランジスタ４０と、浮動拡散領域２５からの信号をゲートで受けるソースホロワトランジスタ６０と、アドレス信号に応答して信号をこのソースホロワトランジスタ６０から出力端子に出力する行選択トランジスタ８０とを有する。
【００１８】
代表的なＣＭＯＳイメージセンサは、電荷収集領域２１として“ピンド（pinned）”フォトダイオードを用いている。ピンドフォトダイオードは、フォトダイオードが完全に空乏化された場合に、このフォトダイオードの電位が一定値に固定（“pinned”）される為、このように称されるものである。ピンドフォトダイオードは、ｐ型能動領域２０内にｐ型表面層２４及びｎ型フォトダイオード領域２６を有している光感応領域又はｐｎｐ接合領域を具えている。ピンドフォトダイオードは２つのｐ型領域２０及び２４を有し、ｎ型フォトダイオード領域が固定電圧で完全に空乏化されるようになっている。ｎ導電型とするのが好ましい、不純物がドーピングされたソース／ドレイン領域２２がトランジスタゲート４０、６０及び８０を中心として設けられている。トランスファゲート５０に隣接する浮動拡散領域２５もｎ型とするのが好ましい。
【００１９】
代表的なＣＭＯＳイメージセンサでは、能動領域２０内に形成された溝分離領域２８を用いてピクセルを互いに分離している。図１Ｂは、代表的なＳＴＩ分離溝２８を示している。溝分離領域２８は、代表的なＳＴＩ処理を用いて形成され、一般には、反応性イオンエッチング（ＲＩＥ）のような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチング処理を行って、ドーピングされている能動層又は基板２０内に通常約１０００〜５０００オングストローム（Å）の充分な深さまでエッチングすることにより溝を形成して溝分離領域２８を形成する。
【００２０】
溝は、その形成後に、絶縁材料、例えば、二酸化シリコン、窒化シリコン、ＯＮ（酸化物‐窒化物）、ＮＯ（窒化物‐酸化物）又はＯＮＯ（酸化物‐窒化物‐酸化物）で充填される。絶縁材料は、例えば、低圧化学気相堆積（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）堆積又は溝内に絶縁材料を堆積するその他のいかなる方法にもしうる種々の化学気相堆積により形成しうる。溝に絶縁材料を充填した後、化学機械研磨のような平坦化処理を用いて構造を平坦化する。溝分離領域２８はＳＴＩ処理により形成するが、これによらず、この溝分離領域２８をシリコンの局部酸化（ＬＯＣＯＳ）処理を用いて形成しうる。
【００２１】
ピクセルトランジスタに対するゲート積層体は、溝のエッチング形成前又は後に形成する。これらの前処理工程の順序は必要に応じ、又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なる既知のフォトゲートセンサ（図示せず）が望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。
【００２２】
ＣＭＯＳイメージセンサの上には透光性又は透明の絶縁層３０を形成する。次に、通常の処理方法を実行して、例えば、ソース／ドレイン領域２２や浮動拡散領域２５に、且つゲートライン及びピクセル１０内の他の接続ラインを接続する他の配線に電気接続するための接点３２（図１Ａ）を絶縁層３０内に形成する。次に、例えば、全表面に表面安定化層、例えば、二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧを被覆し、これを平坦化するとともにエッチングして接点孔を形成し、次にこれら接点孔を金属化してフォトゲート（これを用いている場合）、リセットゲート及びトランスファゲートに対する接点を形成するようにすることができる。
【００２３】
図１Ａ及び１Ｂに示すＣＭＯＳイメージセンサピクセルにおいては、電子は外部から入射される光により発生されてｎ型フォトダイオード領域２６内に蓄積される。これらの電荷は、トランジスタのトランスファゲート５０により拡散領域２５に転送される。ソースホロワトランジスタは、転送された電荷から出力信号を生じる。最大出力信号は、ｎ型フォトダイオード領域２６から抽出される電子の個数に比例する。最大出力信号は、フォトダイオードの電子容量が増大するにつれ増大する。ピンドフォトダイオードの電子容量は代表的に、領域２４、２６及び２０を形成するためにイオン注入されるドーパント及びそのドーピングレベルに依存する。
【００２４】
イメージセンサのピンドフォトダイオードと関連する一般的な問題は、通常の溝分離領域２８の側壁２９に沿って電気接続領域２３内に暗電流が生じることである。電気接続領域２３は、ｐ型表面層２４とｐ型能動層２０との間を電気接続する。ドーパント濃度が高くなるにつれ接続領域２３を通る正孔の流れが増大し、これによりフォトダイオードの電子蓄積容量を増大させる。暗電流は、ＣＭＯＳイメージセンサのドーピングイオン注入状態に著しく依存する。しかし、通常のイメージセンサにおいて用いられているドーパント濃度を高くすることにより電気接続領域２３における暗電流も増大させてしまう。本発明の実施例は、ドーパント濃度を増大させることなしに、電気接続領域２３に沿う電気接続を改善する新規な技術を提供する。
【００２５】
ＣＭＯＳイメージセンサと関連する他の問題は、分離を更に強めるのにイオン注入を用いる場合に生じるおそれがある。ポリシリコンゲート、溝分離領域、ソース／ドレイン領域及び拡散領域は、種々の製造工程後に、マスクしたイオン注入により多量にドーピングすることができる。通常の処理では、溝分離領域を形成してから、このドーピングに加えて、マスクした更なるイオン注入を行って溝分離領域のすぐ下の基板領域内にイオンを注入し、これにより注入イオンプロファイル３４（図１Ｂ）を形成する。しかし、イオン注入又はドーピングを増大させることにより、フラットバンド電圧又はしきい値電圧のシフト量が増大してしまう。
【００２６】
装置が故障するまでの許容しうるしきい値電圧のシフト量Ｖt には限界がある。基準電圧又は電源電圧、例えば、ＶDD対しきい値電圧のシフト量Ｖt の余裕度がＣＭＯＳイメージセンサの速度を決定する。従って、しきい値電圧のシフト量はできるだけ少なくするのが理想的である。例えば、ＣＭＯＳイメージセンサの場合には、しきい値電圧のシフト量は０．２５ｍＶ以下とするのが望ましい。本発明は更に、しきい値電圧のシフト量を減少させる新規な技術を提供する。本発明を、好適実施例としてＣＭＯＳイメージセンサに用いる場合につき説明するが、本発明はこのような実施例に限定されず、適切ないかなるイメージセンサ、例えば、ＣＣＤセンサにも用いることができるものである。
【００２７】
本発明による第１実施例を図２Ａ及び２Ｂにつき説明する。能動層１２０のドーパントレベルを増大させることなく、ＳＲＩ側壁１２９に沿って、正に帯電した正孔が豊富な領域を生ぜしめる。図２Ａ及び２Ｂに示すように、ｐｎｐ接合領域１２１に隣接させて且つ溝分離領域１２８上に分離ゲート１７０を設けて、隣接ピクセル１００同士を分離するようになっている。この分離ゲート１７０は少しだけ電気接続領域１２３上にも設けてこの領域１２３内に正孔を蓄積するようにする。この分離ゲート１７０は、ゲート酸化物層１７２上に電極層１７４を設けその上に絶縁層１７６を形成したものを有する積層ゲートとするのが好ましい。この分離ゲート１７０の両側には、酸化物、窒化物又はその他の絶縁スペーサ１７８が設けられている。
【００２８】
分離ゲート１７０の電極層１７４は、選択したＣＭＯＳイメージセンサ材料に適合した如何なる種類の導体にもすることができ、他のゲートと同じ材料から形成するのが好ましい。電極層１７４に適した材料には、ポリシリコン、ポリ／TiSi2 、ポリ／ＷSi2 、ポリ／ＷＮx ／Ｗ、ポリ／ＷＮx 、ポリ／CoSi2 及びポリ／MoSi2 が含まれる。分離ゲート１７０は他のゲートと同時に形成でき、例えば、分離ゲート１７０と、リセットゲート１４０と、ソースホロワ１６０と、トランスファゲート１５０とを同時に形成しうる。分離ゲート１７０を他のゲートと同時に形成する処理では、溝分離領域１２８をゲートの形成前に形成するのが好ましく、従って、分離ゲート１７０をその下の溝分離領域１２８の形成に続いて形成するのが好ましい。ＣＭＯＳイメージセンサの上には透光性又は透明の絶縁層１３０を形成する。次に、通常の処理工程を行ってイメージセンサの形成を完成させることができる。
【００２９】
分離ゲート１７０は、これに接地電位又は僅かな電位を与えることによりバイアスされる。この電位は、以下に説明するようにゲート型電極の導電型に応じて正にも負にもしうる。電気接続領域１２３内に正孔を蓄積させることにより分離ゲート１７０及び対応の分離領域１２８により分離された隣接ピクセル間を、分離ゲートをバイアスすることにより電気分離させる。正孔が蓄積されると、フォトダイオード領域１２６及びＳＴＩ側壁１２９間の分離が大きくなり、これにより電気接続領域１２３の領域を増大させる。電気接続領域１２３に正孔が蓄積されることにより、ｐ型表面層１２４からｐ型能動層１２０への良好な電気接続が達成される。
【００３０】
更に、本発明により分離ゲート１７０を用いると、溝分離領域１２８の深さＤを減少させることができる。分離溝の深さは一般に約２５００Åである。しかし、本発明による分離ゲートを用いることにより、約２０００Åよりも浅い深さＤを有する溝を用いうるようになるか、又は分離溝の使用を省略しうる。従って、分離ゲート１７０を能動層１２０上に形成しうる。
【００３１】
ソース／ドレイン領域（図示せず）及び浮動拡散領域１２５にｎ+ 導電型の材料をドーピングした図示の本発明の第１実施例によれば、分離ゲート電極１７０の電極層１７４はｎ+ 導電型のポリシリコンとするのが好ましい。分離ゲート１７０は接地するか、又は僅かに負の低基準電圧の点に結合することができる。接地電圧又は僅かに負の電圧は電気接続領域１２３中でゲートの下側に正孔を蓄積し、ピクセル間を有効に分離する。
【００３２】
又、本発明の第１実施例に適合させて、分離ゲート電極１７０の電極層１７４をｐ導電型の材料、例えば、ｐ+ ポリシリコンから形成することもできる。ｐ型のドーパントの侵入距離はｎ型のドーパントよりも小さい。しかし、ｐ型のポリシリコンゲートを用いることにより、ＣＭＯＳしきい値電圧をより一層大きな正の値にシフトさせる。ｐ型ポリシリコンゲートドーパントと関連するしきい値電圧のシフトと、追加のイオン注入ドーピングと関連するしきい値電圧のシフトとの組み合わせは行き過ぎであり、装置を故障させる原因となる。
【００３３】
本発明の場合、従来の処理と相違して、溝分離領域の直ぐ下の基板の領域にイオン注入したイオンプロファイルのような追加のイオン注入を必要としない。従って、能動層のドーパント濃度を高める代わりに、本発明による分離ゲート１７０を設けて分離を向上させることにより、しきい値電圧の限界を超えることなしにｐ+ ポリシリコンゲートを用いうるようになる。
【００３４】
ｐ+ ポリシリコン分離ゲートは接地するか、或いは僅かに正の電圧、例えば、電源電圧ＶDDの電圧又はそれよりも低い電圧の点に結合して、溝の側壁に沿って正孔を生じるようにするとともに電子のための導電チャネルがピクセル間に形成されないようにすることができる。僅かに正の電圧はピクセルを接続する導電チャネルが反転するようにする。接地電圧は、正孔を電気接続領域１２３内に蓄積させる。
【００３５】
次に、本発明による第２実施例を図３Ａ及び３Ｂにつき説明する。本発明の実施例を良好に表わすために、２×２ＣＭＯＳイメージセンサのピクセルアレイを図３Ａに示す。本発明のこの第２実施例によれば、分離ゲート２７０を、溝分離領域２２８上に且つｐｎｐ接合領域２２１を囲むように設けることにより、正に帯電された正孔が豊富な領域がＳＴＩ側壁２２９に沿って生じる。分離ゲート２７０は、僅かに電気接続領域上に位置するように設けるのが好ましい。この分離ゲート２７０は、ｐｎｐ接合領域２２１を囲むようにしてゲート、例えば、トランスファゲート２５０に向けて延在するように形成するのも好ましいが、トランスファゲートを互いに短絡させないようにするためにトランスファゲートに接触させない。この分離ゲート２７０は、図３Ａに示すように、ｘ方向で長さＬx を有するとともにｙ方向で長さＬy を有し、これらの各長さは分離を最適にするために変更することができる。例えば、隣接ピクセル間のクロストーク及び暗電流を最小にするように、分離ゲート２７０の長さＬx 及びＬy を互いに独立させて増大又は減少させることができる。この分離ゲート２７０は、浮動拡散領域２２５を囲んで延在しないようにするのが好ましい。この分離ゲート２７０は、符号２７０´で示すようにピクセル２００間に延在するのが好ましい。図３Ｂに示すように、この分離ゲート２７０を溝分離領域２２８の殆どの部分上に形成し、これにより第１実施例の説明で前述したように２０００Åの深さよりも浅くした浅溝分離領域２２８を形成しうるようにすることができる。
【００３６】
上述したように、分離ゲート２７０はいかなる導電性材料でも形成しうるが、他のゲートと同じ材料から形成するのが好ましい。この分離ゲート２７０は他のゲートと同時に形成することもできる。この分離ゲート２７０を他のゲートと同時に形成する処理では、溝分離領域２２８をゲートの形成前に形成するのが好ましく、従って、分離ゲート２７０をその下側の溝分離領域２２８の形成に続いて形成するのが好ましい。ＣＭＯＳイメージセンサの上には透光性の又は透明な絶縁層２３０を形成する。次に、通常の処理工程を行ってイメージセンサを完成させることができる。又、分離ゲート２７０は、これに接地電位又は僅かな電位を与えることによりバイアスされる。この電位は、以下に説明するようにゲート電極層の導電型に応じて正又は負にすることができる。分離ゲートをバイアスすることにより、この分離ゲートにより分離された隣接ピクセル間を電気的に分離するとともに、電気接続領域２２３内に正孔を蓄積させる。
【００３７】
前にも述べたように、分離ゲート２７０は、ゲート酸化物層２７２上に電極層２７４を設けその上に絶縁層２７６を形成したものを有する積層ゲートとするのが好ましい。この分離ゲート２７０の両側には、酸化物、窒化物又はその他の絶縁スペーサ２７８が設けられている。ソース／ドレイン領域のドーピングをｎ型とする場合には、分離ゲート２７０の電極層２７４はｎ+ ポリシリコンゲートとするのが好ましく、接地するか、又は僅かに正の基準電圧、例えば、ＶDDの点に結合することができる。この場合も、正孔の蓄積により電気接続領域２２３を拡張させ、これによりトラップサイトが存在する溝側壁２２９とフォトダイオード領域２２６との間の距離を大きくする。
【００３８】
本発明によるＣＭＯＳイメージセンサ用の増幅回路を以下に説明する。この増幅回路は例えば、基板の下側部分に光発生電荷を蓄積するフォトダイオードを有する。ＣＭＯＳイメージセンサは、光発生電荷に対する初期蓄積器として、フォトダイオードの代わりに、フォトゲート、光伝導体又は他の像‐電荷変換装置を有しうることを理解すべきである。
【００３９】
次に、各ピクセルを図２Ａ〜図３Ｂに示すようにピクセル１００又は２００の何れかで構成したピクセルアレイの１×１部分の回路を示す図４を参照する。図４の回路は、フォトダイオードを用いるとともにピクセル光検出回路を有するＣＭＯＳイメージセンサを示す。
【００４０】
光検出回路は、ＣＭＯＳイメージセンサの断面図として部分的に示してある。各画素５００は、光電子変換を行うピンドフォトダイオード５２１を有している。トランスファゲート５５０はｎ型ソース／ドレイン領域５２２Ａ，５２２Ｂ間に形成されている。トランスファゲート５５０とｎ型ソース／ドレイン領域５２２Ａ，５２２Ｂとが、転送信号ＴＸにより制御される電荷転送トランジスタ５２９を構成している。ｎ型領域５２２Ａは浮動拡散領域として作用する。他のゲート５３２はｎ型ソース／ドレイン領域５２２Ａ，５２２Ｃ間に形成されている。これらの他のゲートと、ソース／ドレイン領域５２２Ａ，５２２Ｃとが、リセット信号ＲＳＴにより制御されるリセットトランジスタ５３１を構成している。ｎ型ソース／ドレイン領域５２２Ｃは、導体５１９を介して電圧源ＶDDに結合されている。図４はトランスファゲート５５０及びこれに関連するトランジスタ５２９を使用することを示しており、転送トランジスタ５２９により利点が得られるが、転送トランジスタは必ずしも必要とするものではないことに注意すべきである。従って、本発明は、トランスファゲートを省略し、フォトダイオードのｎ型電荷収集領域をｎ型拡散領域５２２Ａにした３トランジスタ（３Ｔ）の状態で用いることができる。
【００４１】
隣接ピクセルの相互間は分離ゲート５７０により分離されている。この分離ゲート５７０は基準電圧ＶISO の点に結合されている。基準電圧ＶISO は分離ゲートをオフ状態にバイアスして、正孔をピクセルの電気接続領域内に蓄積する。代表的には、分離ゲート５７０は、基準電圧ＶISO の点を接地電位の点に結合することによりバイアスされる。分離ゲート５７０を形成するのにｎ型材料が用いられる場合には、基準電圧ＶISO を接地電位よりも負の電圧に設定することにより、この分離ゲート５７０を“より堅実に”ターンオフさせることができる。或いはまた、ｐ型分離ゲート５７０が用いられている場合には、基準電圧ＶISO を接地電位よりも正の電圧に設定することにより、この分離ゲート５７０を“より堅実に”ターンオフさせることができる。接地電位よりも負（ｎ型分離ゲートの場合）又は接地電位よりも正（ｐ型分離ゲートの場合）である電圧を印加することにより、分離ゲート（トランジスタ）をより堅実にターンオフさせ、サブしきい値漏洩通路をターンオフさせるのを促進させる。従って、より正の電位を得るのに電源電圧ＶDDを用いることができる。代表的な電源電圧は約５ボルトまでの範囲としうる。分離ゲート５７０は、隣接ピクセル５００の相互間の漏洩を阻止するために設けられている。従って、分離ゲート５７０は、隣接ピクセル５００間に位置するものとして示してあるが、この分離ゲート５７０は、あるピクセル５００から次のピクセルへの漏洩を阻止するように計算された装置上の如何なる個所にも設けうることを理解すべきである。
【００４２】
各ピクセル５００は追加のトランジスタ、例えば、ソースホロワトランジスタ５３６及び行選択トランジスタ５３８をも有する。これらトランジスタ５３６及び５３８はソースからドレインへ直列に結合されており、ソースホロワトランジスタ５３６のソースはリード５４０を経て電圧源ＶDDに結合され、行選択トランジスタ５３８のドレインはリード５４２に結合されている。行選択トランジスタ５３８のドレインはリード５４２を経て所定のピクセル行における他のピクセルに対する同様な行選択トランジスタのドレインに接続されている。又、トランジスタ５３８のドレインと電圧源ＶSSとの間には負荷トランジスタ５３９が結合されている。これらの負荷トランジスタ５３９は、これらのゲートに供給される信号ＶLNによりオン状態に保たれる。
【００４３】
多くのトランジスタでは、ソースとドレインとは本質的に交換しうるものであり、ここで特定する配線は上述したことそれだけに限定されるものと解釈すべきでないことを銘記すべきである。更に、トランジスタをｎ型、すなわちｎチャネルとして説明したが、上述した構造とは全く逆にドーピングする場合には、ｐ型、すなわちｐチャネルトランジスタをも用いうること、当業者にとって明らかである。電子及び正孔型のキャリアをそれぞれ多数キャリアとして助長させるドナー及びアクセプタ型不純物を表わすのに一般にｎ及びｐの表示が用いられる。不純物の型に対し添え字として用いる場合の記号“＋”は、この不純物のドーピング濃度が、添え字“＋”のない不純物の型を示す文字のみと関連するドーピング濃度よりも高いことを意味するものと理解すべきである。
【００４４】
従来技術の浅溝分離技術と関連する他の問題は、浅溝分離構造の下側での、あるピクセルからこれに隣接するピクセルへの光子の拡散である。浅溝分離構造の下側にイオンを注入することにより、分離を向上させる試みを行った。しかし、これらのイオン注入の結果、電流の漏洩が多くなった。本発明は、溝の下側に追加のイオン注入を行う必要がなく、従って、ＣＭＯＳイメージセンサにおける暗電流の発生を最小にした、隣接画素相互間の分離を改善する新規な技術を提供する。
【００４５】
ＣＭＯＳイメージセンサを製造する際に考慮する他の点は、ＣＭＯＳ回路における突抜け現象を阻止するのに充分なマージンが確実に得られるように分離設計の基準を構成することである。例えば、溝２８（図１Ｂ）はあるピクセルのソース／ドレイン領域２２（図１Ａ）を隣接のピクセルの能動層から分離する。従って、浅溝を一般に、突抜け現象又は電流漏洩を阻止するのに充分適切なマージンを得るのに充分広くする。本発明は更に、ＣＭＯＳ回路における設計基準を密にして電流の漏洩を阻止する新規な技術を提供する。
【００４６】
本発明による他の実施例を図５〜９につき説明する。本発明により、ドーピングした導電性材料含有シリコンで充填された分離溝を用いるＳＴＩ処理を提供する。ＣＭＯＳイメージセンサに対する浅溝分離領域は、一般的に約３０００Åよりも浅い深さ、更に一般的には約２０００Å〜約２５００Å程度の深さを有する。代表的には、浅溝領域に、酸化物又は高密度プラズマ（ＨＤＰ）酸化物のような通常の絶縁体を充填する。しかし、２５００Åよりも深い深さを有する溝に通常の絶縁体を充填するのは、溝内の空間が制限されている為に困難であり、例えば、２５００Åよりも深い深さを有する溝を充填するのに酸化物が用いられると、不所望な隙間、すなわち空隙が形成される。本発明の第３実施例によれば、シリコン、好ましくはポリシリコン又はシリコン‐ゲルマニウムを含む導電材料を溝に充填することを提案する。シリコンを含む導電材料は、深い溝内に充填するのが困難な通常の絶縁材料、例えば、二酸化シリコン、窒化シリコン、ＮＯ、ＯＮ、ＨＤＰ及びＯＮＯと相違して種々の深さの溝内に容易に堆積しうる。従って、溝３２８を充填するのにシリコンを含む導電材料を用いることは、溝、特に約２０００Åよりも深い深さ、好ましくは約４０００Å〜５０００Åの深さを有する深溝の形成を容易にする。
【００４７】
一般に、溝を深くすればするほど、分離が良好となる。特に、ＣＭＯＳイメージセンサについては、溝を深くすればするほど、ＣＭＯＳイメージセンサの電子蓄積容量が大きくなる。本発明による溝は浅溝よりも深く、従って、浅溝よりも長い側壁を有する。従って、長い側壁により溝の側壁に沿う電気接続領域３２３（図９）を長くし、電気接続領域３２３における電子蓄積容量、例えば、正孔蓄積が本発明により増大する。
【００４８】
本発明によりシリコンを含む導電材料を充填する溝を有するＣＭＯＳイメージセンサでは、図５に示すように、ドーピングした能動層３２０内に溝３２８をエッチングにより形成する。この場合、レジスト及びマスクを適用するとともに、フォトリソグラフ技術を用いて、エッチング除去すべき領域を規定する。反応性イオンエッチング（ＲＩＥ）のような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチングを利用してドーピングされた能動層にエッチングを行い、溝３２８を形成する。レジスト及びマスクを除去することにより、図５に示す構造が得られる。
【００４９】
次に図６を参照するに、酸化物、例えば、SiＯ2 又はその他の誘電体のライナー３２７を溝３２８内に成長させる。酸化物のライナーは、多くの他の適切な材料の中でＮＯ、ＯＮ又はＯＮＯから形成しうる。誘電体ライナー３２７は殆ど相似形状としうる。換言すれば、ライナー３２７の厚さが溝３２８の側壁３１９及び底部に沿って殆ど同じとなる。一般に、誘電体ライナー３２７の厚さは少なくとも約１００Åとする必要がある。
【００５０】
次に図７を参照するに、シリコンを含有する、多量にドーピング（インシチュードーピング）されたｎ型又はｐ型導電性材料３２９を堆積して溝３２８を充填する。シリコンを含有する適切な導電性材料にはポリシリコンやシリコン‐ゲルマニウムが含まれる。或いはまた、図８に示すように、溝３２８にシリコン含有導電性材料３２９を充填してから、（矢印で示すように）マスクしたイオン注入を行ってシリコン含有導電性材料にドーピングを行うことができる。例えば、ｐ型ウエルを有するｐ型能動層３２０の場合、フォトレジストマスク３２６を用いて硼素（Ｂ）のようなｐ型イオンをシリコン含有導電性材料内にイオン注入することができる。同様に、ｎ型ウエルを有するｎ型能動層３２０の場合には、燐（Ｐ）、砒素（As）又はアンチモン（Sb）のようなｎ型イオンを注入することができる。
【００５１】
シリコンを含有する導電性材料は深い溝内に容易に充填することができる。溝が深くなればなるほど、通常の絶縁体で溝を充填するのが困難となる。酸化物やその他の通常の絶縁体を深い溝の充填に用いると、隙間、すなわち空隙が形成される。しかし、本発明によれば、シリコンを含有する導電性材料により溝を容易に且つ効果的に充填することができる。
【００５２】
ピンドフォトダイオード３２１を有する本発明による代表的なＣＭＯＳイメージセンサを図９に示す。ピンドフォトダイオード３２１は、ｐ型能動層３２０内にｐ型表面層３２４及びｎ型フォトダイオード領域３２６を有する。ｎ型領域の全体を囲んでｐｎ接合が形成されている。ｎ導電型とするのが好ましい不純物がドーピングされた浮動拡散領域３２５がトランスファゲート３５０のチャネル領域の一方の側に設けられており、このチャネル領域の他方の側にはｎ型領域３２６の一部がある。溝分離領域３２８は、ｎ型領域３２１の近くでこれから離間させて能動層３２０内に形成する。正孔を蓄積する電気接続領域３２３は溝分離領域３２８の側壁に隣接して形成されている。溝分離領域３２８は、図５〜８につき前述したようにして形成されている。
【００５３】
ゲート積層体、例えば、トランスファゲート３５０は、溝のエッチング形成前又は後の何れにも形成しうる。これらの処理工程の順序は必要に応じ又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なるフォトゲートセンサが望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。図面を簡明にするために、図９にはトランスファゲート積層体の全体を図示していないことに注意すべきである。
【００５４】
ＣＭＯＳイメージセンサ３００の上には透光性の又は透明な絶縁層３３０が形成されている。次に、例えば、絶縁層３３０内に接点（図示せず）を形成して、ソース／ドレイン領域３２２及び浮動拡散領域３２５への電気接続や、ゲートライン及びセンサ３００内の他の接続ラインへの電気接続を行うための通常の処理方法を実行する。次に、例えば、全表面に、例えば二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧより成る表面安定化層を被覆し、これをＣＭＰ（化学機械研磨）により平坦化するとともにエッチングして接点孔を設け、次にこれら接点孔を金属化してフォトゲート（用いる場合）、リセットゲート及びトランスファゲートに対する接点を設けるようにすることができる。
【００５５】
本発明による溝を使用することにより、ピクセル相互間の分離を改善する。溝を深くすればするほど、分離溝の下側で隣のピクセルに電子が拡散するのを良好に抑止し、これにより隣接ピクセル相互間のクロストークを阻止する。従って、深い溝により分離性能を高めることにより、溝の下側での追加のイオン注入が不必要となり、従って、分離に必要なイオン注入を少なくすることにより電流の漏洩も減少する。本発明の図示した実施例の他の利点は、本発明によりシリコン含有導電性材料を充填した深い溝を用いることにより、正孔蓄積領域を深くしこれにより電子蓄積容量を高めるということである。溝を深くすればするほど、分離に対する設計基準を一層強化にする。溝を深くすればするほど、隣接領域間を依然として有効に分離したまま、浅溝よりも溝の幅を狭くすることもできる。従って、深い溝の幅を狭くすることにより、各ピクセルのソース／ドレイン領域を隣のピクセルの能動層に一層近づけることができる。
【００５６】
次に、本発明による他の実施例を図１０〜１６につき説明する。図１０を参照するに、溝４２８を能動層４２０内にエッチング形成する。この溝は、好ましくは約２５００Åよりも深い、更に好ましくは約４０００〜約５０００Åの範囲内の深溝とする。レジスト及びマスクを適用し、フォトリソグラフ技術を用いて、エッチング除去すべき領域を規定する。ＲＩＥのような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチング処理を行って、ドーピングされた能動層４２０をエッチングし、溝４２８を形成する。レジスト及びマスクを除去して図１０の構造を得る。
【００５７】
次に、図１１を参照するに、化学蒸着（ＣＶＤ）により窒化物のライナー４３２を溝４２８内に形成する。この窒化物のライナー４３２は、ＮＯ、ＯＮ、ＯＮＯを含む適切ないかなる窒化物からも形成でき、窒化シリコンから形成するのが好ましい。
【００５８】
次に、図１２を参照するに、酸化物、例えば、SiＯ2 又はその他の誘電体ライナー４２７を溝４２８内で窒化シリコン４３２上に形成する。ライナー４２７は非相似形状とする、すなわち、その厚さが溝の側壁４２９に沿って変化するようにしうる。溝の底部付近では、比較的厚肉のライナーを形成し、溝の頂部付近では、薄肉のライナーを形成することができる。ライナー４２７を形成するには、周知のＰＳＧ、ＢＰＳＧ、ＳＯＧのような形状に順応しない材料を用いることができる。
【００５９】
次に、図１３を参照するに、酸化物のライナー４２７及び窒化物のライナー４３２の底部を除去する。この処理は、異方性ドライエッチング或いはマスクしたウエット又はドライエッチングにより達成しうる。
【００６０】
次に、図１４を参照するに、選択性エピタキシャル層４３３を成長させて溝４２８にシリコンを充填する。エピタキシャル層４３３は適切ないかなる技術によっても成長させることができ、単一層又は複数層として成長させることができる。エピタキシャル層４３３は能動層４２０の表面上に直接成長させ、ピクセル相互間の電界分離を改善した状態で、溝を介して、ドーピングされた能動層４２０へ直接電気接触させるようにする。本発明により能動層へ直接電気接触させることにより、頂部の接点を必要としなくなり、従って、スペースが節約されるとともにピクセルの形成を一層密にする。
【００６１】
次に、図１５を参照するに、本発明の更に他の実施例により、選択性エピタキシャル層４３３を、溝４２８がシリコンで部分的に充填されるように成長させる。
【００６２】
次に、図１６を参照するに、溝の残りの部分を充填材料４３４で充填するように堆積処理を行う。充填材料は酸化物材料とするのが好ましく、ＨＤＰ材料とするのがより好ましい。或いはまた、シリコンを含有する導電性材料、例えば、ポリシリコン又はシリコン‐ゲルマニウムを用いて溝４２８の残りの部分を充填することもできる。
【００６３】
エピタキシャル層４３３を設けることにより、溝を充填するのに必要な酸化物の量が減少する。従って、用いる酸化物の量を減少させるか、又は溝の残り部分を充填するのにシリコン含有導電性材料を用いる状態で酸化物を用いないか、又は溝を（図１４に示すように）エピタキシャル層４３３で充填させれば、本発明により深い溝を形成することができる。上述したように、深い溝により分離を改善し、ＣＭＯＳイメージセンサの場合には、隣接ピクセル間のクロストークが防止される。更に、第１実施例につき前述したように、分離を改善するために深い溝を用いることにより、溝の下側における追加のイオン注入を行う必要がなくなり、従って電流漏洩により生じるＣＭＯＳイメージセンサにおける暗電流を減少させる。本発明により選択性のＥＰＩ（成長位置を選択しうるエピタキシャル層）で充填した又は部分的に充填した溝を本発明の他の観点と組み合わせて用いることができ、例えば、選択性のＥＰＩで部分的に充填した溝を、シリコン含有導電性材料で充填した深い溝と一緒に用いることができる。
【００６４】
ピンドフォトダイオード４２１を有する本発明による代表的なＣＭＯＳイメージセンサを図１７に示す。ピンドフォトダイオード４２１は、ｐ型能動層４２０内にｐ型表面層４２４及びｎ型フォトダイオード領域４２６を有する。ｎ型領域４２６の全体を囲んでｐｎ接合が形成されている。ｎ導電型とするのが好ましい不純物をドーピングした浮動拡散領域４２５がトランスファゲート４５０のチャネル領域の一方の側に設けられており、このチャネル領域の他方の側にはｎ型領域４２６の一部がある。能動層４２０内にはｎ型領域４２１の近くでこれから離間させて溝分離領域４２８が形成されている。正孔を蓄積する電気接続領域４２３は、溝分離領域４２８の側壁に隣接して形成されている。溝分離領域４２８は、図１０〜１６につき前述したようにして形成する。図面を簡明にするために、トランスファゲート積層体の全体を図１７に示していないことに注意すべきである。
【００６５】
ゲート積層体、例えば、トランスファゲート４５０は、溝のエッチング形成前又は後に形成しうる。これらの前処理工程の順序は必要に応じ又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なるフォトゲートセンサが望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。
【００６６】
ＣＭＯＳイメージセンサ４００の上には透光性の又は透明な絶縁層４３０が形成されている。次に、例えば、絶縁層４３０内に接点（図示せず）を形成して、ソース／ドレイン領域４２２及び浮動拡散領域４２５への電気接続や、ゲートライン及びセンサ４００内の他の接続ラインへの電気接続を行うための通常の処理方法を実行する。次に、例えば、全表面に、例えば二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧより成る表面安定化層を被覆し、これをＣＭＰにより平坦化するとともにエッチングして接点孔を設け、次にこれら接点孔を金属化してフォトゲート（用いる場合）、リセットゲート及びトランスファゲートに対する接点を設けるようにすることができる。
【００６７】
図２〜１７につき説明した本発明によるピクセルアレイを当該技術分野で既知のように更に処理して、図２〜１７につき説明したような機能及び特徴を有するＣＭＯＳイメージセンサを得ることができる。
【００６８】
本発明の何れかの実施例によるＣＭＯＳイメージセンサ６４２を有する、代表的なプロセッサに基づくシステムを図１８に示す。プロセッサに基づくシステムは、ＣＭＯＳイメージセンサを含むことのできるデジタル回路を有するシステムの代表的なものである。限定されるものではないが、このようなシステムには、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、ビークルナビゲーション、テレビジョン電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システム、高精細度テレビジョン用のデータ圧縮システムが含まれるものであり、これらは全て本発明を利用しうるものである。
【００６９】
コンピュータシステムのような、プロセッサに基づくシステムは一般に、例えば、バス６５２を介して入力／出力（Ｉ／Ｏ）装置６４６と通信するマイクロプロセッサのような中央処理ユニット（ＣＰＵ）６４４を有している。ＣＭＯＳイメージセンサ６４２もバス６５２を介してこのシステムと通信する。システム６００はランダムアクセスメモリ（ＲＡＭ）６４８をも有し、コンピュータシステムの場合にはフラッシュメモリカード６５４やコンパクトディスク（ＣＤ）ＲＯＭドライブ６５６のような周辺装置を有することができ、これらもバス６５２を介してＣＰＵ６４４と通信する。プロセッサ６４４、ＣＭＯＳイメージセンサ６４２及びメモリ６４８は、単一のＩＣチップ上に集積化するのも望ましい。
【００７０】
上述した説明及び図面は、本発明の特徴及び利点を達成する代表的な実施例に対するものにすぎないものである。特定の処理条件及び構成に対する変更を、本発明の精神及び範囲から逸脱することなく達成しうる。従って、本発明は、上述した説明及び図面により制限されるべきものではなく、特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００７１】
【図１Ａ】図１Ａは、代表的なＣＭＯＳイメージセンサの一部を示す平面図である。
【図１Ｂ】図１Ｂは、図１Ａのイメージセンサの一部をライン１Ｂ‐１Ｂに沿って断面とした線図的な側方断面図である。
【図２Ａ】図２Ａは、本発明の代表的な第１実施例によるＣＭＯＳイメージセンサの一部を示す平面図である。
【図２Ｂ】図２Ｂは、図２Ａのイメージセンサの一部をライン２Ｂ‐２Ｂに沿って断面とした線図的な側方断面図である。
【図３Ａ】図３Ａは、本発明の他の実施例による２×２ピクセルのレイアウトを示すＣＭＯＳイメージセンサの一部の平面図である。
【図３Ｂ】図３Ｂは、図３Ａのイメージセンサの一部をライン３Ｂ‐３Ｂに沿って断面とした線図的な側方断面図である。
【図４】図４は、本発明の実施例による１×１ピクセルのレイアウトを示す代表的なピクセルレイアウトの回路図である。
【図５】図５は、本発明の他の実施例による処理中の溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図６】図６は、図５に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図７】図７は、図６に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図８】図８は、図７に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図９】図９は、図７及び８の溝を組み込んだＣＭＯＳイメージセンサの一部を示す線図的な側方断面図である。
【図１０】図１０は、本発明の他の実施例による処理中の溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１１】図１１は、図１０に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１２】図１２は、図１１に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１３】図１３は、図１２に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１４】図１４は、図１３に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１５】図１５は、図１３に示す処理工程に続く処理工程における本発明の他の代表的な実施例による処理での溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１６】図１６は、図１５の溝を組み込んだＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１７】図１７は、図１６の溝を組み込んだＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１８】図１８は、本発明により構成したＣＭＯＳイメージセンサを組み込んだプロセッサシステムを示す線図である。
【技術分野】
【０００１】
本発明は、一般に、半導体装置に関するものであり、特にＣＭＯＳイメージセンサを有する半導体装置に用いる溝分離技術に関するものである。
【背景技術】
【０００２】
シリコンの集積回路（ＩＣ）を製造する場合、基板中に形成する半導体装置を互いに分離する必要がしばしばある。このことは、多くの半導体メモリ装置、例えば、ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭ、マイクロプロセッサ、ＤＳＰ及びＡＳＩＣに対して言えることである。ＣＭＯＳイメージセンサの個々のピクセルも互いに分離させる必要がある。
【０００３】
ＣＭＯＳイメージセンサ回路はピクセルの焦平面アレイを有し、各ピクセルは、光発生電荷を蓄積するための基板内の電荷蓄積領域を覆うフォトゲート、光伝導体又はフォトダイオードを有している。各ピクセルは、電荷蓄積領域から浮動拡散ノードに電荷を転送するトランジスタと、電荷転送の前に拡散ノードを予め決定した電荷レベルにリセットするトランジスタとを有しうる。ピクセルは更に、拡散ノードから電荷を受けて増幅するソースホロワトランジスタと、このソースホロワトランジスタからピクセル内容を読出すのを制御するアクセストランジスタとを有しうる。
【０００４】
ＣＭＯＳイメージセンサでは、ピクセルの能動素子が必要な機能、すなわち、
（１）光子‐電荷変換、
（２）イメージ電荷の蓄積、
（３）電荷増幅を伴う浮動拡散ノードへの電荷の転送、
（４）電荷を浮動拡散ノードに転送する前の、既知の状態へのこの浮動拡散ノードのリセット、
（５）読出しのためのピクセルの選択、
（６）浮動拡散ノードからのピクセル電荷を表わす信号の出力及び増幅
を実行する。光電荷は、初期の電荷蓄積領域から浮動拡散ノードに移動する際に増幅させることができる。浮動拡散ノードにおける電荷は代表的に、ソースホロワ出力トランジスタによりピクセル出力電圧に変換される。ＣＭＯＳイメージセンサのピクセルの光感応素子は代表的に、空乏化されたｐｎ接合のフォトダイオードか、フォトゲートの下側の電界により誘起された空乏領域の何れかである。光感応装置の特定のピクセルに衝突する光子が隣接のピクセルに拡散し、その結果、光子が間違ったピクセルにより検出され、すなわち、クロストークが生じるおそれがある。従って、ＣＭＯＳイメージセンサのピクセルを互いに分離してピクセルのクロストークを回避する必要がある。光に感応するように意図的に製造したＣＭＯＳイメージセンサの場合、ピクセル相互間を電気的及び光学的の双方で分離させるのが有利である。
【０００５】
上述した種類のＣＭＯＳイメージセンサは、一般に知られており、例えば、1996年に発行された文献IEEE Journal of Solid‐State Circuits，Vol. 31(12)の第2046〜2050頁の論文“256 times 256 CMOS Active Pixel Sensor Camera‐on‐a‐Chip”（Nixon 氏等著）及び1994年に発行された文献IEEE Transaction on Electron Devices，Vol. 41(3)の第452〜453頁の論文“CMOS Active Pixel Image Sensors ”（Mendis氏等著）に記載されている。通常のＣＭＯＳイメージセンサの動作を開示している米国特許第 6,177,333号及び第 6,204,524号明細書も参照でき、その内容を参考のために導入しうる。
【０００６】
浅溝分離（ＳＴＩ）は、ピクセル、装置又は回路を互いに分離するのに用いうる１つの技術である。一般に、基板内に溝がエッチング形成され、この溝内に誘電体が充填され、これにより隣接ピクセル、装置又は回路の相互間に物理的及び電気的な障壁を形成している。再充填した溝構造は、例えば、ドライ異方性エッチング処理又はその他のエッチング処理により溝をエッチング形成し、次にこの溝に化学蒸着（ＣＶＤ）による二酸化シリコン（SiＯ2 ）のような誘電体を充填することにより形成される。次に、この充填された溝をエッチバック処理により平坦化して、誘電体が溝内にのみ残るとともにこの誘電体の頂面がシリコン基板の頂面と同一面となるようにしている。浅溝の深さは一般に約２０００〜２５００Åの範囲内である。
【０００７】
ＣＭＯＳイメージセンサの場合における浅溝分離と関連する１つの欠点は、光感応装置の特定のピクセルに衝突する光子が、浅溝分離構造の下側で隣接ピクセルに拡散するおそれのある電荷を生ぜしめることによるクロストークである。他の欠点は、溝の側壁に沿う正孔蓄積層が浅溝の深さにより制限される為に、この正孔蓄積層が比較的小さくなるということである。
【０００８】
分離性能を更に高めるために、溝の直下の領域でシリコン基板内にイオンを注入することができる。しかし、溝の下にイオンを注入することに関連する欠点は、例えば、1996年に発行された文献IEEE IEDM の841〜844頁の論文“Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25 μｍ Technologies ”（S. Nag氏等著）に述べられているように、溝の下のイオン注入の結果として電流漏洩が多くなるおそれがあるということである。特に、イオンが溝のエッジ付近で基板内に注入されると、能動装置領域と溝との間の接合で電流漏洩が生じるおそれがある。
【０００９】
上述した欠点に加えて、シリコン密度の高い溝の側壁に沿う主結晶面が、シリコン表面におけるトランジスタのシリコン／ゲート酸化物の界面に比べて高密度のトラップサイトを溝の側壁に沿って生ぜしめる欠点がある。ダングリングボンド、すなわち、結合していない結合手におけるトラップサイトが、バルク酸化物の薄膜におけるゲート電極／酸化物の界面、酸化物／基板の界面及び溝絶縁部／能動層の界面の何れか又は任意の組み合わせに生じるおそれがある。トラップサイトは通常変化しないが、電子及び正孔がトラップサイトに捕獲されると活動的となる。高エネルギーの電子又は正孔はホットキャリアと称される。捕獲されたホットキャリアは装置の固定電荷の一因となるとともに、装置のしきい値電圧及びその他の特性を変化させるおそれがある。溝の側壁に沿って形成されるこれらのトラップサイトの結果として、溝の側壁の付近及びそれに沿って発生する電流が極めて高くなるおそれがある。フォトダイオードの空乏領域内又はその付近のトラップサイトから発生する電流が全暗電流の一因となる。ＣＭＯＳイメージセンサを製造するに当たっては、フォトダイオードにおける暗電流を最小にすることが重要である。
【００１０】
従って、ピクセル間のクロストークを排除するとともに暗電流又は電流漏洩をできるだけ多く減少させる分離技術を提供することが望ましい。更に、ピクセル分離領域に隣接する正孔蓄積領域を増大させる分離技術を提供することも望ましい。
【発明の開示】
【００１１】
本発明の１つの観点によれば、イメージセンサ基板内に形成された分離溝上に分離ゲートを形成して、溝の側壁において基板をバイアスし、隣接ピクセル間の分離を改善する。本発明の他の観点によれば、イメージセンサ基板中に形成したイメージセンサピクセルの光感応領域の大部分を囲んでこの基板内に形成した分離溝の大部分の上に基板バイアス分離ゲートを形成する。
【００１２】
本発明の更に他の観点によれば、半導体装置内の領域を分離する構造であって、隣接領域を分離するためにシリコン含有導電性材料を充填した溝を基板の能動層内に形成した構造を提供する。シリコンを含有する導電性材料には、この材料の堆積前又は後にｎ型又はｐ型ドーパントをドーピングすることができる。シリコンを含有する好適な導電性材料には、ポリシリコン及びシリコン‐ゲルマニウムが含まれる。本発明の更に他の観点によれば、基板の能動層に隣接して溝を形成し、この溝を部分的に充填するためにエピタキシャル層を成長させ、このエピタキシャル層上及び溝内に絶縁材料を堆積して溝を完全に充填させる。
【００１３】
本発明の上述した及びその他の特徴及び利点は、本発明の代表的な実施例を示す添付図面と関連して行う以下の詳細な説明から一層明らかとなるであろう。
以下の説明で参照する添付図面は本発明の一部を形成するもので、本発明を実施しうる特定の実施例を例示するものである。これらの実施例は、当業者が本発明を実施しうるように充分詳細に説明してある。又、他の実施例が可能であり、構造的、論理的及び電気的変更を、本発明の精神及び範囲を逸脱することなく行いうることを理解すべきである。
【００１４】
言葉“ウエハ”及び“基板”には、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）技術や、ドーピングされた及びドーピングされない半導体や、半導体基部により支持されたシリコンのエピタキシャル層や、他の半導体構造が含まれているものとして理解すべきである。更に、以下の説明で、“ウエハ”又は“基板”を参照する場合、半導体基部に領域又は接合を形成するための前処理が行われているものとしうる。更に、半導体はシリコンを主成分としなくてもよく、シリコン‐ゲルマニウム、ゲルマニウム又は砒化ゲルマニウムを主成分としうる。
【００１５】
言葉“ピクセル”は、電磁放射を電気信号に変換するためのフォトセンサ及びトランジスタを有する画素ユニットセルを称しているものである。説明のために、図面及びその説明には代表的なピクセルを示しているものであり、一般的にはイメージセンサの全てのピクセルが同様な方法で同時に処理されるものである。
【００１６】
図２〜１８につき以下に説明するように、半導体装置の領域を分離し、代表的な実施例ではＣＭＯＳイメージセンサにおいて暗電流を最小にするとともに漏洩電流を抑圧する幾つかの分離技術を提案する。これらの技術を良好に説明するために、最初に図１Ａ及び１Ｂにつき代表的なＣＭＯＳイメージセンサピクセルを簡単に説明する。しかし、本発明はＣＭＯＳイメージセンサに限定されるものではなく、いかなる適切な装置、例えば、ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭ、マイクロプロセッサ、ＤＳＰ又はＡＳＩＣにも用いることができることを銘記すべきである。
【００１７】
図１Ａ及び１Ｂを参照するに、代表的なＣＭＯＳイメージセンサ４トランジスタ（４Ｔ）ピクセル１０の半導体ウエハの一部を示してある。図１Ａ及び１Ｂは、トランスファ（転送）ゲート５０及びこれに関連するトランジスタを用いることを示しているが、このトランスファゲート５０により利点が得られるものであるが、このトランスファゲートは必ずしも必要とするものではない。従って、本発明は、例えば、トランスファゲートを省略し、フォトダイオードのｎ型電荷収集領域をｎ型拡散領域２１に結合した３トランジスタ（３Ｔ）構成を含むいかなるＣＭＯＳイメージセンサ（イメージャ）にも用いることができる。ＣＭＯＳイメージセンサ１０は一般に、ピクセルに入射される光により発生される電荷を収集する電荷収集領域２１と、電荷を電荷収集領域２１から検出ノードに、代表的には浮動拡散領域２５に転送させるトランスファゲート５０とを有している。浮動拡散領域は出力ソースホロワトランジスタのゲートに電気接続されている。ピクセルは更に、信号を検出する前に検出ノードを予め決定した電圧にリセットするリセットトランジスタ４０と、浮動拡散領域２５からの信号をゲートで受けるソースホロワトランジスタ６０と、アドレス信号に応答して信号をこのソースホロワトランジスタ６０から出力端子に出力する行選択トランジスタ８０とを有する。
【００１８】
代表的なＣＭＯＳイメージセンサは、電荷収集領域２１として“ピンド（pinned）”フォトダイオードを用いている。ピンドフォトダイオードは、フォトダイオードが完全に空乏化された場合に、このフォトダイオードの電位が一定値に固定（“pinned”）される為、このように称されるものである。ピンドフォトダイオードは、ｐ型能動領域２０内にｐ型表面層２４及びｎ型フォトダイオード領域２６を有している光感応領域又はｐｎｐ接合領域を具えている。ピンドフォトダイオードは２つのｐ型領域２０及び２４を有し、ｎ型フォトダイオード領域が固定電圧で完全に空乏化されるようになっている。ｎ導電型とするのが好ましい、不純物がドーピングされたソース／ドレイン領域２２がトランジスタゲート４０、６０及び８０を中心として設けられている。トランスファゲート５０に隣接する浮動拡散領域２５もｎ型とするのが好ましい。
【００１９】
代表的なＣＭＯＳイメージセンサでは、能動領域２０内に形成された溝分離領域２８を用いてピクセルを互いに分離している。図１Ｂは、代表的なＳＴＩ分離溝２８を示している。溝分離領域２８は、代表的なＳＴＩ処理を用いて形成され、一般には、反応性イオンエッチング（ＲＩＥ）のような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチング処理を行って、ドーピングされている能動層又は基板２０内に通常約１０００〜５０００オングストローム（Å）の充分な深さまでエッチングすることにより溝を形成して溝分離領域２８を形成する。
【００２０】
溝は、その形成後に、絶縁材料、例えば、二酸化シリコン、窒化シリコン、ＯＮ（酸化物‐窒化物）、ＮＯ（窒化物‐酸化物）又はＯＮＯ（酸化物‐窒化物‐酸化物）で充填される。絶縁材料は、例えば、低圧化学気相堆積（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）堆積又は溝内に絶縁材料を堆積するその他のいかなる方法にもしうる種々の化学気相堆積により形成しうる。溝に絶縁材料を充填した後、化学機械研磨のような平坦化処理を用いて構造を平坦化する。溝分離領域２８はＳＴＩ処理により形成するが、これによらず、この溝分離領域２８をシリコンの局部酸化（ＬＯＣＯＳ）処理を用いて形成しうる。
【００２１】
ピクセルトランジスタに対するゲート積層体は、溝のエッチング形成前又は後に形成する。これらの前処理工程の順序は必要に応じ、又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なる既知のフォトゲートセンサ（図示せず）が望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。
【００２２】
ＣＭＯＳイメージセンサの上には透光性又は透明の絶縁層３０を形成する。次に、通常の処理方法を実行して、例えば、ソース／ドレイン領域２２や浮動拡散領域２５に、且つゲートライン及びピクセル１０内の他の接続ラインを接続する他の配線に電気接続するための接点３２（図１Ａ）を絶縁層３０内に形成する。次に、例えば、全表面に表面安定化層、例えば、二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧを被覆し、これを平坦化するとともにエッチングして接点孔を形成し、次にこれら接点孔を金属化してフォトゲート（これを用いている場合）、リセットゲート及びトランスファゲートに対する接点を形成するようにすることができる。
【００２３】
図１Ａ及び１Ｂに示すＣＭＯＳイメージセンサピクセルにおいては、電子は外部から入射される光により発生されてｎ型フォトダイオード領域２６内に蓄積される。これらの電荷は、トランジスタのトランスファゲート５０により拡散領域２５に転送される。ソースホロワトランジスタは、転送された電荷から出力信号を生じる。最大出力信号は、ｎ型フォトダイオード領域２６から抽出される電子の個数に比例する。最大出力信号は、フォトダイオードの電子容量が増大するにつれ増大する。ピンドフォトダイオードの電子容量は代表的に、領域２４、２６及び２０を形成するためにイオン注入されるドーパント及びそのドーピングレベルに依存する。
【００２４】
イメージセンサのピンドフォトダイオードと関連する一般的な問題は、通常の溝分離領域２８の側壁２９に沿って電気接続領域２３内に暗電流が生じることである。電気接続領域２３は、ｐ型表面層２４とｐ型能動層２０との間を電気接続する。ドーパント濃度が高くなるにつれ接続領域２３を通る正孔の流れが増大し、これによりフォトダイオードの電子蓄積容量を増大させる。暗電流は、ＣＭＯＳイメージセンサのドーピングイオン注入状態に著しく依存する。しかし、通常のイメージセンサにおいて用いられているドーパント濃度を高くすることにより電気接続領域２３における暗電流も増大させてしまう。本発明の実施例は、ドーパント濃度を増大させることなしに、電気接続領域２３に沿う電気接続を改善する新規な技術を提供する。
【００２５】
ＣＭＯＳイメージセンサと関連する他の問題は、分離を更に強めるのにイオン注入を用いる場合に生じるおそれがある。ポリシリコンゲート、溝分離領域、ソース／ドレイン領域及び拡散領域は、種々の製造工程後に、マスクしたイオン注入により多量にドーピングすることができる。通常の処理では、溝分離領域を形成してから、このドーピングに加えて、マスクした更なるイオン注入を行って溝分離領域のすぐ下の基板領域内にイオンを注入し、これにより注入イオンプロファイル３４（図１Ｂ）を形成する。しかし、イオン注入又はドーピングを増大させることにより、フラットバンド電圧又はしきい値電圧のシフト量が増大してしまう。
【００２６】
装置が故障するまでの許容しうるしきい値電圧のシフト量Ｖt には限界がある。基準電圧又は電源電圧、例えば、ＶDD対しきい値電圧のシフト量Ｖt の余裕度がＣＭＯＳイメージセンサの速度を決定する。従って、しきい値電圧のシフト量はできるだけ少なくするのが理想的である。例えば、ＣＭＯＳイメージセンサの場合には、しきい値電圧のシフト量は０．２５ｍＶ以下とするのが望ましい。本発明は更に、しきい値電圧のシフト量を減少させる新規な技術を提供する。本発明を、好適実施例としてＣＭＯＳイメージセンサに用いる場合につき説明するが、本発明はこのような実施例に限定されず、適切ないかなるイメージセンサ、例えば、ＣＣＤセンサにも用いることができるものである。
【００２７】
本発明による第１実施例を図２Ａ及び２Ｂにつき説明する。能動層１２０のドーパントレベルを増大させることなく、ＳＲＩ側壁１２９に沿って、正に帯電した正孔が豊富な領域を生ぜしめる。図２Ａ及び２Ｂに示すように、ｐｎｐ接合領域１２１に隣接させて且つ溝分離領域１２８上に分離ゲート１７０を設けて、隣接ピクセル１００同士を分離するようになっている。この分離ゲート１７０は少しだけ電気接続領域１２３上にも設けてこの領域１２３内に正孔を蓄積するようにする。この分離ゲート１７０は、ゲート酸化物層１７２上に電極層１７４を設けその上に絶縁層１７６を形成したものを有する積層ゲートとするのが好ましい。この分離ゲート１７０の両側には、酸化物、窒化物又はその他の絶縁スペーサ１７８が設けられている。
【００２８】
分離ゲート１７０の電極層１７４は、選択したＣＭＯＳイメージセンサ材料に適合した如何なる種類の導体にもすることができ、他のゲートと同じ材料から形成するのが好ましい。電極層１７４に適した材料には、ポリシリコン、ポリ／TiSi2 、ポリ／ＷSi2 、ポリ／ＷＮx ／Ｗ、ポリ／ＷＮx 、ポリ／CoSi2 及びポリ／MoSi2 が含まれる。分離ゲート１７０は他のゲートと同時に形成でき、例えば、分離ゲート１７０と、リセットゲート１４０と、ソースホロワ１６０と、トランスファゲート１５０とを同時に形成しうる。分離ゲート１７０を他のゲートと同時に形成する処理では、溝分離領域１２８をゲートの形成前に形成するのが好ましく、従って、分離ゲート１７０をその下の溝分離領域１２８の形成に続いて形成するのが好ましい。ＣＭＯＳイメージセンサの上には透光性又は透明の絶縁層１３０を形成する。次に、通常の処理工程を行ってイメージセンサの形成を完成させることができる。
【００２９】
分離ゲート１７０は、これに接地電位又は僅かな電位を与えることによりバイアスされる。この電位は、以下に説明するようにゲート型電極の導電型に応じて正にも負にもしうる。電気接続領域１２３内に正孔を蓄積させることにより分離ゲート１７０及び対応の分離領域１２８により分離された隣接ピクセル間を、分離ゲートをバイアスすることにより電気分離させる。正孔が蓄積されると、フォトダイオード領域１２６及びＳＴＩ側壁１２９間の分離が大きくなり、これにより電気接続領域１２３の領域を増大させる。電気接続領域１２３に正孔が蓄積されることにより、ｐ型表面層１２４からｐ型能動層１２０への良好な電気接続が達成される。
【００３０】
更に、本発明により分離ゲート１７０を用いると、溝分離領域１２８の深さＤを減少させることができる。分離溝の深さは一般に約２５００Åである。しかし、本発明による分離ゲートを用いることにより、約２０００Åよりも浅い深さＤを有する溝を用いうるようになるか、又は分離溝の使用を省略しうる。従って、分離ゲート１７０を能動層１２０上に形成しうる。
【００３１】
ソース／ドレイン領域（図示せず）及び浮動拡散領域１２５にｎ+ 導電型の材料をドーピングした図示の本発明の第１実施例によれば、分離ゲート電極１７０の電極層１７４はｎ+ 導電型のポリシリコンとするのが好ましい。分離ゲート１７０は接地するか、又は僅かに負の低基準電圧の点に結合することができる。接地電圧又は僅かに負の電圧は電気接続領域１２３中でゲートの下側に正孔を蓄積し、ピクセル間を有効に分離する。
【００３２】
又、本発明の第１実施例に適合させて、分離ゲート電極１７０の電極層１７４をｐ導電型の材料、例えば、ｐ+ ポリシリコンから形成することもできる。ｐ型のドーパントの侵入距離はｎ型のドーパントよりも小さい。しかし、ｐ型のポリシリコンゲートを用いることにより、ＣＭＯＳしきい値電圧をより一層大きな正の値にシフトさせる。ｐ型ポリシリコンゲートドーパントと関連するしきい値電圧のシフトと、追加のイオン注入ドーピングと関連するしきい値電圧のシフトとの組み合わせは行き過ぎであり、装置を故障させる原因となる。
【００３３】
本発明の場合、従来の処理と相違して、溝分離領域の直ぐ下の基板の領域にイオン注入したイオンプロファイルのような追加のイオン注入を必要としない。従って、能動層のドーパント濃度を高める代わりに、本発明による分離ゲート１７０を設けて分離を向上させることにより、しきい値電圧の限界を超えることなしにｐ+ ポリシリコンゲートを用いうるようになる。
【００３４】
ｐ+ ポリシリコン分離ゲートは接地するか、或いは僅かに正の電圧、例えば、電源電圧ＶDDの電圧又はそれよりも低い電圧の点に結合して、溝の側壁に沿って正孔を生じるようにするとともに電子のための導電チャネルがピクセル間に形成されないようにすることができる。僅かに正の電圧はピクセルを接続する導電チャネルが反転するようにする。接地電圧は、正孔を電気接続領域１２３内に蓄積させる。
【００３５】
次に、本発明による第２実施例を図３Ａ及び３Ｂにつき説明する。本発明の実施例を良好に表わすために、２×２ＣＭＯＳイメージセンサのピクセルアレイを図３Ａに示す。本発明のこの第２実施例によれば、分離ゲート２７０を、溝分離領域２２８上に且つｐｎｐ接合領域２２１を囲むように設けることにより、正に帯電された正孔が豊富な領域がＳＴＩ側壁２２９に沿って生じる。分離ゲート２７０は、僅かに電気接続領域上に位置するように設けるのが好ましい。この分離ゲート２７０は、ｐｎｐ接合領域２２１を囲むようにしてゲート、例えば、トランスファゲート２５０に向けて延在するように形成するのも好ましいが、トランスファゲートを互いに短絡させないようにするためにトランスファゲートに接触させない。この分離ゲート２７０は、図３Ａに示すように、ｘ方向で長さＬx を有するとともにｙ方向で長さＬy を有し、これらの各長さは分離を最適にするために変更することができる。例えば、隣接ピクセル間のクロストーク及び暗電流を最小にするように、分離ゲート２７０の長さＬx 及びＬy を互いに独立させて増大又は減少させることができる。この分離ゲート２７０は、浮動拡散領域２２５を囲んで延在しないようにするのが好ましい。この分離ゲート２７０は、符号２７０´で示すようにピクセル２００間に延在するのが好ましい。図３Ｂに示すように、この分離ゲート２７０を溝分離領域２２８の殆どの部分上に形成し、これにより第１実施例の説明で前述したように２０００Åの深さよりも浅くした浅溝分離領域２２８を形成しうるようにすることができる。
【００３６】
上述したように、分離ゲート２７０はいかなる導電性材料でも形成しうるが、他のゲートと同じ材料から形成するのが好ましい。この分離ゲート２７０は他のゲートと同時に形成することもできる。この分離ゲート２７０を他のゲートと同時に形成する処理では、溝分離領域２２８をゲートの形成前に形成するのが好ましく、従って、分離ゲート２７０をその下側の溝分離領域２２８の形成に続いて形成するのが好ましい。ＣＭＯＳイメージセンサの上には透光性の又は透明な絶縁層２３０を形成する。次に、通常の処理工程を行ってイメージセンサを完成させることができる。又、分離ゲート２７０は、これに接地電位又は僅かな電位を与えることによりバイアスされる。この電位は、以下に説明するようにゲート電極層の導電型に応じて正又は負にすることができる。分離ゲートをバイアスすることにより、この分離ゲートにより分離された隣接ピクセル間を電気的に分離するとともに、電気接続領域２２３内に正孔を蓄積させる。
【００３７】
前にも述べたように、分離ゲート２７０は、ゲート酸化物層２７２上に電極層２７４を設けその上に絶縁層２７６を形成したものを有する積層ゲートとするのが好ましい。この分離ゲート２７０の両側には、酸化物、窒化物又はその他の絶縁スペーサ２７８が設けられている。ソース／ドレイン領域のドーピングをｎ型とする場合には、分離ゲート２７０の電極層２７４はｎ+ ポリシリコンゲートとするのが好ましく、接地するか、又は僅かに正の基準電圧、例えば、ＶDDの点に結合することができる。この場合も、正孔の蓄積により電気接続領域２２３を拡張させ、これによりトラップサイトが存在する溝側壁２２９とフォトダイオード領域２２６との間の距離を大きくする。
【００３８】
本発明によるＣＭＯＳイメージセンサ用の増幅回路を以下に説明する。この増幅回路は例えば、基板の下側部分に光発生電荷を蓄積するフォトダイオードを有する。ＣＭＯＳイメージセンサは、光発生電荷に対する初期蓄積器として、フォトダイオードの代わりに、フォトゲート、光伝導体又は他の像‐電荷変換装置を有しうることを理解すべきである。
【００３９】
次に、各ピクセルを図２Ａ〜図３Ｂに示すようにピクセル１００又は２００の何れかで構成したピクセルアレイの１×１部分の回路を示す図４を参照する。図４の回路は、フォトダイオードを用いるとともにピクセル光検出回路を有するＣＭＯＳイメージセンサを示す。
【００４０】
光検出回路は、ＣＭＯＳイメージセンサの断面図として部分的に示してある。各画素５００は、光電子変換を行うピンドフォトダイオード５２１を有している。トランスファゲート５５０はｎ型ソース／ドレイン領域５２２Ａ，５２２Ｂ間に形成されている。トランスファゲート５５０とｎ型ソース／ドレイン領域５２２Ａ，５２２Ｂとが、転送信号ＴＸにより制御される電荷転送トランジスタ５２９を構成している。ｎ型領域５２２Ａは浮動拡散領域として作用する。他のゲート５３２はｎ型ソース／ドレイン領域５２２Ａ，５２２Ｃ間に形成されている。これらの他のゲートと、ソース／ドレイン領域５２２Ａ，５２２Ｃとが、リセット信号ＲＳＴにより制御されるリセットトランジスタ５３１を構成している。ｎ型ソース／ドレイン領域５２２Ｃは、導体５１９を介して電圧源ＶDDに結合されている。図４はトランスファゲート５５０及びこれに関連するトランジスタ５２９を使用することを示しており、転送トランジスタ５２９により利点が得られるが、転送トランジスタは必ずしも必要とするものではないことに注意すべきである。従って、本発明は、トランスファゲートを省略し、フォトダイオードのｎ型電荷収集領域をｎ型拡散領域５２２Ａにした３トランジスタ（３Ｔ）の状態で用いることができる。
【００４１】
隣接ピクセルの相互間は分離ゲート５７０により分離されている。この分離ゲート５７０は基準電圧ＶISO の点に結合されている。基準電圧ＶISO は分離ゲートをオフ状態にバイアスして、正孔をピクセルの電気接続領域内に蓄積する。代表的には、分離ゲート５７０は、基準電圧ＶISO の点を接地電位の点に結合することによりバイアスされる。分離ゲート５７０を形成するのにｎ型材料が用いられる場合には、基準電圧ＶISO を接地電位よりも負の電圧に設定することにより、この分離ゲート５７０を“より堅実に”ターンオフさせることができる。或いはまた、ｐ型分離ゲート５７０が用いられている場合には、基準電圧ＶISO を接地電位よりも正の電圧に設定することにより、この分離ゲート５７０を“より堅実に”ターンオフさせることができる。接地電位よりも負（ｎ型分離ゲートの場合）又は接地電位よりも正（ｐ型分離ゲートの場合）である電圧を印加することにより、分離ゲート（トランジスタ）をより堅実にターンオフさせ、サブしきい値漏洩通路をターンオフさせるのを促進させる。従って、より正の電位を得るのに電源電圧ＶDDを用いることができる。代表的な電源電圧は約５ボルトまでの範囲としうる。分離ゲート５７０は、隣接ピクセル５００の相互間の漏洩を阻止するために設けられている。従って、分離ゲート５７０は、隣接ピクセル５００間に位置するものとして示してあるが、この分離ゲート５７０は、あるピクセル５００から次のピクセルへの漏洩を阻止するように計算された装置上の如何なる個所にも設けうることを理解すべきである。
【００４２】
各ピクセル５００は追加のトランジスタ、例えば、ソースホロワトランジスタ５３６及び行選択トランジスタ５３８をも有する。これらトランジスタ５３６及び５３８はソースからドレインへ直列に結合されており、ソースホロワトランジスタ５３６のソースはリード５４０を経て電圧源ＶDDに結合され、行選択トランジスタ５３８のドレインはリード５４２に結合されている。行選択トランジスタ５３８のドレインはリード５４２を経て所定のピクセル行における他のピクセルに対する同様な行選択トランジスタのドレインに接続されている。又、トランジスタ５３８のドレインと電圧源ＶSSとの間には負荷トランジスタ５３９が結合されている。これらの負荷トランジスタ５３９は、これらのゲートに供給される信号ＶLNによりオン状態に保たれる。
【００４３】
多くのトランジスタでは、ソースとドレインとは本質的に交換しうるものであり、ここで特定する配線は上述したことそれだけに限定されるものと解釈すべきでないことを銘記すべきである。更に、トランジスタをｎ型、すなわちｎチャネルとして説明したが、上述した構造とは全く逆にドーピングする場合には、ｐ型、すなわちｐチャネルトランジスタをも用いうること、当業者にとって明らかである。電子及び正孔型のキャリアをそれぞれ多数キャリアとして助長させるドナー及びアクセプタ型不純物を表わすのに一般にｎ及びｐの表示が用いられる。不純物の型に対し添え字として用いる場合の記号“＋”は、この不純物のドーピング濃度が、添え字“＋”のない不純物の型を示す文字のみと関連するドーピング濃度よりも高いことを意味するものと理解すべきである。
【００４４】
従来技術の浅溝分離技術と関連する他の問題は、浅溝分離構造の下側での、あるピクセルからこれに隣接するピクセルへの光子の拡散である。浅溝分離構造の下側にイオンを注入することにより、分離を向上させる試みを行った。しかし、これらのイオン注入の結果、電流の漏洩が多くなった。本発明は、溝の下側に追加のイオン注入を行う必要がなく、従って、ＣＭＯＳイメージセンサにおける暗電流の発生を最小にした、隣接画素相互間の分離を改善する新規な技術を提供する。
【００４５】
ＣＭＯＳイメージセンサを製造する際に考慮する他の点は、ＣＭＯＳ回路における突抜け現象を阻止するのに充分なマージンが確実に得られるように分離設計の基準を構成することである。例えば、溝２８（図１Ｂ）はあるピクセルのソース／ドレイン領域２２（図１Ａ）を隣接のピクセルの能動層から分離する。従って、浅溝を一般に、突抜け現象又は電流漏洩を阻止するのに充分適切なマージンを得るのに充分広くする。本発明は更に、ＣＭＯＳ回路における設計基準を密にして電流の漏洩を阻止する新規な技術を提供する。
【００４６】
本発明による他の実施例を図５〜９につき説明する。本発明により、ドーピングした導電性材料含有シリコンで充填された分離溝を用いるＳＴＩ処理を提供する。ＣＭＯＳイメージセンサに対する浅溝分離領域は、一般的に約３０００Åよりも浅い深さ、更に一般的には約２０００Å〜約２５００Å程度の深さを有する。代表的には、浅溝領域に、酸化物又は高密度プラズマ（ＨＤＰ）酸化物のような通常の絶縁体を充填する。しかし、２５００Åよりも深い深さを有する溝に通常の絶縁体を充填するのは、溝内の空間が制限されている為に困難であり、例えば、２５００Åよりも深い深さを有する溝を充填するのに酸化物が用いられると、不所望な隙間、すなわち空隙が形成される。本発明の第３実施例によれば、シリコン、好ましくはポリシリコン又はシリコン‐ゲルマニウムを含む導電材料を溝に充填することを提案する。シリコンを含む導電材料は、深い溝内に充填するのが困難な通常の絶縁材料、例えば、二酸化シリコン、窒化シリコン、ＮＯ、ＯＮ、ＨＤＰ及びＯＮＯと相違して種々の深さの溝内に容易に堆積しうる。従って、溝３２８を充填するのにシリコンを含む導電材料を用いることは、溝、特に約２０００Åよりも深い深さ、好ましくは約４０００Å〜５０００Åの深さを有する深溝の形成を容易にする。
【００４７】
一般に、溝を深くすればするほど、分離が良好となる。特に、ＣＭＯＳイメージセンサについては、溝を深くすればするほど、ＣＭＯＳイメージセンサの電子蓄積容量が大きくなる。本発明による溝は浅溝よりも深く、従って、浅溝よりも長い側壁を有する。従って、長い側壁により溝の側壁に沿う電気接続領域３２３（図９）を長くし、電気接続領域３２３における電子蓄積容量、例えば、正孔蓄積が本発明により増大する。
【００４８】
本発明によりシリコンを含む導電材料を充填する溝を有するＣＭＯＳイメージセンサでは、図５に示すように、ドーピングした能動層３２０内に溝３２８をエッチングにより形成する。この場合、レジスト及びマスクを適用するとともに、フォトリソグラフ技術を用いて、エッチング除去すべき領域を規定する。反応性イオンエッチング（ＲＩＥ）のような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチングを利用してドーピングされた能動層にエッチングを行い、溝３２８を形成する。レジスト及びマスクを除去することにより、図５に示す構造が得られる。
【００４９】
次に図６を参照するに、酸化物、例えば、SiＯ2 又はその他の誘電体のライナー３２７を溝３２８内に成長させる。酸化物のライナーは、多くの他の適切な材料の中でＮＯ、ＯＮ又はＯＮＯから形成しうる。誘電体ライナー３２７は殆ど相似形状としうる。換言すれば、ライナー３２７の厚さが溝３２８の側壁３１９及び底部に沿って殆ど同じとなる。一般に、誘電体ライナー３２７の厚さは少なくとも約１００Åとする必要がある。
【００５０】
次に図７を参照するに、シリコンを含有する、多量にドーピング（インシチュードーピング）されたｎ型又はｐ型導電性材料３２９を堆積して溝３２８を充填する。シリコンを含有する適切な導電性材料にはポリシリコンやシリコン‐ゲルマニウムが含まれる。或いはまた、図８に示すように、溝３２８にシリコン含有導電性材料３２９を充填してから、（矢印で示すように）マスクしたイオン注入を行ってシリコン含有導電性材料にドーピングを行うことができる。例えば、ｐ型ウエルを有するｐ型能動層３２０の場合、フォトレジストマスク３２６を用いて硼素（Ｂ）のようなｐ型イオンをシリコン含有導電性材料内にイオン注入することができる。同様に、ｎ型ウエルを有するｎ型能動層３２０の場合には、燐（Ｐ）、砒素（As）又はアンチモン（Sb）のようなｎ型イオンを注入することができる。
【００５１】
シリコンを含有する導電性材料は深い溝内に容易に充填することができる。溝が深くなればなるほど、通常の絶縁体で溝を充填するのが困難となる。酸化物やその他の通常の絶縁体を深い溝の充填に用いると、隙間、すなわち空隙が形成される。しかし、本発明によれば、シリコンを含有する導電性材料により溝を容易に且つ効果的に充填することができる。
【００５２】
ピンドフォトダイオード３２１を有する本発明による代表的なＣＭＯＳイメージセンサを図９に示す。ピンドフォトダイオード３２１は、ｐ型能動層３２０内にｐ型表面層３２４及びｎ型フォトダイオード領域３２６を有する。ｎ型領域の全体を囲んでｐｎ接合が形成されている。ｎ導電型とするのが好ましい不純物がドーピングされた浮動拡散領域３２５がトランスファゲート３５０のチャネル領域の一方の側に設けられており、このチャネル領域の他方の側にはｎ型領域３２６の一部がある。溝分離領域３２８は、ｎ型領域３２１の近くでこれから離間させて能動層３２０内に形成する。正孔を蓄積する電気接続領域３２３は溝分離領域３２８の側壁に隣接して形成されている。溝分離領域３２８は、図５〜８につき前述したようにして形成されている。
【００５３】
ゲート積層体、例えば、トランスファゲート３５０は、溝のエッチング形成前又は後の何れにも形成しうる。これらの処理工程の順序は必要に応じ又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なるフォトゲートセンサが望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。図面を簡明にするために、図９にはトランスファゲート積層体の全体を図示していないことに注意すべきである。
【００５４】
ＣＭＯＳイメージセンサ３００の上には透光性の又は透明な絶縁層３３０が形成されている。次に、例えば、絶縁層３３０内に接点（図示せず）を形成して、ソース／ドレイン領域３２２及び浮動拡散領域３２５への電気接続や、ゲートライン及びセンサ３００内の他の接続ラインへの電気接続を行うための通常の処理方法を実行する。次に、例えば、全表面に、例えば二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧより成る表面安定化層を被覆し、これをＣＭＰ（化学機械研磨）により平坦化するとともにエッチングして接点孔を設け、次にこれら接点孔を金属化してフォトゲート（用いる場合）、リセットゲート及びトランスファゲートに対する接点を設けるようにすることができる。
【００５５】
本発明による溝を使用することにより、ピクセル相互間の分離を改善する。溝を深くすればするほど、分離溝の下側で隣のピクセルに電子が拡散するのを良好に抑止し、これにより隣接ピクセル相互間のクロストークを阻止する。従って、深い溝により分離性能を高めることにより、溝の下側での追加のイオン注入が不必要となり、従って、分離に必要なイオン注入を少なくすることにより電流の漏洩も減少する。本発明の図示した実施例の他の利点は、本発明によりシリコン含有導電性材料を充填した深い溝を用いることにより、正孔蓄積領域を深くしこれにより電子蓄積容量を高めるということである。溝を深くすればするほど、分離に対する設計基準を一層強化にする。溝を深くすればするほど、隣接領域間を依然として有効に分離したまま、浅溝よりも溝の幅を狭くすることもできる。従って、深い溝の幅を狭くすることにより、各ピクセルのソース／ドレイン領域を隣のピクセルの能動層に一層近づけることができる。
【００５６】
次に、本発明による他の実施例を図１０〜１６につき説明する。図１０を参照するに、溝４２８を能動層４２０内にエッチング形成する。この溝は、好ましくは約２５００Åよりも深い、更に好ましくは約４０００〜約５０００Åの範囲内の深溝とする。レジスト及びマスクを適用し、フォトリソグラフ技術を用いて、エッチング除去すべき領域を規定する。ＲＩＥのような方向性エッチング処理又は優先異方性エッチング剤を用いたエッチング処理を行って、ドーピングされた能動層４２０をエッチングし、溝４２８を形成する。レジスト及びマスクを除去して図１０の構造を得る。
【００５７】
次に、図１１を参照するに、化学蒸着（ＣＶＤ）により窒化物のライナー４３２を溝４２８内に形成する。この窒化物のライナー４３２は、ＮＯ、ＯＮ、ＯＮＯを含む適切ないかなる窒化物からも形成でき、窒化シリコンから形成するのが好ましい。
【００５８】
次に、図１２を参照するに、酸化物、例えば、SiＯ2 又はその他の誘電体ライナー４２７を溝４２８内で窒化シリコン４３２上に形成する。ライナー４２７は非相似形状とする、すなわち、その厚さが溝の側壁４２９に沿って変化するようにしうる。溝の底部付近では、比較的厚肉のライナーを形成し、溝の頂部付近では、薄肉のライナーを形成することができる。ライナー４２７を形成するには、周知のＰＳＧ、ＢＰＳＧ、ＳＯＧのような形状に順応しない材料を用いることができる。
【００５９】
次に、図１３を参照するに、酸化物のライナー４２７及び窒化物のライナー４３２の底部を除去する。この処理は、異方性ドライエッチング或いはマスクしたウエット又はドライエッチングにより達成しうる。
【００６０】
次に、図１４を参照するに、選択性エピタキシャル層４３３を成長させて溝４２８にシリコンを充填する。エピタキシャル層４３３は適切ないかなる技術によっても成長させることができ、単一層又は複数層として成長させることができる。エピタキシャル層４３３は能動層４２０の表面上に直接成長させ、ピクセル相互間の電界分離を改善した状態で、溝を介して、ドーピングされた能動層４２０へ直接電気接触させるようにする。本発明により能動層へ直接電気接触させることにより、頂部の接点を必要としなくなり、従って、スペースが節約されるとともにピクセルの形成を一層密にする。
【００６１】
次に、図１５を参照するに、本発明の更に他の実施例により、選択性エピタキシャル層４３３を、溝４２８がシリコンで部分的に充填されるように成長させる。
【００６２】
次に、図１６を参照するに、溝の残りの部分を充填材料４３４で充填するように堆積処理を行う。充填材料は酸化物材料とするのが好ましく、ＨＤＰ材料とするのがより好ましい。或いはまた、シリコンを含有する導電性材料、例えば、ポリシリコン又はシリコン‐ゲルマニウムを用いて溝４２８の残りの部分を充填することもできる。
【００６３】
エピタキシャル層４３３を設けることにより、溝を充填するのに必要な酸化物の量が減少する。従って、用いる酸化物の量を減少させるか、又は溝の残り部分を充填するのにシリコン含有導電性材料を用いる状態で酸化物を用いないか、又は溝を（図１４に示すように）エピタキシャル層４３３で充填させれば、本発明により深い溝を形成することができる。上述したように、深い溝により分離を改善し、ＣＭＯＳイメージセンサの場合には、隣接ピクセル間のクロストークが防止される。更に、第１実施例につき前述したように、分離を改善するために深い溝を用いることにより、溝の下側における追加のイオン注入を行う必要がなくなり、従って電流漏洩により生じるＣＭＯＳイメージセンサにおける暗電流を減少させる。本発明により選択性のＥＰＩ（成長位置を選択しうるエピタキシャル層）で充填した又は部分的に充填した溝を本発明の他の観点と組み合わせて用いることができ、例えば、選択性のＥＰＩで部分的に充填した溝を、シリコン含有導電性材料で充填した深い溝と一緒に用いることができる。
【００６４】
ピンドフォトダイオード４２１を有する本発明による代表的なＣＭＯＳイメージセンサを図１７に示す。ピンドフォトダイオード４２１は、ｐ型能動層４２０内にｐ型表面層４２４及びｎ型フォトダイオード領域４２６を有する。ｎ型領域４２６の全体を囲んでｐｎ接合が形成されている。ｎ導電型とするのが好ましい不純物をドーピングした浮動拡散領域４２５がトランスファゲート４５０のチャネル領域の一方の側に設けられており、このチャネル領域の他方の側にはｎ型領域４２６の一部がある。能動層４２０内にはｎ型領域４２１の近くでこれから離間させて溝分離領域４２８が形成されている。正孔を蓄積する電気接続領域４２３は、溝分離領域４２８の側壁に隣接して形成されている。溝分離領域４２８は、図１０〜１６につき前述したようにして形成する。図面を簡明にするために、トランスファゲート積層体の全体を図１７に示していないことに注意すべきである。
【００６５】
ゲート積層体、例えば、トランスファゲート４５０は、溝のエッチング形成前又は後に形成しうる。これらの前処理工程の順序は必要に応じ又は特定の処理の流れにとって都合の良いように変えることができ、例えば、トランスファゲートと重なるフォトゲートセンサが望ましい場合には、ゲート積層体をフォトゲートの形成前に形成する必要があるが、重ならないフォトゲートが望ましい場合には、ゲート積層体をフォトゲートの形成後に形成することができる。
【００６６】
ＣＭＯＳイメージセンサ４００の上には透光性の又は透明な絶縁層４３０が形成されている。次に、例えば、絶縁層４３０内に接点（図示せず）を形成して、ソース／ドレイン領域４２２及び浮動拡散領域４２５への電気接続や、ゲートライン及びセンサ４００内の他の接続ラインへの電気接続を行うための通常の処理方法を実行する。次に、例えば、全表面に、例えば二酸化シリコン、ＢＳＧ、ＰＳＧ又はＢＰＳＧより成る表面安定化層を被覆し、これをＣＭＰにより平坦化するとともにエッチングして接点孔を設け、次にこれら接点孔を金属化してフォトゲート（用いる場合）、リセットゲート及びトランスファゲートに対する接点を設けるようにすることができる。
【００６７】
図２〜１７につき説明した本発明によるピクセルアレイを当該技術分野で既知のように更に処理して、図２〜１７につき説明したような機能及び特徴を有するＣＭＯＳイメージセンサを得ることができる。
【００６８】
本発明の何れかの実施例によるＣＭＯＳイメージセンサ６４２を有する、代表的なプロセッサに基づくシステムを図１８に示す。プロセッサに基づくシステムは、ＣＭＯＳイメージセンサを含むことのできるデジタル回路を有するシステムの代表的なものである。限定されるものではないが、このようなシステムには、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、ビークルナビゲーション、テレビジョン電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システム、高精細度テレビジョン用のデータ圧縮システムが含まれるものであり、これらは全て本発明を利用しうるものである。
【００６９】
コンピュータシステムのような、プロセッサに基づくシステムは一般に、例えば、バス６５２を介して入力／出力（Ｉ／Ｏ）装置６４６と通信するマイクロプロセッサのような中央処理ユニット（ＣＰＵ）６４４を有している。ＣＭＯＳイメージセンサ６４２もバス６５２を介してこのシステムと通信する。システム６００はランダムアクセスメモリ（ＲＡＭ）６４８をも有し、コンピュータシステムの場合にはフラッシュメモリカード６５４やコンパクトディスク（ＣＤ）ＲＯＭドライブ６５６のような周辺装置を有することができ、これらもバス６５２を介してＣＰＵ６４４と通信する。プロセッサ６４４、ＣＭＯＳイメージセンサ６４２及びメモリ６４８は、単一のＩＣチップ上に集積化するのも望ましい。
【００７０】
上述した説明及び図面は、本発明の特徴及び利点を達成する代表的な実施例に対するものにすぎないものである。特定の処理条件及び構成に対する変更を、本発明の精神及び範囲から逸脱することなく達成しうる。従って、本発明は、上述した説明及び図面により制限されるべきものではなく、特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００７１】
【図１Ａ】図１Ａは、代表的なＣＭＯＳイメージセンサの一部を示す平面図である。
【図１Ｂ】図１Ｂは、図１Ａのイメージセンサの一部をライン１Ｂ‐１Ｂに沿って断面とした線図的な側方断面図である。
【図２Ａ】図２Ａは、本発明の代表的な第１実施例によるＣＭＯＳイメージセンサの一部を示す平面図である。
【図２Ｂ】図２Ｂは、図２Ａのイメージセンサの一部をライン２Ｂ‐２Ｂに沿って断面とした線図的な側方断面図である。
【図３Ａ】図３Ａは、本発明の他の実施例による２×２ピクセルのレイアウトを示すＣＭＯＳイメージセンサの一部の平面図である。
【図３Ｂ】図３Ｂは、図３Ａのイメージセンサの一部をライン３Ｂ‐３Ｂに沿って断面とした線図的な側方断面図である。
【図４】図４は、本発明の実施例による１×１ピクセルのレイアウトを示す代表的なピクセルレイアウトの回路図である。
【図５】図５は、本発明の他の実施例による処理中の溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図６】図６は、図５に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図７】図７は、図６に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図８】図８は、図７に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図９】図９は、図７及び８の溝を組み込んだＣＭＯＳイメージセンサの一部を示す線図的な側方断面図である。
【図１０】図１０は、本発明の他の実施例による処理中の溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１１】図１１は、図１０に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１２】図１２は、図１１に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１３】図１３は、図１２に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１４】図１４は、図１３に示す処理工程に続く処理工程における溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１５】図１５は、図１３に示す処理工程に続く処理工程における本発明の他の代表的な実施例による処理での溝を示すＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１６】図１６は、図１５の溝を組み込んだＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１７】図１７は、図１６の溝を組み込んだＣＭＯＳイメージセンサの一部の線図的な側方断面図である。
【図１８】図１８は、本発明により構成したＣＭＯＳイメージセンサを組み込んだプロセッサシステムを示す線図である。
【特許請求の範囲】
【請求項１】
光感応領域を有するピクセルと、
このピクセルに隣接する分離領域と、
この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記ピクセルが更に、前記光感応領域から光電荷を転送する少なくとも１つのトランジスタゲートを有し、前記分離ゲートは、前記少なくとも１つのトランジスタゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項３】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、ｐ導電型の基板と、ｎ導電型のフォトダイオード領域と、ｐ導電型の表面領域とを有しているＣＭＯＳイメージセンサ。
【請求項４】
請求項３に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の領域の少なくとも一部の上に延在し、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の前記領域内に正孔を蓄積するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項５】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、隣接ピクセル相互間を電気的に分離するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項６】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、フォトセンサ、フォトダイオード、フォトゲート及び光伝導体のうちの１つを有しているＣＭＯＳイメージセンサ。
【請求項７】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、３トランジスタ（３Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項８】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、４トランジスタ（４Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項９】
基板内に形成された第１導電型の能動層と、
この能動層の一部の上に形成された少なくとも１つのトランジスタゲートと、
このトランジスタゲートに隣接して形成したフォトセンサと、
このフォトセンサに隣接させて前記能動層内に形成した分離領域と、
この分離領域の一部及び前記能動層の一部の上に形成した分離ゲートと
を具えるイメージセンサ。
【請求項１０】
請求項９に記載のイメージセンサにおいて、前記フォトセンサが、前記少なくとも１つのトランジスタゲートの下に形成されたｐｎｐ接合領域を有し、このｐｎｐ接合領域は、第２導電型の光感応領域上に前記第１導電型の表面層を有し、前記光感応領域は前記第１導電型の前記能動層上に位置しているイメージセンサ。
【請求項１１】
請求項９に記載のイメージセンサにおいて、前記フォトセンサは、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを有しているイメージセンサ。
【請求項１２】
請求項９に記載のイメージセンサを具える、プロセッサに基づくシステム。
【請求項１３】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＣＤイメージセンサを有しているイメージセンサ。
【請求項１４】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＭＯＳイメージセンサを有しているイメージセンサ。
【請求項１５】
入射光エネルギーを受けてこれを電気信号に変換するピクセルを具えるＣＭＯＳイメージセンサであって、前記ピクセルが、
光発生電荷を蓄積する光感応領域と、
この光感応領域から電荷を受けるために、この光感応領域の側部に隣接して位置する浮動拡散領域と、
この浮動拡散領域から電荷を読出すための、少なくとも出力トランジスタを有する読出し回路と、
前記ピクセルの少なくとも一部を囲んで形成された分離領域と、
この分離領域の少なくとも一部の上に形成された分離ゲートと
を具えているＣＭＯＳイメージセンサ。
【請求項１６】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記出力トランジスタのゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項１７】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記分離領域の大部分の上に形成されているＣＭＯＳイメージセンサ。
【請求項１８】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具えるイメージセンサであって、各イメージセンサピクセルが、それぞれ能動層中に形成した光感応領域及び浮動拡散領域を有しており、イメージセンサは更に、
２つの隣接イメージセンサピクセル間に形成されているとともに前記能動層の一部及び分離溝の一部の上に位置している少なくとも１つの分離ゲートを具えているイメージセンサ。
【請求項１９】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、各イメージセンサピクセルが光感応領域及び浮動拡散領域を有しており、集積回路は更に、
互いに隣接するイメージセンサピクセル間に形成された分離領域と、
前記分離領域の一部上に形成された少なくとも１つの分離ゲートと、
この分離ゲートに一定電圧を印加し、この分離ゲートが前記分離領域を常に逆バイアスするようにする電圧源と
を具えている集積回路。
【請求項２０】
請求項１９に記載の集積回路において、前記イメージセンサピクセルが更に、前記光感応領域と前記浮動拡散領域との間にトランスファゲートを有している集積回路。
【請求項２１】
請求項２０に記載の集積回路において、前記トランスファゲートと前記分離ゲートとが同じ導電型である集積回路。
【請求項２２】
請求項１９に記載の集積回路において、前記分離ゲートが前記イメージセンサピクセルの大部分を囲んでいるが、前記トランスファゲート又は前記浮動拡散領域とは接触していない集積回路。
【請求項２３】
第１導電型のドーピングされた層を有する基板と、
このドーピングされた層内に形成されたピクセルセンサセルのアレイと、
各ピクセルセンサセル間に形成された分離領域と、
この分離領域の大部分の上に及び前記ドーピングされた層の少なくとも一部の上に形成された分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２４】
半導体基板上に形成したＣＭＯＳイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、前記ＣＭＯＳイメージセンサピクセルが浮動拡散領域及び光感応能動領域上に且つその間に配置された少なくとも１つのトランスファゲートを有しており、集積回路は更に、
前記半導体基板内に且つ前記ＣＭＯＳイメージセンサピクセルとこれに隣接するＣＭＯＳイメージセンサピクセルとの間に形成された分離溝と、
この分離溝の上に形成され且つ前記光感応能動領域のほぼ全てを囲むように延在する分離ゲートであって、この分離ゲートが前記分離溝をバイアスするような電圧によりバイアスされうるようになっている当該分離ゲートと
を具えている集積回路。
【請求項２５】
基板内にＣＭＯＳピクセルを形成する工程と、
このＣＭＯＳピクセルに隣接する分離領域を形成する工程と、
この分離領域上と、この分離領域に隣接して形成した接続領域の少なくとも一部上とに分離ゲートを形成する工程と
を具えるイメージセンサの形成方法。
【請求項２６】
請求項２５に記載のイメージセンサの形成方法において、この方法が更に、
前記ＣＭＯＳピクセルに対し少なくとも１つのトランジスタゲートを前記分離ゲートと同一の導電型で形成する工程
を具えるイメージセンサの形成方法。
【請求項２７】
請求項２５に記載のイメージセンサの形成方法において、前記分離ゲートの長さを、隣接のＣＭＯＳピクセル相互間のクロストークを最小にするように調整するイメージセンサの形成方法。
【請求項２８】
ピクセルと、このピクセルに隣接する分離領域と、部分的にこの分離領域上に且つ部分的に能動領域上に設けられている分離ゲートとを具えるイメージセンサを動作させるイメージセンサ動作方法において、このイメージセンサ動作方法が、
前記分離ゲートに電圧を印加することにより、前記ピクセルのフォトダイオード領域と前記分離領域との間を分離する分離過程
を具えるイメージセンサ動作方法。
【請求項２９】
請求項２８に記載のイメージセンサ動作方法において、前記分離過程が、前記フォトダイオード領域と前記分離領域との間の接続領域内に正孔を蓄積する過程を有しているイメージセンサ動作方法。
【請求項３０】
基板上に第１導電型の能動層を形成する工程と、
この能動層内にフォトセンサを形成する工程と、
このフォトセンサに隣接させて前記能動層の少なくとも一部の上に且つ分離領域の少なくとも一部の上に分離ゲートを形成する工程と
を具えるイメージセンサ形成方法。
【請求項３１】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを前記分離領域の大部分の上に形成するイメージセンサ形成方法。
【請求項３２】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを形成する前に前記分離領域を形成するイメージセンサ形成方法。
【請求項３３】
請求項３０に記載のイメージセンサ形成方法において、前記フォトセンサを形成する工程が、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを形成する工程を有しているイメージセンサ形成方法。
【請求項３４】
基板内にＣＭＯＳイメージセンサピクセルを形成する工程を具えるＣＭＯＳイメージセンサ形成方法であって、前記ＣＭＯＳイメージセンサピクセルは、
光発生電荷を蓄積する光感応領域を形成し、
この光感応領域の一側に隣接して浮動拡散領域を形成し、
この浮動拡散領域から電荷を読出す出力トランジスタを形成し、
少なくともこの出力トランジスタを有する読出し回路を形成し、
前記ＣＭＯＳイメージセンサピクセルの少なくとも一部を囲む分離領域を形成し、
この分離領域の少なくとも一部の上に分離ゲートを形成する
ことにより形成するＣＭＯＳイメージセンサ形成方法。
【請求項３５】
半導体基板を形成し、
この半導体基板内に複数のＣＭＯＳイメージセンサピクセルを形成し、
これらＣＭＯＳイメージセンサピクセルを回路形態に相互接続し、
これらＣＭＯＳイメージセンサピクセルの各々が光感応領域及び浮動拡散領域を有するようにこれらＣＭＯＳイメージセンサピクセルの各々を形成し、
互いに隣接するＣＭＯＳイメージセンサピクセル間に分離領域を形成し、
この分離領域の少なくとも一部の上に少なくとも１つの分離ゲートを形成し、
この分離ゲートを定電圧にバイアスし、
この定電圧を前記分離領域に印加することによりこの分離領域を逆バイアスする集積回路動作方法。
【請求項３６】
半導体装置内の領域を分離する構造体であって、この構造体が、
イメージセンサ基板内で隣接領域相互間に形成された溝と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーと、
この窒化物のライナー上の酸化物のライナーと、
前記溝の底面で前記イメージセンサ基板と接触するとともに、前記溝の少なくとも一部を充填するエピタキシャル層と
を具えている構造体。
【請求項３７】
請求項３６に記載の構造体において、この構造体が更に、前記溝を充填する導電性材料を有し、この導電性材料は、シリコン、シリコン‐ゲルマニウム及びポリシリコンのうちの１つを有している構造体。
【請求項３８】
請求項３６に記載の構造体において、前記溝の深さが約１０００〜約５０００Åの範囲内である構造体。
【請求項３９】
請求項３６に記載の構造体において、前記溝の深さが約２０００Åよりも深い構造体。
【請求項４０】
請求項３６に記載の構造体において、前記半導体装置がＣＭＯＳイメージセンサを有している構造体。
【請求項４１】
イメージセンサ内の領域を分離する構造体であって、この構造体が、
隣接ピクセル相互間でイメージセンサ基板内に形成された溝と、
この溝の側壁に沿って形成された絶縁ライナーと、
前記溝の底面で前記イメージセンサ基板と接触するエピタキシャル層と、
前記溝内で前記エピタキシャル層上に堆積された、導電性材料を有するフィルタ材料と
を具えている構造体。
【請求項４２】
請求項４１に記載の構造体において、この構造体が更に、前記溝の前記側壁と前記絶縁ライナーとの間に形成された窒化物ライナーを有している構造体。
【請求項４３】
請求項４１に記載の構造体において、前記絶縁ライナーが酸化物材料を有している構造体。
【請求項４４】
基板中に形成した第１導電型の能動層と、
この能動層中に形成した電荷転送領域と、
この電荷転送領域に隣接させて前記能動層中に形成したフォトダイオードであって、第１導電型の前記能動層の領域間に第２導電型の領域を有する当該フォトダイオードと、
前記能動層内に形成され、前記フォトダイオードの前記領域から転送される電荷を受ける電荷収集領域と、
前記能動層に隣接して形成され、溝を有する分離領域と、
この溝を部分的に充填するエピタキシャル材料と、
この溝内でこのエピタキシャル材料上に形成された導電性材料と
を具えているイメージセンサ。
【請求項４５】
請求項４４に記載のイメージセンサにおいて、このイメージセンサが更に、前記溝の少なくとも側壁に沿って形成した絶縁ライナーを具えているイメージセンサ。
【請求項４６】
請求項４４に記載のイメージセンサにおいて、前記導電性材料がシリコンを有しているイメージセンサ。
【請求項４７】
請求項４４に記載のイメージセンサにおいて、前記溝の深さが約１０００〜約５０００Åの範囲内であるイメージセンサ。
【請求項４８】
請求項４４に記載のイメージセンサにおいて、前記溝の深さが約２０００Åよりも深いイメージセンサ。
【請求項４９】
プロセッサと、このプロセッサに結合された半導体装置とを具える処理システムであって、前記半導体装置が、
イメージセンサ基板内で互いに隣接する領域の相互間に形成された溝と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーと、
この窒化物のライナー上の酸化物のライナーと、
前記溝の底面で前記イメージセンサ基板と接触するとともに、前記溝の少なくとも一部を充填するエピタキシャル層と
を具えている処理システム。
【請求項５０】
プロセッサと、このプロセッサに結合されたイメージセンサ装置とを具える処理システムであって、前記イメージセンサ装置が、
基板中に形成した第１導電型の能動層と、
この基板上に形成した電荷転送領域と、
この電荷転送領域に隣接させて形成したフォトダイオードであって、第１導電型の前記能動層の領域間に挟まれた第２導電型の領域を有する当該フォトダイオードと、
このフォトダイオードの前記領域から転送される電荷を受ける電荷収集領域と、
前記能動層の第１導電型の部分であって、相互接続するこれら部分に隣接して形成され、溝を有する分離領域と、
この溝を部分的に充填するエピタキシャル材料と、
この溝内でこのエピタキシャル材料上に形成された導電性材料と
を具えている処理システム。
【請求項５１】
半導体装置内の領域を分離する構造体を形成する構造体形成方法であって、この構造体形成方法が、
半導体装置の領域を分離する溝を基板内に形成する工程と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーを形成する工程と、
この窒化物のライナー上に酸化物のライナーを形成する工程と、
前記溝の底面で前記基板と接触するとともに、前記溝を少なくとも部分的に充填するエピタキシャル層を形成する工程と
を有する構造体形成方法。
【請求項５２】
請求項５１に記載の構造体形成方法において、この構造体形成方法が更に、
シリコン、ポリシリコン及びシリコン‐ゲルマニウムのうちの１つを有する導電性材料を前記エピタキシャル層上に形成する工程
を有する構造体形成方法。
【請求項５３】
請求項５１に記載の構造体形成方法において、前記溝を約２０００Åよりも深い深さに形成する構造体形成方法。
【請求項５４】
基板を形成する工程と、
この基板中に第１導電型の能動層を形成する工程と、
この能動層内に電荷転送領域を形成する工程と、
この電荷転送領域に隣接させて前記能動層内にフォトダイオードを形成する工程であって、第１導電型の前記能動層の領域間に第２導電型の領域を形成する当該工程と、
前記フォトダイオードの前記領域から転送される電荷を受ける電荷収集領域を前記能動層内に形成する工程と、
溝を形成し、この溝を部分的に充填するエピタキシャル材料を形成し、この溝内でこのエピタキシャル材料上に導電性材料を形成することにより前記能動層に隣接して分離領域を形成する工程と
を有するイメージセンサの形成方法。
【請求項５５】
請求項５４に記載のイメージセンサの形成方法において、この方法が更に、
シリコン、ポリシリコン及びシリコン‐ゲルマニウムのうちの１つを有する導電性材料を前記エピタキシャル材料上に形成する工程
を有するイメージセンサの形成方法。
【特許請求の範囲】
【請求項１】
光感応領域を有するピクセルと、
このピクセルに隣接する分離領域と、
この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記ピクセルが更に、前記光感応領域から光電荷を転送する少なくとも１つのトランジスタゲートを有し、前記分離ゲートは、前記少なくとも１つのトランジスタゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項３】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、ｐ導電型の基板と、ｎ導電型のフォトダイオード領域と、ｐ導電型の表面領域とを有しているＣＭＯＳイメージセンサ。
【請求項４】
請求項３に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の領域の少なくとも一部の上に延在し、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の前記領域内に正孔を蓄積するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項５】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、隣接ピクセル相互間を電気的に分離するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項６】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、フォトセンサ、フォトダイオード、フォトゲート及び光伝導体のうちの１つを有しているＣＭＯＳイメージセンサ。
【請求項７】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、３トランジスタ（３Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項８】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、４トランジスタ（４Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項９】
基板内に形成された第１導電型の能動層と、
この能動層の一部の上に形成された少なくとも１つのトランジスタゲートと、
このトランジスタゲートに隣接して形成したフォトセンサと、
このフォトセンサに隣接させて前記能動層内に形成した分離領域と、
この分離領域の一部及び前記能動層の一部の上に形成した分離ゲートと
を具えるイメージセンサ。
【請求項１０】
請求項９に記載のイメージセンサにおいて、前記フォトセンサが、前記少なくとも１つのトランジスタゲートの下に形成されたｐｎｐ接合領域を有し、このｐｎｐ接合領域は、第２導電型の光感応領域上に前記第１導電型の表面層を有し、前記光感応領域は前記第１導電型の前記能動層上に位置しているイメージセンサ。
【請求項１１】
請求項９に記載のイメージセンサにおいて、前記フォトセンサは、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを有しているイメージセンサ。
【請求項１２】
請求項９に記載のイメージセンサを具える、プロセッサに基づくシステム。
【請求項１３】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＣＤイメージセンサを有しているイメージセンサ。
【請求項１４】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＭＯＳイメージセンサを有しているイメージセンサ。
【請求項１５】
入射光エネルギーを受けてこれを電気信号に変換するピクセルを具えるＣＭＯＳイメージセンサであって、前記ピクセルが、
光発生電荷を蓄積する光感応領域と、
この光感応領域から電荷を受けるために、この光感応領域の側部に隣接して位置する浮動拡散領域と、
この浮動拡散領域から電荷を読出すための、少なくとも出力トランジスタを有する読出し回路と、
前記ピクセルの少なくとも一部を囲んで形成された分離領域と、
この分離領域の少なくとも一部の上に形成された分離ゲートと
を具えているＣＭＯＳイメージセンサ。
【請求項１６】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記出力トランジスタのゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項１７】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記分離領域の大部分の上に形成されているＣＭＯＳイメージセンサ。
【請求項１８】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具えるイメージセンサであって、各イメージセンサピクセルが、それぞれ能動層中に形成した光感応領域及び浮動拡散領域を有しており、イメージセンサは更に、
２つの隣接イメージセンサピクセル間に形成されているとともに前記能動層の一部及び分離溝の一部の上に位置している少なくとも１つの分離ゲートを具えているイメージセンサ。
【請求項１９】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、各イメージセンサピクセルが光感応領域及び浮動拡散領域を有しており、集積回路は更に、
互いに隣接するイメージセンサピクセル間に形成された分離領域と、
前記分離領域の一部上に形成された少なくとも１つの分離ゲートと、
この分離ゲートに一定電圧を印加し、この分離ゲートが前記分離領域を常に逆バイアスするようにする電圧源と
を具えている集積回路。
【請求項２０】
請求項１９に記載の集積回路において、前記イメージセンサピクセルが更に、前記光感応領域と前記浮動拡散領域との間にトランスファゲートを有している集積回路。
【請求項２１】
請求項２０に記載の集積回路において、前記トランスファゲートと前記分離ゲートとが同じ導電型である集積回路。
【請求項２２】
請求項１９に記載の集積回路において、前記分離ゲートが前記イメージセンサピクセルの大部分を囲んでいるが、前記トランスファゲート又は前記浮動拡散領域とは接触していない集積回路。
【請求項２３】
第１導電型のドーピングされた層を有する基板と、
このドーピングされた層内に形成されたピクセルセンサセルのアレイと、
各ピクセルセンサセル間に形成された分離領域と、
この分離領域の大部分の上に及び前記ドーピングされた層の少なくとも一部の上に形成された分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２４】
半導体基板上に形成したＣＭＯＳイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、前記ＣＭＯＳイメージセンサピクセルが浮動拡散領域及び光感応能動領域上に且つその間に配置された少なくとも１つのトランスファゲートを有しており、集積回路は更に、
前記半導体基板内に且つ前記ＣＭＯＳイメージセンサピクセルとこれに隣接するＣＭＯＳイメージセンサピクセルとの間に形成された分離溝と、
この分離溝の上に形成され且つ前記光感応能動領域のほぼ全てを囲むように延在する分離ゲートであって、この分離ゲートが前記分離溝をバイアスするような電圧によりバイアスされうるようになっている当該分離ゲートと
を具えている集積回路。
【請求項２５】
基板内にＣＭＯＳピクセルを形成する工程と、
このＣＭＯＳピクセルに隣接する分離領域を形成する工程と、
この分離領域上と、この分離領域に隣接して形成した接続領域の少なくとも一部上とに分離ゲートを形成する工程と
を具えるイメージセンサの形成方法。
【請求項２６】
請求項２５に記載のイメージセンサの形成方法において、この方法が更に、
前記ＣＭＯＳピクセルに対し少なくとも１つのトランジスタゲートを前記分離ゲートと同一の導電型で形成する工程
を具えるイメージセンサの形成方法。
【請求項２７】
請求項２５に記載のイメージセンサの形成方法において、前記分離ゲートの長さを、隣接のＣＭＯＳピクセル相互間のクロストークを最小にするように調整するイメージセンサの形成方法。
【請求項２８】
ピクセルと、このピクセルに隣接する分離領域と、部分的にこの分離領域上に且つ部分的に能動領域上に設けられている分離ゲートとを具えるイメージセンサを動作させるイメージセンサ動作方法において、このイメージセンサ動作方法が、
前記分離ゲートに電圧を印加することにより、前記ピクセルのフォトダイオード領域と前記分離領域との間を分離する分離過程
を具えるイメージセンサ動作方法。
【請求項２９】
請求項２８に記載のイメージセンサ動作方法において、前記分離過程が、前記フォトダイオード領域と前記分離領域との間の接続領域内に正孔を蓄積する過程を有しているイメージセンサ動作方法。
【請求項３０】
基板上に第１導電型の能動層を形成する工程と、
この能動層内にフォトセンサを形成する工程と、
このフォトセンサに隣接させて前記能動層の少なくとも一部の上に且つ分離領域の少なくとも一部の上に分離ゲートを形成する工程と
を具えるイメージセンサ形成方法。
【請求項３１】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを前記分離領域の大部分の上に形成するイメージセンサ形成方法。
【請求項３２】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを形成する前に前記分離領域を形成するイメージセンサ形成方法。
【請求項３３】
請求項３０に記載のイメージセンサ形成方法において、前記フォトセンサを形成する工程が、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを形成する工程を有しているイメージセンサ形成方法。
【請求項３４】
基板内にＣＭＯＳイメージセンサピクセルを形成する工程を具えるＣＭＯＳイメージセンサ形成方法であって、前記ＣＭＯＳイメージセンサピクセルは、
光発生電荷を蓄積する光感応領域を形成し、
この光感応領域の一側に隣接して浮動拡散領域を形成し、
この浮動拡散領域から電荷を読出す出力トランジスタを形成し、
少なくともこの出力トランジスタを有する読出し回路を形成し、
前記ＣＭＯＳイメージセンサピクセルの少なくとも一部を囲む分離領域を形成し、
この分離領域の少なくとも一部の上に分離ゲートを形成する
ことにより形成するＣＭＯＳイメージセンサ形成方法。
【請求項３５】
半導体基板を形成し、
この半導体基板内に複数のＣＭＯＳイメージセンサピクセルを形成し、
これらＣＭＯＳイメージセンサピクセルを回路形態に相互接続し、
これらＣＭＯＳイメージセンサピクセルの各々が光感応領域及び浮動拡散領域を有するようにこれらＣＭＯＳイメージセンサピクセルの各々を形成し、
互いに隣接するＣＭＯＳイメージセンサピクセル間に分離領域を形成し、
この分離領域の少なくとも一部の上に少なくとも１つの分離ゲートを形成し、
この分離ゲートを定電圧にバイアスし、
この定電圧を前記分離領域に印加することによりこの分離領域を逆バイアスする集積回路動作方法。
【請求項１】
光感応領域を有するピクセルと、
このピクセルに隣接する分離領域と、
この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記ピクセルが更に、前記光感応領域から光電荷を転送する少なくとも１つのトランジスタゲートを有し、前記分離ゲートは、前記少なくとも１つのトランジスタゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項３】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、ｐ導電型の基板と、ｎ導電型のフォトダイオード領域と、ｐ導電型の表面領域とを有しているＣＭＯＳイメージセンサ。
【請求項４】
請求項３に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の領域の少なくとも一部の上に延在し、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の前記領域内に正孔を蓄積するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項５】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、隣接ピクセル相互間を電気的に分離するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項６】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、フォトセンサ、フォトダイオード、フォトゲート及び光伝導体のうちの１つを有しているＣＭＯＳイメージセンサ。
【請求項７】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、３トランジスタ（３Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項８】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、４トランジスタ（４Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項９】
基板内に形成された第１導電型の能動層と、
この能動層の一部の上に形成された少なくとも１つのトランジスタゲートと、
このトランジスタゲートに隣接して形成したフォトセンサと、
このフォトセンサに隣接させて前記能動層内に形成した分離領域と、
この分離領域の一部及び前記能動層の一部の上に形成した分離ゲートと
を具えるイメージセンサ。
【請求項１０】
請求項９に記載のイメージセンサにおいて、前記フォトセンサが、前記少なくとも１つのトランジスタゲートの下に形成されたｐｎｐ接合領域を有し、このｐｎｐ接合領域は、第２導電型の光感応領域上に前記第１導電型の表面層を有し、前記光感応領域は前記第１導電型の前記能動層上に位置しているイメージセンサ。
【請求項１１】
請求項９に記載のイメージセンサにおいて、前記フォトセンサは、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを有しているイメージセンサ。
【請求項１２】
請求項９に記載のイメージセンサを具える、プロセッサに基づくシステム。
【請求項１３】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＣＤイメージセンサを有しているイメージセンサ。
【請求項１４】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＭＯＳイメージセンサを有しているイメージセンサ。
【請求項１５】
入射光エネルギーを受けてこれを電気信号に変換するピクセルを具えるＣＭＯＳイメージセンサであって、前記ピクセルが、
光発生電荷を蓄積する光感応領域と、
この光感応領域から電荷を受けるために、この光感応領域の側部に隣接して位置する浮動拡散領域と、
この浮動拡散領域から電荷を読出すための、少なくとも出力トランジスタを有する読出し回路と、
前記ピクセルの少なくとも一部を囲んで形成された分離領域と、
この分離領域の少なくとも一部の上に形成された分離ゲートと
を具えているＣＭＯＳイメージセンサ。
【請求項１６】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記出力トランジスタのゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項１７】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記分離領域の大部分の上に形成されているＣＭＯＳイメージセンサ。
【請求項１８】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具えるイメージセンサであって、各イメージセンサピクセルが、それぞれ能動層中に形成した光感応領域及び浮動拡散領域を有しており、イメージセンサは更に、
２つの隣接イメージセンサピクセル間に形成されているとともに前記能動層の一部及び分離溝の一部の上に位置している少なくとも１つの分離ゲートを具えているイメージセンサ。
【請求項１９】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、各イメージセンサピクセルが光感応領域及び浮動拡散領域を有しており、集積回路は更に、
互いに隣接するイメージセンサピクセル間に形成された分離領域と、
前記分離領域の一部上に形成された少なくとも１つの分離ゲートと、
この分離ゲートに一定電圧を印加し、この分離ゲートが前記分離領域を常に逆バイアスするようにする電圧源と
を具えている集積回路。
【請求項２０】
請求項１９に記載の集積回路において、前記イメージセンサピクセルが更に、前記光感応領域と前記浮動拡散領域との間にトランスファゲートを有している集積回路。
【請求項２１】
請求項２０に記載の集積回路において、前記トランスファゲートと前記分離ゲートとが同じ導電型である集積回路。
【請求項２２】
請求項１９に記載の集積回路において、前記分離ゲートが前記イメージセンサピクセルの大部分を囲んでいるが、前記トランスファゲート又は前記浮動拡散領域とは接触していない集積回路。
【請求項２３】
第１導電型のドーピングされた層を有する基板と、
このドーピングされた層内に形成されたピクセルセンサセルのアレイと、
各ピクセルセンサセル間に形成された分離領域と、
この分離領域の大部分の上に及び前記ドーピングされた層の少なくとも一部の上に形成された分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２４】
半導体基板上に形成したＣＭＯＳイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、前記ＣＭＯＳイメージセンサピクセルが浮動拡散領域及び光感応能動領域上に且つその間に配置された少なくとも１つのトランスファゲートを有しており、集積回路は更に、
前記半導体基板内に且つ前記ＣＭＯＳイメージセンサピクセルとこれに隣接するＣＭＯＳイメージセンサピクセルとの間に形成された分離溝と、
この分離溝の上に形成され且つ前記光感応能動領域のほぼ全てを囲むように延在する分離ゲートであって、この分離ゲートが前記分離溝をバイアスするような電圧によりバイアスされうるようになっている当該分離ゲートと
を具えている集積回路。
【請求項２５】
基板内にＣＭＯＳピクセルを形成する工程と、
このＣＭＯＳピクセルに隣接する分離領域を形成する工程と、
この分離領域上と、この分離領域に隣接して形成した接続領域の少なくとも一部上とに分離ゲートを形成する工程と
を具えるイメージセンサの形成方法。
【請求項２６】
請求項２５に記載のイメージセンサの形成方法において、この方法が更に、
前記ＣＭＯＳピクセルに対し少なくとも１つのトランジスタゲートを前記分離ゲートと同一の導電型で形成する工程
を具えるイメージセンサの形成方法。
【請求項２７】
請求項２５に記載のイメージセンサの形成方法において、前記分離ゲートの長さを、隣接のＣＭＯＳピクセル相互間のクロストークを最小にするように調整するイメージセンサの形成方法。
【請求項２８】
ピクセルと、このピクセルに隣接する分離領域と、部分的にこの分離領域上に且つ部分的に能動領域上に設けられている分離ゲートとを具えるイメージセンサを動作させるイメージセンサ動作方法において、このイメージセンサ動作方法が、
前記分離ゲートに電圧を印加することにより、前記ピクセルのフォトダイオード領域と前記分離領域との間を分離する分離過程
を具えるイメージセンサ動作方法。
【請求項２９】
請求項２８に記載のイメージセンサ動作方法において、前記分離過程が、前記フォトダイオード領域と前記分離領域との間の接続領域内に正孔を蓄積する過程を有しているイメージセンサ動作方法。
【請求項３０】
基板上に第１導電型の能動層を形成する工程と、
この能動層内にフォトセンサを形成する工程と、
このフォトセンサに隣接させて前記能動層の少なくとも一部の上に且つ分離領域の少なくとも一部の上に分離ゲートを形成する工程と
を具えるイメージセンサ形成方法。
【請求項３１】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを前記分離領域の大部分の上に形成するイメージセンサ形成方法。
【請求項３２】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを形成する前に前記分離領域を形成するイメージセンサ形成方法。
【請求項３３】
請求項３０に記載のイメージセンサ形成方法において、前記フォトセンサを形成する工程が、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを形成する工程を有しているイメージセンサ形成方法。
【請求項３４】
基板内にＣＭＯＳイメージセンサピクセルを形成する工程を具えるＣＭＯＳイメージセンサ形成方法であって、前記ＣＭＯＳイメージセンサピクセルは、
光発生電荷を蓄積する光感応領域を形成し、
この光感応領域の一側に隣接して浮動拡散領域を形成し、
この浮動拡散領域から電荷を読出す出力トランジスタを形成し、
少なくともこの出力トランジスタを有する読出し回路を形成し、
前記ＣＭＯＳイメージセンサピクセルの少なくとも一部を囲む分離領域を形成し、
この分離領域の少なくとも一部の上に分離ゲートを形成する
ことにより形成するＣＭＯＳイメージセンサ形成方法。
【請求項３５】
半導体基板を形成し、
この半導体基板内に複数のＣＭＯＳイメージセンサピクセルを形成し、
これらＣＭＯＳイメージセンサピクセルを回路形態に相互接続し、
これらＣＭＯＳイメージセンサピクセルの各々が光感応領域及び浮動拡散領域を有するようにこれらＣＭＯＳイメージセンサピクセルの各々を形成し、
互いに隣接するＣＭＯＳイメージセンサピクセル間に分離領域を形成し、
この分離領域の少なくとも一部の上に少なくとも１つの分離ゲートを形成し、
この分離ゲートを定電圧にバイアスし、
この定電圧を前記分離領域に印加することによりこの分離領域を逆バイアスする集積回路動作方法。
【請求項３６】
半導体装置内の領域を分離する構造体であって、この構造体が、
イメージセンサ基板内で隣接領域相互間に形成された溝と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーと、
この窒化物のライナー上の酸化物のライナーと、
前記溝の底面で前記イメージセンサ基板と接触するとともに、前記溝の少なくとも一部を充填するエピタキシャル層と
を具えている構造体。
【請求項３７】
請求項３６に記載の構造体において、この構造体が更に、前記溝を充填する導電性材料を有し、この導電性材料は、シリコン、シリコン‐ゲルマニウム及びポリシリコンのうちの１つを有している構造体。
【請求項３８】
請求項３６に記載の構造体において、前記溝の深さが約１０００〜約５０００Åの範囲内である構造体。
【請求項３９】
請求項３６に記載の構造体において、前記溝の深さが約２０００Åよりも深い構造体。
【請求項４０】
請求項３６に記載の構造体において、前記半導体装置がＣＭＯＳイメージセンサを有している構造体。
【請求項４１】
イメージセンサ内の領域を分離する構造体であって、この構造体が、
隣接ピクセル相互間でイメージセンサ基板内に形成された溝と、
この溝の側壁に沿って形成された絶縁ライナーと、
前記溝の底面で前記イメージセンサ基板と接触するエピタキシャル層と、
前記溝内で前記エピタキシャル層上に堆積された、導電性材料を有するフィルタ材料と
を具えている構造体。
【請求項４２】
請求項４１に記載の構造体において、この構造体が更に、前記溝の前記側壁と前記絶縁ライナーとの間に形成された窒化物ライナーを有している構造体。
【請求項４３】
請求項４１に記載の構造体において、前記絶縁ライナーが酸化物材料を有している構造体。
【請求項４４】
基板中に形成した第１導電型の能動層と、
この能動層中に形成した電荷転送領域と、
この電荷転送領域に隣接させて前記能動層中に形成したフォトダイオードであって、第１導電型の前記能動層の領域間に第２導電型の領域を有する当該フォトダイオードと、
前記能動層内に形成され、前記フォトダイオードの前記領域から転送される電荷を受ける電荷収集領域と、
前記能動層に隣接して形成され、溝を有する分離領域と、
この溝を部分的に充填するエピタキシャル材料と、
この溝内でこのエピタキシャル材料上に形成された導電性材料と
を具えているイメージセンサ。
【請求項４５】
請求項４４に記載のイメージセンサにおいて、このイメージセンサが更に、前記溝の少なくとも側壁に沿って形成した絶縁ライナーを具えているイメージセンサ。
【請求項４６】
請求項４４に記載のイメージセンサにおいて、前記導電性材料がシリコンを有しているイメージセンサ。
【請求項４７】
請求項４４に記載のイメージセンサにおいて、前記溝の深さが約１０００〜約５０００Åの範囲内であるイメージセンサ。
【請求項４８】
請求項４４に記載のイメージセンサにおいて、前記溝の深さが約２０００Åよりも深いイメージセンサ。
【請求項４９】
プロセッサと、このプロセッサに結合された半導体装置とを具える処理システムであって、前記半導体装置が、
イメージセンサ基板内で互いに隣接する領域の相互間に形成された溝と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーと、
この窒化物のライナー上の酸化物のライナーと、
前記溝の底面で前記イメージセンサ基板と接触するとともに、前記溝の少なくとも一部を充填するエピタキシャル層と
を具えている処理システム。
【請求項５０】
プロセッサと、このプロセッサに結合されたイメージセンサ装置とを具える処理システムであって、前記イメージセンサ装置が、
基板中に形成した第１導電型の能動層と、
この基板上に形成した電荷転送領域と、
この電荷転送領域に隣接させて形成したフォトダイオードであって、第１導電型の前記能動層の領域間に挟まれた第２導電型の領域を有する当該フォトダイオードと、
このフォトダイオードの前記領域から転送される電荷を受ける電荷収集領域と、
前記能動層の第１導電型の部分であって、相互接続するこれら部分に隣接して形成され、溝を有する分離領域と、
この溝を部分的に充填するエピタキシャル材料と、
この溝内でこのエピタキシャル材料上に形成された導電性材料と
を具えている処理システム。
【請求項５１】
半導体装置内の領域を分離する構造体を形成する構造体形成方法であって、この構造体形成方法が、
半導体装置の領域を分離する溝を基板内に形成する工程と、
この溝の少なくとも１つの側壁に被着する窒化物のライナーを形成する工程と、
この窒化物のライナー上に酸化物のライナーを形成する工程と、
前記溝の底面で前記基板と接触するとともに、前記溝を少なくとも部分的に充填するエピタキシャル層を形成する工程と
を有する構造体形成方法。
【請求項５２】
請求項５１に記載の構造体形成方法において、この構造体形成方法が更に、
シリコン、ポリシリコン及びシリコン‐ゲルマニウムのうちの１つを有する導電性材料を前記エピタキシャル層上に形成する工程
を有する構造体形成方法。
【請求項５３】
請求項５１に記載の構造体形成方法において、前記溝を約２０００Åよりも深い深さに形成する構造体形成方法。
【請求項５４】
基板を形成する工程と、
この基板中に第１導電型の能動層を形成する工程と、
この能動層内に電荷転送領域を形成する工程と、
この電荷転送領域に隣接させて前記能動層内にフォトダイオードを形成する工程であって、第１導電型の前記能動層の領域間に第２導電型の領域を形成する当該工程と、
前記フォトダイオードの前記領域から転送される電荷を受ける電荷収集領域を前記能動層内に形成する工程と、
溝を形成し、この溝を部分的に充填するエピタキシャル材料を形成し、この溝内でこのエピタキシャル材料上に導電性材料を形成することにより前記能動層に隣接して分離領域を形成する工程と
を有するイメージセンサの形成方法。
【請求項５５】
請求項５４に記載のイメージセンサの形成方法において、この方法が更に、
シリコン、ポリシリコン及びシリコン‐ゲルマニウムのうちの１つを有する導電性材料を前記エピタキシャル材料上に形成する工程
を有するイメージセンサの形成方法。
【特許請求の範囲】
【請求項１】
光感応領域を有するピクセルと、
このピクセルに隣接する分離領域と、
この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記ピクセルが更に、前記光感応領域から光電荷を転送する少なくとも１つのトランジスタゲートを有し、前記分離ゲートは、前記少なくとも１つのトランジスタゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項３】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、ｐ導電型の基板と、ｎ導電型のフォトダイオード領域と、ｐ導電型の表面領域とを有しているＣＭＯＳイメージセンサ。
【請求項４】
請求項３に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の領域の少なくとも一部の上に延在し、前記分離ゲートは、前記ピクセルの前記光感応領域と前記分離領域との間の前記領域内に正孔を蓄積するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項５】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートは、隣接ピクセル相互間を電気的に分離するようにバイアスされるようになっているＣＭＯＳイメージセンサ。
【請求項６】
請求項１に記載のＣＭＯＳイメージセンサにおいて、前記光感応領域が、フォトセンサ、フォトダイオード、フォトゲート及び光伝導体のうちの１つを有しているＣＭＯＳイメージセンサ。
【請求項７】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、３トランジスタ（３Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項８】
請求項１に記載のＣＭＯＳイメージセンサにおいて、このＣＭＯＳイメージセンサが、４トランジスタ（４Ｔ）ＣＭＯＳイメージセンサを有しているＣＭＯＳイメージセンサ。
【請求項９】
基板内に形成された第１導電型の能動層と、
この能動層の一部の上に形成された少なくとも１つのトランジスタゲートと、
このトランジスタゲートに隣接して形成したフォトセンサと、
このフォトセンサに隣接させて前記能動層内に形成した分離領域と、
この分離領域の一部及び前記能動層の一部の上に形成した分離ゲートと
を具えるイメージセンサ。
【請求項１０】
請求項９に記載のイメージセンサにおいて、前記フォトセンサが、前記少なくとも１つのトランジスタゲートの下に形成されたｐｎｐ接合領域を有し、このｐｎｐ接合領域は、第２導電型の光感応領域上に前記第１導電型の表面層を有し、前記光感応領域は前記第１導電型の前記能動層上に位置しているイメージセンサ。
【請求項１１】
請求項９に記載のイメージセンサにおいて、前記フォトセンサは、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを有しているイメージセンサ。
【請求項１２】
請求項９に記載のイメージセンサを具える、プロセッサに基づくシステム。
【請求項１３】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＣＤイメージセンサを有しているイメージセンサ。
【請求項１４】
請求項９に記載のイメージセンサにおいて、このイメージセンサがＣＭＯＳイメージセンサを有しているイメージセンサ。
【請求項１５】
入射光エネルギーを受けてこれを電気信号に変換するピクセルを具えるＣＭＯＳイメージセンサであって、前記ピクセルが、
光発生電荷を蓄積する光感応領域と、
この光感応領域から電荷を受けるために、この光感応領域の側部に隣接して位置する浮動拡散領域と、
この浮動拡散領域から電荷を読出すための、少なくとも出力トランジスタを有する読出し回路と、
前記ピクセルの少なくとも一部を囲んで形成された分離領域と、
この分離領域の少なくとも一部の上に形成された分離ゲートと
を具えているＣＭＯＳイメージセンサ。
【請求項１６】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記出力トランジスタのゲートと同じ導電型であるＣＭＯＳイメージセンサ。
【請求項１７】
請求項１５に記載のＣＭＯＳイメージセンサにおいて、前記分離ゲートが前記分離領域の大部分の上に形成されているＣＭＯＳイメージセンサ。
【請求項１８】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具えるイメージセンサであって、各イメージセンサピクセルが、それぞれ能動層中に形成した光感応領域及び浮動拡散領域を有しており、イメージセンサは更に、
２つの隣接イメージセンサピクセル間に形成されているとともに前記能動層の一部及び分離溝の一部の上に位置している少なくとも１つの分離ゲートを具えているイメージセンサ。
【請求項１９】
半導体基板上に形成した複数のイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、各イメージセンサピクセルが光感応領域及び浮動拡散領域を有しており、集積回路は更に、
互いに隣接するイメージセンサピクセル間に形成された分離領域と、
前記分離領域の一部上に形成された少なくとも１つの分離ゲートと、
この分離ゲートに一定電圧を印加し、この分離ゲートが前記分離領域を常に逆バイアスするようにする電圧源と
を具えている集積回路。
【請求項２０】
請求項１９に記載の集積回路において、前記イメージセンサピクセルが更に、前記光感応領域と前記浮動拡散領域との間にトランスファゲートを有している集積回路。
【請求項２１】
請求項２０に記載の集積回路において、前記トランスファゲートと前記分離ゲートとが同じ導電型である集積回路。
【請求項２２】
請求項１９に記載の集積回路において、前記分離ゲートが前記イメージセンサピクセルの大部分を囲んでいるが、前記トランスファゲート又は前記浮動拡散領域とは接触していない集積回路。
【請求項２３】
第１導電型のドーピングされた層を有する基板と、
このドーピングされた層内に形成されたピクセルセンサセルのアレイと、
各ピクセルセンサセル間に形成された分離領域と、
この分離領域の大部分の上に及び前記ドーピングされた層の少なくとも一部の上に形成された分離ゲートと
を具えるＣＭＯＳイメージセンサ。
【請求項２４】
半導体基板上に形成したＣＭＯＳイメージセンサピクセルを有する当該半導体基板を具える集積回路であって、前記ＣＭＯＳイメージセンサピクセルが浮動拡散領域及び光感応能動領域上に且つその間に配置された少なくとも１つのトランスファゲートを有しており、集積回路は更に、
前記半導体基板内に且つ前記ＣＭＯＳイメージセンサピクセルとこれに隣接するＣＭＯＳイメージセンサピクセルとの間に形成された分離溝と、
この分離溝の上に形成され且つ前記光感応能動領域のほぼ全てを囲むように延在する分離ゲートであって、この分離ゲートが前記分離溝をバイアスするような電圧によりバイアスされうるようになっている当該分離ゲートと
を具えている集積回路。
【請求項２５】
基板内にＣＭＯＳピクセルを形成する工程と、
このＣＭＯＳピクセルに隣接する分離領域を形成する工程と、
この分離領域上と、この分離領域に隣接して形成した接続領域の少なくとも一部上とに分離ゲートを形成する工程と
を具えるイメージセンサの形成方法。
【請求項２６】
請求項２５に記載のイメージセンサの形成方法において、この方法が更に、
前記ＣＭＯＳピクセルに対し少なくとも１つのトランジスタゲートを前記分離ゲートと同一の導電型で形成する工程
を具えるイメージセンサの形成方法。
【請求項２７】
請求項２５に記載のイメージセンサの形成方法において、前記分離ゲートの長さを、隣接のＣＭＯＳピクセル相互間のクロストークを最小にするように調整するイメージセンサの形成方法。
【請求項２８】
ピクセルと、このピクセルに隣接する分離領域と、部分的にこの分離領域上に且つ部分的に能動領域上に設けられている分離ゲートとを具えるイメージセンサを動作させるイメージセンサ動作方法において、このイメージセンサ動作方法が、
前記分離ゲートに電圧を印加することにより、前記ピクセルのフォトダイオード領域と前記分離領域との間を分離する分離過程
を具えるイメージセンサ動作方法。
【請求項２９】
請求項２８に記載のイメージセンサ動作方法において、前記分離過程が、前記フォトダイオード領域と前記分離領域との間の接続領域内に正孔を蓄積する過程を有しているイメージセンサ動作方法。
【請求項３０】
基板上に第１導電型の能動層を形成する工程と、
この能動層内にフォトセンサを形成する工程と、
このフォトセンサに隣接させて前記能動層の少なくとも一部の上に且つ分離領域の少なくとも一部の上に分離ゲートを形成する工程と
を具えるイメージセンサ形成方法。
【請求項３１】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを前記分離領域の大部分の上に形成するイメージセンサ形成方法。
【請求項３２】
請求項３０に記載のイメージセンサ形成方法において、前記分離ゲートを形成する前に前記分離領域を形成するイメージセンサ形成方法。
【請求項３３】
請求項３０に記載のイメージセンサ形成方法において、前記フォトセンサを形成する工程が、フォトダイオード、フォトゲート、光伝導体、ｐｎｐダイオード及び埋込みダイオードのうちの１つを形成する工程を有しているイメージセンサ形成方法。
【請求項３４】
基板内にＣＭＯＳイメージセンサピクセルを形成する工程を具えるＣＭＯＳイメージセンサ形成方法であって、前記ＣＭＯＳイメージセンサピクセルは、
光発生電荷を蓄積する光感応領域を形成し、
この光感応領域の一側に隣接して浮動拡散領域を形成し、
この浮動拡散領域から電荷を読出す出力トランジスタを形成し、
少なくともこの出力トランジスタを有する読出し回路を形成し、
前記ＣＭＯＳイメージセンサピクセルの少なくとも一部を囲む分離領域を形成し、
この分離領域の少なくとも一部の上に分離ゲートを形成する
ことにより形成するＣＭＯＳイメージセンサ形成方法。
【請求項３５】
半導体基板を形成し、
この半導体基板内に複数のＣＭＯＳイメージセンサピクセルを形成し、
これらＣＭＯＳイメージセンサピクセルを回路形態に相互接続し、
これらＣＭＯＳイメージセンサピクセルの各々が光感応領域及び浮動拡散領域を有するようにこれらＣＭＯＳイメージセンサピクセルの各々を形成し、
互いに隣接するＣＭＯＳイメージセンサピクセル間に分離領域を形成し、
この分離領域の少なくとも一部の上に少なくとも１つの分離ゲートを形成し、
この分離ゲートを定電圧にバイアスし、
この定電圧を前記分離領域に印加することによりこの分離領域を逆バイアスする集積回路動作方法。
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公表番号】特表２００６−５０６８１３（Ｐ２００６−５０６８１３Ａ）
【公表日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願番号】特願２００４−５５２０２４（Ｐ２００４−５５２０２４）
【出願日】平成１５年１１月１２日（２００３．１１．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３５８５９
【国際公開番号】ＷＯ２００４／０４４９８９
【国際公開日】平成１６年５月２７日（２００４．５．２７）
【出願人】（５０３０６６７９０）マイクロン テクノロジー インコーポレイテッド (5)
【Ｆターム（参考）】
【公表日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願日】平成１５年１１月１２日（２００３．１１．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０３５８５９
【国際公開番号】ＷＯ２００４／０４４９８９
【国際公開日】平成１６年５月２７日（２００４．５．２７）
【出願人】（５０３０６６７９０）マイクロン テクノロジー インコーポレイテッド (5)
【Ｆターム（参考）】
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