Ｐ型の再成長したチャネル層を有する半導体トランジスタ
【課題】半導体本体部をわたる電気伝導を制御するための改善されたデバイスを提供すること。
【解決手段】半導体本体部をわたる電気伝導を制御するためのデバイスであって、該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域３８と、第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域３３と、該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域６１と、該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上のチャネル層であって、該井戸領域をわたり該ドリフト領域に伝導性経路を提供する、チャネル層５０と、該ソース領域から該ドリフト領域をわたる電流を制御するための、該チャネル層の上の制御用接触４４とを備える、デバイス。
【解決手段】半導体本体部をわたる電気伝導を制御するためのデバイスであって、該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域３８と、第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域３３と、該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域６１と、該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上のチャネル層であって、該井戸領域をわたり該ドリフト領域に伝導性経路を提供する、チャネル層５０と、該ソース領域から該ドリフト領域をわたる電流を制御するための、該チャネル層の上の制御用接触４４とを備える、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（本発明の分野）
本発明は、伝導性チャネル内の電流を制御するために、ゲート接触に印加された電圧を利用する半導体トランジスタの分野に関する。本明細書中に開示されるデバイスは、特に、広範囲の温度で動作する電力用トランジスタの技術分野において有用である。新しい方法によって形成されたトランジスタは、チャネル層のための再成長した（ｒｅｇｒｏｗｎ）Ｐ型エピタキシャル層を含んでおり、それによって、室温においてまたは高温においても、よりよい制御性を示す。
【背景技術】
【０００２】
（本発明の背景）
チャネル移動度を改善するＮ型の再成長したチャネルを有する従来のＤＭＯＳ（二重拡散型金属酸化物半導体）構造を用いて、炭化ケイ素のＭＯＳＦＥＴを開発するための数多くの努力が進められてきた。Ｎ型の再成長したチャネルの存在は、デバイスの性能において固有の揺らぎを引き起こす。なぜならば、しきい電圧が、動作条件によってシフトするからである。研究結果は、変化するしきい電圧が、製造ステップ（例えば、チャネル層の再成長、Ｎ型のイオン注入、ドーパントの活性化など）の間にデバイスを通して分配される散乱されたキャリアから少なくとも部分的にもたらされることを示している。概して、Ｎ型の再成長した層は、再成長したチャネル層を有しない標準的なトランジスタと比較すると、しきい電圧を約１ボルトまで低減する。しきい電圧のこの変化は、室温および高温の両方において伝導における望ましくない変動をもたらす。
【０００３】
本発明の革新的な特徴は、いくつかの異なる半導体デバイスにおいて有用であり、特にＭＯＳＦＥＴの設計において有効である。同一人に譲渡された特許である、特許文献１（Ｒｙｕ、２００５年）は、電力用ＭＯＳＦＥＴの沿革、構造、および動作特性を説明する文献の有意なリストを記述している。特許文献１（Ｒｙｕ’２３８特許）は、本明細書中に完全に記述されているかのように、参照によって援用される。概して、電力用ＭＯＳＦＥＴは、ゲート接触を利用して、デバイスの半導体チャネルにおける伝導性を制御する。該ゲート上の電圧が十分に高い場合に、トランジスタは、キャリアがソースからデバイスのドリフト領域内を横切ることを適切な反転層が可能にする限り、ソースからドレインに大きな電流を伝導する。
【０００４】
二重拡散などの従来の技術を用いてＳｉＣのＭＯＳＦＥＴを開発するために、数多くの努力がなされてきた。図１は一例を示す。これらの適切に命名されたＤＭＯＳＦＥＴ（二重拡散型金属酸化物半導体電界効果トランジスタ）は、Ｎ型ソース（１６、１７）（または、デバイスの種類に依存する逆の伝導型）を取り囲むＰ型井戸（１２、１４）を含んでいる。ソース（１６、１７）からドレイン（２０）にドリフト領域（２２）をわたって流れる電流のために、在来のＤＭＯＳＦＥＴ（１０）は、Ｐ型井戸（１２、１４）においてチャネル領域（２８）を反転するために、酸化物の層（２６）の頂上にあるゲート接触（２４）上で十分な電圧を必要とし、それにより、ソース（１６、１７）からのＮ型キャリアが、井戸（１２、１４）を横断し、伝導性のドリフト領域（２２）を横切って、ドレイン接触（２０）上に大きな電流を形成する。図１の従来技術を見られたい。
【０００５】
従来技術の特許文献１（Ｒｙｕ’２３８特許）に記述されるように、ＤＭＯＳＦＥＴのｐ井戸は、アルミニウムまたはホウ素を注入された半導体領域であり、ソース領域は、窒素またはリンを注入される。該注入は、１４００℃と１７００℃との間の温度で活性化される。Ｎ＋層への接触は、ニッケル（Ｎｉ）のアニール（ａｎｎｅａｌ）された層であり、一方で、デバイスのＰ＋領域への接触は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、またはチタンおよびアルミニウムの合金（Ｔｉ／Ａｌ）である。窒化ケイ素または二酸化ケイ素などの誘電体の層は、トランジスタの半導体層からゲート接触を分離する。特許文献１（Ｒｙｕ、２００５年）（２段落、４４〜５５行）を見られたい。Ｒｙｕは、ＤＭＯＳＦＥＴについての１つの問題が、反転層における不十分な移動度であり、非常に高いオン抵抗をもたらすことであると述べている（２段落、５８〜６５行）。
【０００６】
特許文献１（Ｒｙｕ’２３８）は、ソースを取り囲む井戸領域を覆う炭化ケイ素の薄い層を形成することによって、あらかじめこの高いオン抵抗をある程度まで緩和した。この薄い層（２６）は、窒素またはリンによってＮ型の伝導性にドーピングされ、ソース領域からドリフト領域に延在する。この薄い半導体層（２６）は、井戸領域を横断するソースからのキャリアのために短絡（ｓｈｏｒｔｉｎｇ）チャネルを提供し、それによって、ソースからドレインへの伝導を増強する。特許文献１（Ｒｙｕ’２３８）（１１段落、３３〜３８行）を見られたい。異なる実施形態において、Ｒｙｕは、再成長したエピタキシャル層を利用する。該エピタキシャル層は、Ｐ型井戸を覆って成長させられ、ドリフト領域にわたって延在する。特許文献１（Ｒｙｕ’２３８）（１２段落、８〜３６行）を見られたい。Ｒｙｕのデバイスのこの実施形態において、再成長した炭化ケイ素の層は、アンドープ（ｕｎｄｏｐｅ）される。
【０００７】
Ｒｙｕの炭化ケイ素の再成長した層は、約０．０５ミクロンから約１ミクロンまでの厚さを有するが、約１０００オングストロームと約５０００オングストロームとの間のより薄い層が好ましい。Ｒｙｕによると、薄い、Ｎ型の短絡チャネルおよび再成長した層は、ゼロバイアスにおいてチャネルを自己空乏化（ｓｅｌｆ ｄｅｐｌｅｔｅ）させて、オフ状態における望ましくない伝導を防止する。これらの層はまた、ソースのキャリアに対して低い抵抗のルートを提供して、反転層がドレインへの伝導を提供することを助ける。さらに、再成長した層は、注入活性化アニーリングによって作成された表面の荒れを低減する。この観点において、伝導性チャネルが、よりよい伝導性のためにエピタキシャル層内に位置決めされる。特許文献１（Ｒｙｕ’２３８）（１２段落、３０〜３５行）を見られたい。
【０００８】
Ｒｙｕは、ゼロバイアス状態を制御して、その状態における伝導性を妨げる一方で、順方向バイアス下でも低いオン抵抗を提供することにおいてかなりの進歩を達成している。しかしなお、Ｎ型の再成長したチャネル層（２６）の存在は、デバイスをオンにするしきい電圧における揺らぎを引き起こす。なぜなら、一つには、温度変動が短絡チャネルおよび再成長した層におけるチャネル空乏化に影響するからである。Ｒｙｕのイオン注入および活性化の当然の結果、界面準位および電子散乱は、Ｒｙｕの再成長した層を有するデバイスにおいて、予測不可能なしきい電圧をさらに複雑にする。実際に、Ｎ型の再成長した層は、再成長した層を有しないデバイスと比較して、しきい電圧を１Ｖも低減し得る。従って、Ｎ型の再成長した層を有するデバイスは、室温または他の動作温度において、ゼロのゲートバイアスでも望ましくない順方向の伝導を示し得る。
【０００９】
様々な動作温度で用いられるデバイスにおいてさえも、しきい電圧を制御する試みは、伝導性チャネルの構造的特徴を前もって操作してきた。例えば、特許文献２（Ｆｕｊｉ、１９９９年）は、ゲートとトランジスタ本体部との間のゲート酸化膜が、デバイスの小形化によってますます薄くなるときに、ゲート不純物がチャネル内に拡散して、ゼロのゲートバイアスにおいて望ましくない伝導を引き起こすということを論じている。（Ｆｕｊｉ、２段落、１７〜２２行）。Ｆｕｊｉは、この問題に対する１つの救済策が、ゲート酸化膜とゲート接触を個別に形成することに見出され得、そのことはもちろん、より高い製造コストをもたらすことを注意している。Ｆｕｊｉは次いで、アニーリング温度およびドーパント注入の種々の角度を変化させることによって、規定された層においてトランジスタ内の拡散的にドーピングされた領域を形成する方法を示唆している。（４段落、２８〜４０行；１３段落、１〜１５行）。
【００１０】
動作温度におけるデバイスのしきい電圧の完全性を保証するための異なる技術において、Ｈａｎらは、ソースのドーピングプロファイルが、チャネル内の伝導性を統御する別の方法であることを示している。ＥＰ ０７４４７６９ Ａ２（１０段落、３〜２９行）を見られたい。Ｈａｎの図５において、チャネル内のリン濃度が減少するときに、ラッチ電流密度は着実に増大するけれども、リンのドーピングが約５ｘ１０１８ｃｍ−３未満の場合に、ラッチは起こらない。Ｈａｎの肯定的な結果にさらに追加すると、その間中、順方向電流密度は少しだけ減少する。概括目的のために、Ｈａｎは、リン濃度がソースの表面に沿って減少するときに、Ｈａｎの図１において、ソースのサイズが垂直に低減され、それにより、チャネルの長さが増大することを示している。チャネル内のＰ＋極性もまた増大し、その結果、予期されるよりも高いしきい電圧を維持する。Ｈａｎ’７６９（１０段落、２５〜３０行）を見られたい。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６，９５６，２３８号明細書
【特許文献２】米国特許第５，９０５，２８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
再成長したＮ型層によってチャネル効率を上げることにおけるＲｙｕの進歩と、この分野における他の努力とをもってしても、しきい電圧に付随する劣化がなく、チャネル内の高い伝導性を有するトランジスタに対する、パワーエレクトロニクスの技術分野におけるニーズがなお存在する。電力用トランジスタのしきい電圧特性を統御する他の試みは、最大の伝導性が達成され得ない範囲までソースを操作することを必要としている。従って、低いオン抵抗、高いチャネル伝導性、および広範囲の動作温度においても信頼できるしきい電圧を有する電力用トランジスタに対する、当該分野の継続的なニーズが存在する。
【課題を解決するための手段】
【００１３】
（本発明の概要）
本発明は、多様な伝導型およびドーピングレベルの区画（ｓｅｃｔｉｏｎ）または領域に分割されたＰ型のチャネル層を有する半導体本体部をわたる電気伝導を制御するためのデバイスである。該デバイス、しばしば、ＭＯＳＦＥＴ（３０）またはＩＧＢＴ（６５）は、該半導体本体部内に少なくとも１つのソース領域（３８、７８）を含み、該ソース領域（３８、７８）は、第１の伝導型を有する。該ソース領域は、第２の伝導型を有する少なくとも１つの井戸領域（３３、３４、８３、８４）によって取り囲まれて、該ソース領域からコレクタ（４２、８２）へのキャリアの流れを制御する。ドリフト領域（５４、８９）は、該ソース領域（３８、７８）の向かい側で該井戸領域（３３、３４、８３、８４）の側面に隣接する伝導性経路を提供し、該ドリフト領域（５４、８９）は、一般に比較的低いドーピングレベルのＮ−の第１の伝導型を有する。該Ｐ型のチャネル層（４６、６６）は、本発明に示されるように、該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上に位置決めされて、該井戸領域をわたり該ドリフト領域への伝導性経路を提供する。本明細書中に記載されるように、該チャネル層（４６、６６）は、領域または分割された区画（５６、５７、５８、６０、７０〜７３）を有し、該ソース領域に隣接する該第１の伝導型と、該井戸領域に隣接する該第２の伝導型との領域または区画を有する。該チャネル層（４６、６６）上の制御用接触（４５、８５）は、該ソースから該ドリフト領域をわたり該ドレインまたはコレクタ接触（４２、８２）への電流を調節する。
【００１４】
本発明に従って形成されたＭＯＳＦＥＴは、動作温度においてノーマリオフ状態を維持する半導体本体部を含むことにより、しきい電圧が該ＭＯＳＦＥＴに印加されるまで、該ソース領域（３８）からの伝導が最小化される。該ゲートに印加される所望のしきい電圧に達する時点まで、該ソース領域からのキャリアは、該ソース領域（３８）と逆の伝導型を有する少なくとも１つの井戸領域（３３、３４）によって伝導を抑止される。該チャネル層に最も近い該井戸領域（３３）は、伝導性が底部から頂上部へと減少するように、後退するドーピングプロファイル（ｒｅｔｒｏｇｒａｄｅ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）を有し得る。このドーピング型は、該チャネル層（４６）に最も近い後退する層（３１）を形成する。次いで、本発明の一実施形態に従うと、該ＭＯＳＦＥＴは、該ＭＯＳＦＥＴの半導体本体部上に形成されたチャネル層（４６）を含み、それにより、該半導体本体部内の該ソース領域（３８）を伝導性のドリフト領域（５４）へと電気的に接続する。
【００１５】
特許請求の範囲のＭＯＳＦＥＴにおける該チャネル層（４６）は、該チャネル層（４６）内に位置決めされる、該ソース領域（３８）と同じ伝導型を有する第１のチャネル層の領域（５６）を含んでいる。該第１のチャネル層の領域（５６）は、該ソース領域（３８）の少なくとも一部分にわたって延在する。該チャネル層（４６）内で該第１のチャネル層の領域（５６）に最も近い、しきい電圧調節領域（５８）は、該ソース領域（３８）と逆の伝導型を有し、それにより、該チャネル層（４６）をわたる伝導を可能にする該しきい電圧を制御する。該しきい電圧調節領域（５８）は、該第１のチャネル層の領域（５６）の最も近くに位置決めされ、該井戸領域（３３）の少なくとも一部分にわたって延在する。該チャネル層（４６）上の制御用接触（４５）は、該チャネル層を介して該ソース領域から流れ出る電流を制御する。
【００１６】
本発明の該Ｐ型のチャネル層（４６、６６）は、該デバイスの２つの異なる構成要素、（ｉ）ソース領域（３８、７８）およびドリフト領域（５４、８９）を組み込む層と、（ｉｉ）該ゲート接触（４５、８５）を支持する絶縁体材料（５２、７６）との間に位置決めされ得る。該チャネル層（４６、６６）を区画または領域に分割することによって、該チャネル層（４６、６６）は、該しきい電圧にわたって、よりよい制御を可能にする。該しきい電圧は、ソースからドレインまでの、または同様に、エミッタからコレクタまでの電流を調節する。従って、本発明の特許請求の範囲のチャネル層における該チャネル層の領域の１つは、しきい電圧調節領域（５８、７２）である。
【００１７】
該Ｐ型のチャネル層（４６、６６）は、多くのトランジスタおよび電流の制御が望ましい他の半導体デバイス内に組み込まれ得る。従って、本発明は、その内がＮ型伝導性にドーピングされている区画または領域（５６、５７、５８、６０、７０〜７３）を有する該Ｐ型のチャネル層（４６、６６）を有する半導体デバイスを形成するための方法を含んでいる。該方法は、（ｉ）少なくとも１つのＰ型の井戸（３３、３４、８３、８４）をＮ型の半導体本体部内に注入するステップであって、該Ｐ型の井戸（３３、３４、８３、８４）によって少なくとも部分的に取り囲まれた、少なくとも１つのＮ型のソース領域（３８、７８）を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ステップと、（ｉｉ）該Ｎ型のソース領域（３８、７８）をドーピングして、Ｎ＋型のソース領域を形成するステップと、（ｉｉｉ）該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型のチャネル層（４６、６６）を成長させるステップと、（ｉｖ）該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換するステップであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ステップと、（ｖ）該チャネル層上にゲート接触（４５、８５）を形成するステップであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ステップとを含んでいる。単に明瞭さのために本明細書に列挙されたこれらのステップは、さらなる効率化のために介在するステップによって他の順序で遂行され得、半導体材料を処理するために使用可能な一般的な技術を利用し得る。
【００１８】
例えば、本発明は以下のことを提供する。
（項目１−Ａ）
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に接して該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
（項目２−Ａ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ａに記載のデバイス。
（項目３−Ａ）
上記チャネル層は、上記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ａに記載のデバイス。
（項目４−Ａ）
上記不均一なドーピング濃度は、上記ドリフト領域の境界に沿って上記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、項目３−Ａに記載のデバイス。
（項目５−Ａ）
上記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、項目３−Ａに記載のデバイス。
（項目６−Ａ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１−Ａに記載のデバイス。
（項目７−Ａ）
上記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目６−Ａに記載のデバイス。
（項目８−Ａ）
上記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、項目１−Ａに記載のデバイス。
（項目９−Ａ）
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目８−Ａに記載のデバイス。
（項目１０−Ａ）
第２のチャネル層の領域は、上記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目９−Ａに記載のデバイス。
（項目１１−Ａ）
上記ソースおよび上記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、項目１−Ａに記載のデバイス。
（項目１２−Ａ）
上記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、項目１１−Ａに記載のデバイス。
（項目１３−Ａ）
上記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１−Ａに記載のデバイス。
（項目１４−Ａ）
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内に形成されたＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続するように該ＭＯＳＦＥＴ半導体本体部上に形成されたチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
（項目１５−Ａ）
上記動作温度は、−５０℃から２００℃の範囲内にある、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１６−Ａ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１７−Ａ）
上記チャネル層は、上記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から上記制御用接触に最も近い該チャネル層の部分に向かう該チャネル層の厚さに沿って不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１８−Ａ）
上記不均一なドーピング濃度は、上記半導体本体部の境界に沿って上記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、項目１７−Ａに記載のＭＯＳＦＥＴ。
（項目１９−Ａ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２０−Ａ）
上記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目１９−Ａに記載のデバイス。
（項目２１−Ａ）
上記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２２−Ａ）
第２のチャネル層の領域は、上記チャネル層の上記しきい電圧調節領域が、一方の側の上記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目２１−Ａに記載のＭＯＳＦＥＴ。
（項目２３−Ａ）
上記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２４−Ａ）
上記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２５−Ａ）
上記第１のチャネル層の領域の向かい側の上記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、項目２２−Ａに記載のＭＯＳＦＥＴ。
（項目２６−Ａ）
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
（項目２７−Ａ）
上記半導体デバイスは、ＭＯＳ制御型サイリスタである、項目２６−Ａに記載の半導体デバイス。
（項目２８−Ａ）
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
（項目２９−Ａ）
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
（項目１−Ｂ）
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
（項目２−Ｂ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ｂに記載のデバイス。
（項目３−Ｂ）
上記チャネル層は、上記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ｂに記載のデバイス。
（項目４−Ｂ）
上記不均一なドーピング濃度は、上記ドリフト領域の境界に沿って上記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、項目３−Ｂに記載のデバイス。
（項目５−Ｂ）
上記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、項目３−Ｂに記載のデバイス。
（項目６−Ｂ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１−Ｂに記載のデバイス。
（項目７−Ｂ）
上記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目６−Ｂに記載のデバイス。
（項目８−Ｂ）
上記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、項目１−Ｂに記載のデバイス。
（項目９−Ｂ）
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目８−Ｂに記載のデバイス。
（項目１０−Ｂ）
第２のチャネル層の領域は、上記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目９−Ｂに記載のデバイス。
（項目１１−Ｂ）
上記ソースおよび上記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、項目１−Ｂに記載のデバイス。
（項目１２−Ｂ）
上記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、項目１１−Ｂに記載のデバイス。
（項目１３−Ｂ）
上記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１−Ｂに記載のデバイス。
（項目１４−Ｂ）
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内のＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続する該ＭＯＳＦＥＴ半導体本体部上のチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
（項目１５−Ｂ）
上記動作温度は、−５０℃から２００℃の範囲内にある、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１６−Ｂ）
上記チャネル層は、上記半導体本体部上の約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度を有するＰ型エピタキシャル層である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１７−Ｂ）
上記チャネル層は、上記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から上記制御用接触に最も近い該チャネル層の部分に向かう、該チャネル層の厚さに沿って不均一なドーピング濃度を有するＰ型エピタキシャル層である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１８−Ｂ）
上記不均一なドーピング濃度は、上記半導体本体部の境界に沿って上記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、項目１７−Ｂに記載のＭＯＳＦＥＴ。
（項目１９−Ｂ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２０−Ｂ）
上記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目１９−Ｂに記載のデバイス。
（項目２１−Ｂ）
上記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２２−Ｂ）
第２のチャネル層の領域は、上記チャネル層の上記しきい電圧調節領域が、一方の側の上記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目２１−Ｂに記載のＭＯＳＦＥＴ。
（項目２３−Ｂ）
上記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２４−Ｂ）
上記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２５−Ｂ）
上記第１のチャネル層の領域の向かい側の上記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、項目２２−Ｂに記載のＭＯＳＦＥＴ。
（項目２６−Ｂ）
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
（項目２７−Ｂ）
上記半導体デバイスは、ＭＯＳ制御型サイリスタである、項目２６−Ｂに記載の半導体デバイス。
（項目２８−Ｂ）
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
（項目２９−Ｂ）
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
【００１９】
（本開示の摘要）
本発明は、デバイスの活性な半導体領域と制御用ゲート接触との間のＰ型チャネル層を有する、半導体本体部をわたる伝導を制御するためのデバイスである。デバイス、しばしば、ＭＯＳＦＥＴまたはＩＧＢＴは、少なくとも１つのソース領域、井戸領域、およびドリフト領域を含む。該Ｐ型チャネル層は、Ｎ型伝導性を示すようにドーピングされた、区画に分割され得るか、または分割された領域であり得る。該チャネル層を異なる伝導性の領域に分割することにより、該チャネル層は、デバイスを介する電流を調節するしきい電圧にわたって、よりよい制御を可能にする。従って、該チャネル層内の分割された領域の１つは、しきい電圧を調節する領域である。該しきい電圧調節領域は、そのオリジナルのＰ型伝導性を維持しており、トランジスタにおいて、その内の伝導性ゾーンを反転するゲート電圧に対して利用可能である。該伝導性ゾーンは、デバイス内の電圧が調節される伝導性チャネルになる。
【図面の簡単な説明】
【００２０】
【図１】図１は、Ｎ型チャネル層を有する従来技術のＭＯＳＦＥＴである。
【図２】図２は、本発明に従って形成されたＭＯＳＦＥＴであり、該ＭＯＳＦＥＴは、Ｐ型チャネル層を有し、その内の領域がＮ型伝導性にドーピングされる。
【図３】図３は、本発明に従って形成されたＩＧＢＴであり、該ＩＧＢＴは、Ｐ型チャネル層を有し、その内の領域がＮ型伝導性にドーピングされる。
【図４】図４は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされたドーピングの概観図である。
【図５】図５は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされた順バイアスのコレクタ電流応答である。
【図６】図６は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされたブロッキング特性の概観図である。
【図７】図７は、従来技術のＮ型チャネル層を有するＭＯＳＦＥＴ、および本発明に従って形成されたＰ型チャネル層を有するＭＯＳＦＥＴのシミュレーションされた伝達特性曲線である。
【発明を実施するための形態】
【００２１】
（実施形態の説明）
本発明は、半導体本体部をわたる電気伝導を制御するためのデバイスであり、特に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（３０）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）（６５）、および広範囲の温度にわたって電力用途に用いられるその他の半導体デバイスに対して有用である。本明細書中に開示されるトランジスタは、トランジスタのソース領域（３８、７８）を取り囲むＰ型井戸（３３、８３）上に、新しくＰ型の再成長したチャネル層（４６、６６）を組み込む。
【００２２】
この詳細な説明は、本発明を字義どおりの用語に制限するべきではない。例えば、別様に言及されない限り、本発明において要素の相対的位置を記載する用語は、それらの最も広い意味を与えられるべきである。例えば、トランジスタの要素または層が、別の層の「上に（ｏｎ）」か、別の要素の「そばに（ｂｅｓｉｄｅ）」か、あるいはデバイスの特定の部分に「隣接して（ａｄｊａｃｅｎｔ）」または「最も近くに（ｐｒｏｘｉｍａｔｅ）」配置される場合に、その用語は、記載された要素の間にデバイスの介在部分が、必要に応じて存在し得ることを示唆する。層が、別の要素に「直接隣接して（ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ）」いるか、または別の要素の「直接そばに（ｄｉｒｅｃｔｌｙ ｂｅｓｉｄｅ）」ある場合に、その用語は一般に、それらの要素の間に介在する要素が全くないことを示す。
【００２３】
当業者は、本発明が、多くの様々な種類のトランジスタデバイス構造において実施され得ることを認識するであろう。従って、本発明は、本明細書中に例示される特定の構造に制限されない。例えば、トランジスタは、構成に依存して、Ｐ型またはＮ型チャネルを含み得る。この本明細書中で用いられる説明が単に例示であるので、本明細書中に記載される任意の層またはトランジスタ領域が、本明細書中で用いられるものとは、反対のドーピング型を有し得る。デバイスが「半導体デバイス」として記載される場合に、そのような用語は、これらに制限されないが、シリコン、炭化ケイ素、ＩＩＩ族窒化物の化合物、他の半導体材料の合金、などを含むすべての可能性のある材料を含んでいる。
【００２４】
上記されたように、本発明の各実施形態は、チャネル層を利用しており、該チャネル層は、該チャネル層の１つの領域から同層のその他の領域まで種々のドーピング特性を有する。該層の全体は、チャネル層（４６）として本明細書中で示されるけれども、チャネル層（４６）内の様々にドーピングされた領域は、それらの個々のドーピング特性またはそれらの機能によって識別される。例えば、チャネル層（４６）内のＰ型領域は、単にＰ型チャネル層の領域として斟酌されるか、またはチャネル伝導性が、チャネル層（４６）のそのＰ型部分によって決定されることにより、しきい電圧調節領域としてさらに正確に斟酌され得る。とにかく、チャネル層（４６）のドーピングされた区画は、全体としてデバイスの単一の層を規定する。
【００２５】
第１の実施形態において、トランジスタデバイス（３５）は、ソース（３８）からドレインまたはコレクタ（４２）までの半導体本体部をわたる伝導を制御する。ゲート接触（４５）は、Ｐ型領域（５８）を反転させて、キャリアがソース（３８）からドリフト領域（５４）を介してコレクタ（４２）に流れるように、デバイスにおける伝導性チャネルゾーン（５０）を形成する。本発明のトランジスタの実施形態は、再成長したチャネル層（４６）を含み、チャネル（５０）を形成するＰ型領域（５８）はその一部分である。本発明の実施形態は、これらに制限されないが、ＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、およびＭＯＳ制御型サイリスタを含む。
【００２６】
本明細書中に記載される再成長したチャネル層（４６）を組み込むデバイスは、一般に半導体本体部をわたる電気伝導を制御する。半導体をわたる制御された伝導は、第１の伝導型を有する半導体本体部内の少なくとも１つのソース領域（３８）からのキャリアを利用する。様々な用途に対する伝導を調節するための適切なしきい電圧を保証するために、本発明を利用するトランジスタ（３０）は、第２の伝導型を有する少なくとも１つの井戸領域（３３、３４）を含み、該少なくとも１つの井戸領域（３３、３４）は、ソース（３８）から発出する電流を制御するためにソース領域（３８）の十分近くに配置される。ドリフト領域（５４）は、井戸領域（３３、３４）の少なくとも１つの側面に隣接し、ソース領域（３８）の向かい側にある。ドリフト領域（５４）は、ソース（３８）と同じ第１の伝導型を有し、ソース領域（３８）からのキャリアに対して伝導性経路を提供する。
【００２７】
上記のトランジスタにおいてさらに示される本発明の一局面は、互いに隣接する逆の伝導型の区画（５６、５７、５８、６０）を有するチャネル層（４６）である。チャネル層（４６）は、デバイス（３０）をわたって延在し、ソース領域（３８）、井戸領域（３３、３４）、およびドリフト領域（５４）の少なくとも一部分の上に位置決めされる。その結果、チャネル層（４６）は、井戸領域（３３）をわたってドリフト領域（５４）に伝導性経路を提供する。図２に示されるように、チャネル層（４６）は、ソース領域（３８）に隣接する第１の伝導型の区画（５６、５７）と井戸領域（３３）に隣接する第２の伝導型の区画（５８）とを有する。
【００２８】
一般的に用いられる特定の実施形態において、本発明に従って形成されたトランジスタ（３０）は、ソース（３８）からドリフト領域（５４）をわたる電流を制御するためのチャネル層（４６）の上の制御用接触（４５）を含む。図２のＭＯＳＦＥＴにおいて、制御用接触は、ポリシリコン（４４）層上の金属層（４５）を含むゲート接触（４５）である。図２のゲート接触は、当該分野において周知の数多くの方法によって形成され得る。
【００２９】
上で論じられた従来技術の再成長したチャネル層（図１）と異なり、本発明の再成長したチャネル層（４６）は、ソース領域（３８）と逆の伝導型を有する半導体材料として最初に形成され得る。例えば、そして本明細書中の本発明の範囲を制限することではなく、Ｎ型ソース領域（３８）を利用するデバイスは、Ｐ型の再成長したチャネル層（４６）のエピタキシャル成長から利益を得ている。概して、Ｐ型の再成長したチャネル層（４６）を用いるデバイスは、Ｎ型の再成長したチャネルを用いる従来技術の対応するデバイス（図１）よりも高いしきい電圧を示す。より高いしきい電圧は、デバイス（３０）が、すべての動作温度に対してゼロボルトのゲート（４５）バイアスでノーマリオフとなる、より大きな保証を提供する。シミュレーション結果は、Ｐ型の再成長したチャネル層（４６）が、室温において１Ｖ超のしきい電圧の増加をもたらし、デバイス（３０）が、通常の動作条件において安定であるというよい徴候を示した。
【００３０】
従って、一実施形態において、本発明は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によってエピタキシャル成長したＰ型チャネル層（４６）を介して半導体層をわたる伝導を制御するためのデバイスである。Ｐ型チャネル層（４６）は、半導体本体部（例えば、トランジスタのドリフト領域（５４））上でエピタキシャルに成長し得、再成長したチャネル層の厚さにわたって不均一なドーピング濃度を有し得る。不均一なドーピング濃度は、再成長したチャネル層（４６）が、ドリフト領域（５４）の境界に沿って、制御用接触すなわちゲート接触（４５）に最も近い再成長したチャネル層（４６）の部分のドーピング濃度よりも高いドーピング濃度を有する設計を達成し得る。不均一なドーピング濃度は、任意の望ましい形態（例えば、デルタ（δ）形状のドーピングプロファイル）のドーピングプロファイルを有し得る。
【００３１】
デバイスの各領域のドーピングレベルは、使用に合うようにすぐに調整される。好適な実施形態において、ソース（３８）は、高濃度にドーピングされたＮ型（Ｎ＋＋）であり、井戸領域は、高濃度にドーピングされたＰ型（Ｐ＋＋）（３４）である少なくとも１つの部分を有する。ソース領域を取り囲む井戸領域は、複数のドーピングレベルを含み得る。例えば、井戸領域が、ソース（３８）のいずれかの側のＰ＋井戸（３３）とソース（３８）の下のＰ＋＋井戸（３４）とによってソースからの伝導を制御する場合に、デバイス性能は増大する。この実施形態において、Ｎ型ソース（３８）は、多様であるが有効なドーピングレベルのＰ型井戸領域によって取り囲まれる。
【００３２】
Ｐ＋井戸領域（３３）は、ドーピングプロファイルが、底部から頂上部まで比較的一貫したドーピングを有する、概して箱型のプロファイルである注入技術を用いて形成され得る。追加の実施形態において、Ｐ＋井戸領域（３３）は、「表面に向かって後退する（ｒｅｔｒｏｇｒａｄｅ ｔｏ ｔｈｅ ｓｕｒｆａｃｅ）」または「埋め込み注入」などのドーピング技術を利用し得る。この実施形態において、後退するプロファイルは、井戸の底部から井戸の頂上部へと（すなわち、ドリフト領域（５４）に最も近い井戸（３３、８３）の部分から再成長したチャネル層（４６）に最も近い井戸の部分へと）減少するｐ型のドーピング濃度を含んでいる。後退するプロファイルによるドーピングを特徴とするＰ＋井戸（３３）によって、Ｐ＋井戸（３３）の頂上部の領域（３１）が、実際にｎ型の伝導性をもつことは可能である。図２および図３は、Ｐ＋井戸のこれら随意の頂上部の領域（３１、８１）を示しており、該領域は、Ｐ＋井戸内の点線から始まる。
【００３３】
Ｐ＋井戸（３３、８３）に対して、箱型プロファイル、埋め込み注入、または表面に向かって後退する形態のいずれかを利用することは、本明細書中に開示されるデバイスの範囲の内にある。Ｐ＋井戸（３３）の底部からＰ＋井戸（３３）の頂上部へとｐ型キャリアレベルを減少させることを含む後退するプロファイルを用いることによって、デバイスは、井戸（３３）表面上の結晶の損傷を低減した。なぜならば、表面注入が低減されたか、または取り除かれさえしたからである。後退するプロファイルはさらに、再成長したｐ型層の領域（５８）だけでなくＰ＋井戸（３３）の頂上部の領域（３１）も含むために、Ｐ型のしきい電圧調節部分（５８）として本明細書中に示される、反転チャネル領域（５８）を厚くする。同じことが、図３のＩＧＢＴの実施形態にあてはまる。この技術は、デバイスのチャネル抵抗を顕著に低減する。
【００３４】
本明細書中に開示される本発明は、Ｐ型の再成長したチャネル層（４６）を様々な伝導型の区画（５６、５７、５８、６０）へと分割することによって、さらなる制御機能を再成長したチャネル層（４６）に対して追加する。チャネル層（４６）のこれらの様々にドーピングされた区画は、チャネル層の領域（５６、５７、５８、および６０）として本明細書中に示される。チャネル層（４６）が領域（５６、５７、５８、および６０）に分割されることを考慮すれば、ゲート接触（４５）電圧は、Ｎ型のソース（３８）に最も近いＰ型の再成長したチャネル層の区画（５８）のチャネルゾーン（５０）と称される部分のみを反転させる。図２のチャネル層（４６）において、Ｎ＋ソース（３８）は、ソース（３８）からＮ型チャネル層の領域（５６、５７）を介してＰ型チャネル層の領域（５８）のチャネルゾーン（５０）に伝導のためのキャリアを提供する。その時点で、キャリアは、ドリフト領域（５４）をわたりコレクタ（４２）に向かって一掃される。
【００３５】
別個にドーピングされたチャネル層の領域（５６、５７、５８、６０）は、ゲート（４５）上の電圧が、デバイス（３０）を介して伝導する電流の大きさを正確に操作することを可能にする付加的な制御レベルを追加する。上記されたように、チャネル層（４６）は、好適にはソース領域（３８）と逆の伝導型によって始まる。図２のデバイスにおいて、チャネル層（４６）は、エピタキシャルに成長したＰ型の半導体層である。Ｐ型チャネル層（４６）の領域は、Ｎ型伝導性の様々なレベルにドーピングされて、本明細書の目的に対して所望される電圧制御を達成する。図２において、チャネル層の領域は、Ｎ＋＋型（５６）からＮ型（５７）に、そしてＰ型（５８）に変化して、Ｎ（６０）に戻る。図２に示すように、デバイスの各側面は、対称的なドーピングスキームを有し得る。チャネル層（４６）に対する１つの設計は、十分なドーピングを有する分割された領域を含むことにより、使用に合うようにすぐに調整され得る様々なドーピングレベルを有するＮ型領域（５６、５７、６０）によって取り囲まれたＰ型チャネル層の領域（５８）を形成する。分割されたＰ型のチャネル層の領域（５８）は、キャリアがＰ型チャネル層の領域（５８）と交差して、デバイスを介する伝導を可能にするために必要な追加的な制御量をしきい電圧に提供する。しきい電圧は、Ｐ型チャネル層の領域（５８）の一部分を反転させ、そこを介して伝導性チャネルゾーン（５０）を形成するために十分な大きさでなければならない。伝導性チャネルゾーン（５０）が確立すると、ソース（３８）からのキャリアは、チャネル層（４６）を横断し、それによって井戸（３３、３４）を脱出する。Ｎ＋＋の分割されたチャネル層の領域（５６）およびＮ型のチャネル層の領域（５７）は、ソース（３８）の少なくとも一部分の上に延在し、伝導性チャネル（５０）をわたる追加のキャリアを提供する。
【００３６】
追加の設計の詳細は、使用に依存する図２のデバイス（３０）にすぐに組み込まれ得る。本発明または本発明の任意の部分を組み込み得るデバイスを制限することなく、電流を制御するデバイスの全体は、一般に基板上でエピタキシャルに成長する半導体材料の層を組み込む。例示的なデバイスは、一方の側にコレクタ接触（４２）を有し、他方の側にエピタキシャルに形成された半導体ドリフト領域すなわちドリフト層（５４）を有する炭化ケイ素基板（４１）を含んでいる。ドリフト領域は、Ｎ−伝導型であり得る。Ｐ型のドーパントを注入することによって、ドリフト層（５４）の上の層は、少なくとも１つのＰ＋＋井戸領域（３４）と、少なくとも１つのＰ＋井戸領域（３３）とを含み、それらの両方が、ドーパントをＰ＋＋井戸領域（３８）上の半導体領域に注入することによって形成されたＮ＋ソース領域（３８）を、少なくとも部分的に取り囲む。Ｐ＋＋型の接合終端井戸（３５）は、デバイス（３０）のいずれかの側のそれぞれの井戸領域のそばに配置される。チャネル層（４６）は、ソース（３８）、井戸（３３、３４）、およびドリフト領域（５４）の一部分を含むドーピングされたエピタキシャル層の上に位置決めされる。ドリフト領域のこの上方の部分は、トランジスタのＪＦＥＴ領域を形成するエピタキシャル層（６１）であり得、Ｎ型伝導性である。二酸化ケイ素または他の不動態化材料などのゲート絶縁体（５２）は、チャネル層（４６）を被覆して、ゲート接触（４５）が形成され得る領域を形成する。
【００３７】
この種類の技術においてしばしば用いられるように、デバイスの様々な部分は、ソース（３８）からコレクタ（４２）への伝導の機能的な制御を可能にする任意のドーピング範囲にドーピングされ得る。単に例示のためであり、用いられ得るドーピング範囲を制限することではなく、図２のデバイスは、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のドーピングレベルによってＮ＋型の伝導性にドーピングされた基板（４１）を有し得る。ソース領域（３８）は、約１ｘ１０２０ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＮ＋型のソース領域である。ソース領域（３８）のまわりの井戸（３３、３４）は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされた少なくとも１つのＰ＋型の井戸区画（３３）と、約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画（３４）とを含む。井戸領域の一部分が、該ソース領域と接合終端井戸（３５）との間にあるように、接合終端井戸（３５）は、ドリフト領域（５４）の向かい側に位置決めされ得る。Ｐ＋＋接合終端井戸（３５）は、約１ｘ１０１９ｃｍ−３のレベルにドーピングされる。
【００３８】
Ｎ＋＋チャネル層の領域（５６）は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされ、Ｎ型チャネル層の領域（５７）は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされ、Ｐ型チャネル層の残余、すなわち、しきい電圧調節領域は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間の範囲内でエピタキシャルに成長させられるので、そのオリジナルのドーピングレベルを維持する。
【００３９】
上記されたように、ＭＯＳＦＥＴへと組み込まれる新しいチャネル層（４６）は、本発明の範囲内にある。動作温度において非伝導の状態であるノーマリオフを維持するＭＯＳＦＥＴ（３０）が、半導体本体部内に形成されることにより、ソース領域（３８）からの伝導は、しきい電圧がＭＯＳＦＥＴに印加されるまで最小化される。制御用接触、すなわちゲート（４５）上の電圧がしきい電圧に達するまで、ソース領域（３８）からのキャリアは、ソース領域（３８）と逆の伝導型を有する少なくとも１つの井戸領域（３３、３４）によって伝導を抑止される。この新しいＭＯＳＦＥＴ構造は、上記されたチャネル層（４６）を含むことにより、ソース領域（３８）を半導体本体部内の伝導性領域（５４）に電気的に接続する。第１のチャネル層の領域（５６）は、チャネル層（４６）内に位置決めされ、ソース領域（３８）と同じ伝導型を有するが、最適設計および性能に対して必要なときに、ソースのドーピングレベルおよび分割された領域のドーピングレベルは変更され得る。この第１のチャネル層の領域（５６）は、ソース領域（３８）の少なくとも一部分をわたって延在し、好適にはソース領域（３８）の頂上部に位置決めされる。
【００４０】
本明細書中の本発明の一局面は、チャネル層（４６）が、様々なドーピング型およびドーピングレベルを有する領域（５６、５７、５８、および６０）を含むことである。これらの領域の１つは、Ｐ型のチャネル層の領域として上記された、しきい電圧調節領域（５８）として役立つ。しきい電圧調節領域は、チャネル層（４６）内に配置され、ソース領域（３８）と逆の伝導型を有することにより、チャネル層（４６）をわたる伝導を可能にするしきい電圧を制御する。しきい電圧調節領域（５８）は、第１の分割されたチャネル領域（５６）に隣接して位置決めされ、ソース領域（３８）を取り囲む井戸領域（３３）の少なくとも一部分にわたって延在する。
【００４１】
チャネル層（４６）がエピタキシャルに成長したＰ型の層であり得ることを想起することは重要であり、その内の様々に分割された領域は、ＭＯＳＦＥＴを介する伝導を制御することに対して望ましいように、Ｎ領域およびＮ＋＋領域を作成する標準的な方法によってドーピングされる。該伝導は、チャネル層（４６）のｐ型の部分（５８）を反転する能力を有する、チャネル層の上に配置されたゲート接触（４５）によって最終的に制御される。
【００４２】
本発明に従ってＭＯＳＦＥＴを形成することにおいて、上記された設計パラメータはすべて、ＭＯＳＦＥＴ内に組み込むために利用可能である。ドーピング型、ドーピングレベル、ドーピングプロファイル、特定の領域の位置、および他の因子などのこれらのパラメータは、繰り返されないけれども、これらもまた完全に記述されているかのように、本明細書中に援用される。便益のために、用語「Ｐ型のチャネル層の領域」と用語「しきい電圧調節領域」とは均等であり、チャネル層（４６）のＰ型領域（５８）として図２において示される。
【００４３】
本発明の全体は、しきい電圧がゲート（４５）に印加されるまで、信頼性をもって非伝導の状態に留まるＭＯＳＦＥＴ（３０）を形成することにおいて有用である。ＭＯＳＦＥＴは特に、−５０℃から２００℃までの範囲の動作温度に対して、しきい電圧において制御された電流（そして、しきい電圧未満で電流は全く流れない）を提供することに熟達（ａｄｅｐｔ）する。これは、（ｉ）ソース領域（３８）と、（ｉｉ）ソース領域（３８）を少なくとも部分的に取り囲む井戸領域（３３、３４）との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型のチャネル層（４６）を有することに部分的に起因している。上記されたように、第１のチャネル層の領域（５６）は、チャネル層内に位置決めされ、ソース領域（３８）の少なくとも一部分を被覆する。第１のチャネル層の領域（５６）がＮ型であるように、この第１のチャネル層の領域（５６）は、十分にドーピングされる。Ｐ型のチャネル層の領域（５８）として上記された、しきい電圧調節領域は、チャネル層（４６）内に第１のチャネル領域（５６）に隣接して位置決めされ、井戸領域（３３）の少なくとも一部分にわたって延在する。Ｐ型の伝導性を有するこのしきい電圧調節領域（５８）は、ソース領域（３８）から井戸領域（３３）をわたる伝導を可能にするために必要なしきい電圧を制御する。実用的なトランジスタにおいて一般的であるように、本発明のＭＯＳＦＥＴは、ソースから井戸領域をわたる電流を制御するための、チャネル層（４６）上の制御用接触すなわちゲート（４５）を含んでいる。
【００４４】
本明細書中に記述されるように、他のデバイスもまた、チャネル層（４６）から利益を得ている。図３に示されるように、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）（６５）は、その内に種々のドーピング特性の区画（７０、７１、７２、７３）を有するチャネル層（６６）を組み込むことによって、制御されたしきい電圧を有し得る。本発明のＩＧＢＴ（６５）は、第１の伝導型のエミッタ領域（７８）を含み、ここで該エミッタ領域（７８）は、チャネル層（６６）とベース領域（８３、８４）との間に位置決めされ、逆の伝導型のベース領域（８３、８４）によって少なくとも部分的に取り囲まれる。ＩＧＢＴ（６５）はさらに、チャネル層（６６）上のベース接触（８５）を含み、ここで、ベース領域（８３、８４）とコレクタ（８２）との間の少なくとも１つのｐ−ｎ接合を介する伝導を制御するための、ゲート接触（８５）が、エミッタ領域（７８）とベース領域（８３、８４）との両方の少なくとも一部分の長さにわたって延在する。ＩＧＢＴは、Ｐ型伝導性の基板（９０）上に形成され得て、Ｎ型伝導性のＪＦＥＴ領域（８７）の下にＮ型のドリフト領域（８９）を支持する。ＪＦＥＴ領域（８９）は、製造プロセスの間にドリフト領域上に形成されたエピタキシャル層であり得る。
【００４５】
ＩＧＢＴは、様々なドーピング特性の区画または領域（７０、７１、７２、７３）を組み込む分割されたチャネル層を有することによってさらに特徴付けられる。一実施形態において、ＩＧＢＴチャネル層の第１の領域（７０）は、チャネル層（６６）内に位置決めされ、エミッタ領域（７８）と同じ伝導型を有する。第１のチャネル層の領域（７０）は、エミッタ領域（７８）の少なくとも一部分にわたって延在し、しきい電圧調節領域（７２）もまた、チャネル層（６６）内に位置決めされ、エミッタ領域（７８）と逆の伝導型を有する。しきい電圧調節領域（７２）は好適には、チャネル層の第１の領域（７０）に隣接して、ベース領域（８３）の少なくとも一部分にわたって延在する。しきい電圧調節領域は、ソース領域からＩＧＢＴのコレクタ（８２）に向かう伝導を可能にするために必要な、ゲート上のしきい電圧を増大する。
【００４６】
上記されたデバイスまたは装置の実施形態に加えて、デバイスを形成する方法はさらに、本発明の独特な性質を例示する。本明細書の方法は、制御されたしきい電圧レベルを有する半導体デバイスを形成することを含み、該しきい電圧レベルは、ソース領域（３８、７８）から井戸領域（３３、８３）をわたり半導体デバイスの本体部内のドリフト領域（５４、８９）への伝導を可能にする。該方法は、（ｉ）少なくとも１つのＰ型の井戸（３３、３４、８３、８４）をＮ型またはＮ−型の半導体本体部内に注入するステップであって、該Ｐ型の井戸（３３、３４、８３、８４）によって少なくとも部分的に取り囲まれた、少なくとも１つのＮ型のソース領域（３８、７８）を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ステップと、（ｉｉ）該Ｎ型のソース領域（３８、７８）をドーピングして、Ｎ＋型のソース領域（３８、７８）を形成するステップと、（ｉｉｉ）該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型のチャネル層（４６、６６）を成長させるステップと、（ｉｖ）該Ｐ型のチャネル層（４６、６６）の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域（５６、５７、５８、６０、７０〜７３）に転換するステップであって、該Ｎ型のチャネル層の領域は、該オリジナルのＰ型の再成長したチャネル層（４６、６６）の少なくとも１つのＰ型の区画（５８、７２）の側面の向かい側に接する、ステップと、（ｖ）該チャネル層（４６、６６）上にゲート接触（４５、８５）を形成するステップであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ステップとを含んでいる。さらに、該方法は、該ソース領域に隣接するＮ型のエピタキシャルＪＦＥＴ領域（６１、８７）を形成することを含み得る。単に明瞭さのために本明細書に列挙されたこれらのステップは、さらなる効率化のために介在するステップによって他の順序で遂行され得、半導体材料を処理するために使用可能な一般的な技術を利用し得る。
【００４７】
本発明の方法は、従来技術のプロセス段階に起因する特定のピットフォール（ｐｉｔｆａｌｌ）の発生を防止する。Ｎ型のチャネル層を形成するための従来から公知のプロセスは、デバイスの層内でキャリア散乱をもたらし、これらの散乱されたキャリアは、伝導のためにデバイスをオンにするしきい電圧に影響する。すなわち、散乱されたキャリアは、しきい電圧を低下させて、望ましくない伝導を可能にする。デバイスの製造ステップの間に散乱は起こり、該ステップは、これらに制限されないが、層の厚さを変えるドーピングの手順またはステップ、チャネル領域を規定することにおける整列不良、または活性化温度の浮動などを含んでいる。本発明のＰ型の再成長したチャネル層（図２、参照番号４６）は、顕著に少ない散乱をもたらし、しきい電圧への有害な効果を最小化して、大量生産のためのデバイス収量を潜在的に増強する。
【００４８】
その他の利益はまた、トランジスタ内のチャネルを形成するためにＰ型の再成長した層（４６）を用いることにおいて明らかである。例えば、シミュレーション結果は、Ｐ型の再成長したチャネル層を有する提案されたＭＯＳＦＥＴが、Ｎ型の再成長したチャネルを有するＭＯＳＦＥＴよりもかなり低い逆方向漏れ電流を表すことを示した。
【００４９】
Ｐ型半導体材料の再成長したチャネル層を作製するための本明細書中に開示された方法はまた、従来のＤＭＯＳＦＥＴを形成することに対して適合性がある。しかし、本発明の方法は、自動整列（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）ＤＭＯＳＦＥＴ作製プロセスにおいて用いられる緩衝処理された（ｂｕｆｆｅｒｅｄ）酸化物エッチング（「ＢＯＥ湿式エッチング」）の代わりに、写真マスクの機能によってのみチャネル長を規定する追加された利益を有する。この利点は、デバイス性能の再現性を顕著に保証し得、大量生産に対して有意である。
【００５０】
シミュレーションされた試験は、本発明に従って形成されたトランジスタが、広範囲の電圧および温度において、高度に制御された電流応答を含むことを示した。図４は、使用のために製造され得たＭＯＳＦＥＴに類似する、ドーピングされた半導体ＭＯＳＦＥＴの図式的表現である。ドーピング型は、図１に対して上記された説明に対応し、ドーピングレベルは、図４の凡例に示される。図５に示されるように、多様なドーピングプロファイルを有するＰ型の再成長したチャネル層を有するトランジスタは、ゲート電圧および基板電圧の広い範囲（ｓｐｅｃｔｒｕｍ）にわたって、よく制御されたドレイン電流を示している。さらによりよい結果が図６に続いており、それは、基板電圧がゼロボルトから１２０ボルトに及ぶ場合でさえ、本発明のＰ型のチャネルによって形成されたデバイスの電流応答が、動作温度において一貫していることを示す。比較すると、従来技術のＮ型の再成長したチャネル層を有するトランジスタは、ゲート電圧にかかわらず、その電流応答の制御性を急速に失う。
【００５１】
図７は、上述されたＰ型の再成長したチャネル層を有するトランジスタが、同じ動作温度において、従来技術のＮ型のチャネル層よりも約１ボルト高いしきい電圧を達成し得ることを特に示している。もちろん、しきい電圧は、図７に示されるように、チャネル層のドーピングレベルに依存する。
【００５２】
図面および明細書において、本発明の好適な実施形態が記述され、特定の用語が利用されたけれども、それらは、制限の目的のためではなく、単に一般的および説明的な意味で用いられ、本発明の範囲は、特許請求の範囲において規定される。
【技術分野】
【０００１】
（本発明の分野）
本発明は、伝導性チャネル内の電流を制御するために、ゲート接触に印加された電圧を利用する半導体トランジスタの分野に関する。本明細書中に開示されるデバイスは、特に、広範囲の温度で動作する電力用トランジスタの技術分野において有用である。新しい方法によって形成されたトランジスタは、チャネル層のための再成長した（ｒｅｇｒｏｗｎ）Ｐ型エピタキシャル層を含んでおり、それによって、室温においてまたは高温においても、よりよい制御性を示す。
【背景技術】
【０００２】
（本発明の背景）
チャネル移動度を改善するＮ型の再成長したチャネルを有する従来のＤＭＯＳ（二重拡散型金属酸化物半導体）構造を用いて、炭化ケイ素のＭＯＳＦＥＴを開発するための数多くの努力が進められてきた。Ｎ型の再成長したチャネルの存在は、デバイスの性能において固有の揺らぎを引き起こす。なぜならば、しきい電圧が、動作条件によってシフトするからである。研究結果は、変化するしきい電圧が、製造ステップ（例えば、チャネル層の再成長、Ｎ型のイオン注入、ドーパントの活性化など）の間にデバイスを通して分配される散乱されたキャリアから少なくとも部分的にもたらされることを示している。概して、Ｎ型の再成長した層は、再成長したチャネル層を有しない標準的なトランジスタと比較すると、しきい電圧を約１ボルトまで低減する。しきい電圧のこの変化は、室温および高温の両方において伝導における望ましくない変動をもたらす。
【０００３】
本発明の革新的な特徴は、いくつかの異なる半導体デバイスにおいて有用であり、特にＭＯＳＦＥＴの設計において有効である。同一人に譲渡された特許である、特許文献１（Ｒｙｕ、２００５年）は、電力用ＭＯＳＦＥＴの沿革、構造、および動作特性を説明する文献の有意なリストを記述している。特許文献１（Ｒｙｕ’２３８特許）は、本明細書中に完全に記述されているかのように、参照によって援用される。概して、電力用ＭＯＳＦＥＴは、ゲート接触を利用して、デバイスの半導体チャネルにおける伝導性を制御する。該ゲート上の電圧が十分に高い場合に、トランジスタは、キャリアがソースからデバイスのドリフト領域内を横切ることを適切な反転層が可能にする限り、ソースからドレインに大きな電流を伝導する。
【０００４】
二重拡散などの従来の技術を用いてＳｉＣのＭＯＳＦＥＴを開発するために、数多くの努力がなされてきた。図１は一例を示す。これらの適切に命名されたＤＭＯＳＦＥＴ（二重拡散型金属酸化物半導体電界効果トランジスタ）は、Ｎ型ソース（１６、１７）（または、デバイスの種類に依存する逆の伝導型）を取り囲むＰ型井戸（１２、１４）を含んでいる。ソース（１６、１７）からドレイン（２０）にドリフト領域（２２）をわたって流れる電流のために、在来のＤＭＯＳＦＥＴ（１０）は、Ｐ型井戸（１２、１４）においてチャネル領域（２８）を反転するために、酸化物の層（２６）の頂上にあるゲート接触（２４）上で十分な電圧を必要とし、それにより、ソース（１６、１７）からのＮ型キャリアが、井戸（１２、１４）を横断し、伝導性のドリフト領域（２２）を横切って、ドレイン接触（２０）上に大きな電流を形成する。図１の従来技術を見られたい。
【０００５】
従来技術の特許文献１（Ｒｙｕ’２３８特許）に記述されるように、ＤＭＯＳＦＥＴのｐ井戸は、アルミニウムまたはホウ素を注入された半導体領域であり、ソース領域は、窒素またはリンを注入される。該注入は、１４００℃と１７００℃との間の温度で活性化される。Ｎ＋層への接触は、ニッケル（Ｎｉ）のアニール（ａｎｎｅａｌ）された層であり、一方で、デバイスのＰ＋領域への接触は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、またはチタンおよびアルミニウムの合金（Ｔｉ／Ａｌ）である。窒化ケイ素または二酸化ケイ素などの誘電体の層は、トランジスタの半導体層からゲート接触を分離する。特許文献１（Ｒｙｕ、２００５年）（２段落、４４〜５５行）を見られたい。Ｒｙｕは、ＤＭＯＳＦＥＴについての１つの問題が、反転層における不十分な移動度であり、非常に高いオン抵抗をもたらすことであると述べている（２段落、５８〜６５行）。
【０００６】
特許文献１（Ｒｙｕ’２３８）は、ソースを取り囲む井戸領域を覆う炭化ケイ素の薄い層を形成することによって、あらかじめこの高いオン抵抗をある程度まで緩和した。この薄い層（２６）は、窒素またはリンによってＮ型の伝導性にドーピングされ、ソース領域からドリフト領域に延在する。この薄い半導体層（２６）は、井戸領域を横断するソースからのキャリアのために短絡（ｓｈｏｒｔｉｎｇ）チャネルを提供し、それによって、ソースからドレインへの伝導を増強する。特許文献１（Ｒｙｕ’２３８）（１１段落、３３〜３８行）を見られたい。異なる実施形態において、Ｒｙｕは、再成長したエピタキシャル層を利用する。該エピタキシャル層は、Ｐ型井戸を覆って成長させられ、ドリフト領域にわたって延在する。特許文献１（Ｒｙｕ’２３８）（１２段落、８〜３６行）を見られたい。Ｒｙｕのデバイスのこの実施形態において、再成長した炭化ケイ素の層は、アンドープ（ｕｎｄｏｐｅ）される。
【０００７】
Ｒｙｕの炭化ケイ素の再成長した層は、約０．０５ミクロンから約１ミクロンまでの厚さを有するが、約１０００オングストロームと約５０００オングストロームとの間のより薄い層が好ましい。Ｒｙｕによると、薄い、Ｎ型の短絡チャネルおよび再成長した層は、ゼロバイアスにおいてチャネルを自己空乏化（ｓｅｌｆ ｄｅｐｌｅｔｅ）させて、オフ状態における望ましくない伝導を防止する。これらの層はまた、ソースのキャリアに対して低い抵抗のルートを提供して、反転層がドレインへの伝導を提供することを助ける。さらに、再成長した層は、注入活性化アニーリングによって作成された表面の荒れを低減する。この観点において、伝導性チャネルが、よりよい伝導性のためにエピタキシャル層内に位置決めされる。特許文献１（Ｒｙｕ’２３８）（１２段落、３０〜３５行）を見られたい。
【０００８】
Ｒｙｕは、ゼロバイアス状態を制御して、その状態における伝導性を妨げる一方で、順方向バイアス下でも低いオン抵抗を提供することにおいてかなりの進歩を達成している。しかしなお、Ｎ型の再成長したチャネル層（２６）の存在は、デバイスをオンにするしきい電圧における揺らぎを引き起こす。なぜなら、一つには、温度変動が短絡チャネルおよび再成長した層におけるチャネル空乏化に影響するからである。Ｒｙｕのイオン注入および活性化の当然の結果、界面準位および電子散乱は、Ｒｙｕの再成長した層を有するデバイスにおいて、予測不可能なしきい電圧をさらに複雑にする。実際に、Ｎ型の再成長した層は、再成長した層を有しないデバイスと比較して、しきい電圧を１Ｖも低減し得る。従って、Ｎ型の再成長した層を有するデバイスは、室温または他の動作温度において、ゼロのゲートバイアスでも望ましくない順方向の伝導を示し得る。
【０００９】
様々な動作温度で用いられるデバイスにおいてさえも、しきい電圧を制御する試みは、伝導性チャネルの構造的特徴を前もって操作してきた。例えば、特許文献２（Ｆｕｊｉ、１９９９年）は、ゲートとトランジスタ本体部との間のゲート酸化膜が、デバイスの小形化によってますます薄くなるときに、ゲート不純物がチャネル内に拡散して、ゼロのゲートバイアスにおいて望ましくない伝導を引き起こすということを論じている。（Ｆｕｊｉ、２段落、１７〜２２行）。Ｆｕｊｉは、この問題に対する１つの救済策が、ゲート酸化膜とゲート接触を個別に形成することに見出され得、そのことはもちろん、より高い製造コストをもたらすことを注意している。Ｆｕｊｉは次いで、アニーリング温度およびドーパント注入の種々の角度を変化させることによって、規定された層においてトランジスタ内の拡散的にドーピングされた領域を形成する方法を示唆している。（４段落、２８〜４０行；１３段落、１〜１５行）。
【００１０】
動作温度におけるデバイスのしきい電圧の完全性を保証するための異なる技術において、Ｈａｎらは、ソースのドーピングプロファイルが、チャネル内の伝導性を統御する別の方法であることを示している。ＥＰ ０７４４７６９ Ａ２（１０段落、３〜２９行）を見られたい。Ｈａｎの図５において、チャネル内のリン濃度が減少するときに、ラッチ電流密度は着実に増大するけれども、リンのドーピングが約５ｘ１０１８ｃｍ−３未満の場合に、ラッチは起こらない。Ｈａｎの肯定的な結果にさらに追加すると、その間中、順方向電流密度は少しだけ減少する。概括目的のために、Ｈａｎは、リン濃度がソースの表面に沿って減少するときに、Ｈａｎの図１において、ソースのサイズが垂直に低減され、それにより、チャネルの長さが増大することを示している。チャネル内のＰ＋極性もまた増大し、その結果、予期されるよりも高いしきい電圧を維持する。Ｈａｎ’７６９（１０段落、２５〜３０行）を見られたい。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６，９５６，２３８号明細書
【特許文献２】米国特許第５，９０５，２８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
再成長したＮ型層によってチャネル効率を上げることにおけるＲｙｕの進歩と、この分野における他の努力とをもってしても、しきい電圧に付随する劣化がなく、チャネル内の高い伝導性を有するトランジスタに対する、パワーエレクトロニクスの技術分野におけるニーズがなお存在する。電力用トランジスタのしきい電圧特性を統御する他の試みは、最大の伝導性が達成され得ない範囲までソースを操作することを必要としている。従って、低いオン抵抗、高いチャネル伝導性、および広範囲の動作温度においても信頼できるしきい電圧を有する電力用トランジスタに対する、当該分野の継続的なニーズが存在する。
【課題を解決するための手段】
【００１３】
（本発明の概要）
本発明は、多様な伝導型およびドーピングレベルの区画（ｓｅｃｔｉｏｎ）または領域に分割されたＰ型のチャネル層を有する半導体本体部をわたる電気伝導を制御するためのデバイスである。該デバイス、しばしば、ＭＯＳＦＥＴ（３０）またはＩＧＢＴ（６５）は、該半導体本体部内に少なくとも１つのソース領域（３８、７８）を含み、該ソース領域（３８、７８）は、第１の伝導型を有する。該ソース領域は、第２の伝導型を有する少なくとも１つの井戸領域（３３、３４、８３、８４）によって取り囲まれて、該ソース領域からコレクタ（４２、８２）へのキャリアの流れを制御する。ドリフト領域（５４、８９）は、該ソース領域（３８、７８）の向かい側で該井戸領域（３３、３４、８３、８４）の側面に隣接する伝導性経路を提供し、該ドリフト領域（５４、８９）は、一般に比較的低いドーピングレベルのＮ−の第１の伝導型を有する。該Ｐ型のチャネル層（４６、６６）は、本発明に示されるように、該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上に位置決めされて、該井戸領域をわたり該ドリフト領域への伝導性経路を提供する。本明細書中に記載されるように、該チャネル層（４６、６６）は、領域または分割された区画（５６、５７、５８、６０、７０〜７３）を有し、該ソース領域に隣接する該第１の伝導型と、該井戸領域に隣接する該第２の伝導型との領域または区画を有する。該チャネル層（４６、６６）上の制御用接触（４５、８５）は、該ソースから該ドリフト領域をわたり該ドレインまたはコレクタ接触（４２、８２）への電流を調節する。
【００１４】
本発明に従って形成されたＭＯＳＦＥＴは、動作温度においてノーマリオフ状態を維持する半導体本体部を含むことにより、しきい電圧が該ＭＯＳＦＥＴに印加されるまで、該ソース領域（３８）からの伝導が最小化される。該ゲートに印加される所望のしきい電圧に達する時点まで、該ソース領域からのキャリアは、該ソース領域（３８）と逆の伝導型を有する少なくとも１つの井戸領域（３３、３４）によって伝導を抑止される。該チャネル層に最も近い該井戸領域（３３）は、伝導性が底部から頂上部へと減少するように、後退するドーピングプロファイル（ｒｅｔｒｏｇｒａｄｅ ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）を有し得る。このドーピング型は、該チャネル層（４６）に最も近い後退する層（３１）を形成する。次いで、本発明の一実施形態に従うと、該ＭＯＳＦＥＴは、該ＭＯＳＦＥＴの半導体本体部上に形成されたチャネル層（４６）を含み、それにより、該半導体本体部内の該ソース領域（３８）を伝導性のドリフト領域（５４）へと電気的に接続する。
【００１５】
特許請求の範囲のＭＯＳＦＥＴにおける該チャネル層（４６）は、該チャネル層（４６）内に位置決めされる、該ソース領域（３８）と同じ伝導型を有する第１のチャネル層の領域（５６）を含んでいる。該第１のチャネル層の領域（５６）は、該ソース領域（３８）の少なくとも一部分にわたって延在する。該チャネル層（４６）内で該第１のチャネル層の領域（５６）に最も近い、しきい電圧調節領域（５８）は、該ソース領域（３８）と逆の伝導型を有し、それにより、該チャネル層（４６）をわたる伝導を可能にする該しきい電圧を制御する。該しきい電圧調節領域（５８）は、該第１のチャネル層の領域（５６）の最も近くに位置決めされ、該井戸領域（３３）の少なくとも一部分にわたって延在する。該チャネル層（４６）上の制御用接触（４５）は、該チャネル層を介して該ソース領域から流れ出る電流を制御する。
【００１６】
本発明の該Ｐ型のチャネル層（４６、６６）は、該デバイスの２つの異なる構成要素、（ｉ）ソース領域（３８、７８）およびドリフト領域（５４、８９）を組み込む層と、（ｉｉ）該ゲート接触（４５、８５）を支持する絶縁体材料（５２、７６）との間に位置決めされ得る。該チャネル層（４６、６６）を区画または領域に分割することによって、該チャネル層（４６、６６）は、該しきい電圧にわたって、よりよい制御を可能にする。該しきい電圧は、ソースからドレインまでの、または同様に、エミッタからコレクタまでの電流を調節する。従って、本発明の特許請求の範囲のチャネル層における該チャネル層の領域の１つは、しきい電圧調節領域（５８、７２）である。
【００１７】
該Ｐ型のチャネル層（４６、６６）は、多くのトランジスタおよび電流の制御が望ましい他の半導体デバイス内に組み込まれ得る。従って、本発明は、その内がＮ型伝導性にドーピングされている区画または領域（５６、５７、５８、６０、７０〜７３）を有する該Ｐ型のチャネル層（４６、６６）を有する半導体デバイスを形成するための方法を含んでいる。該方法は、（ｉ）少なくとも１つのＰ型の井戸（３３、３４、８３、８４）をＮ型の半導体本体部内に注入するステップであって、該Ｐ型の井戸（３３、３４、８３、８４）によって少なくとも部分的に取り囲まれた、少なくとも１つのＮ型のソース領域（３８、７８）を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ステップと、（ｉｉ）該Ｎ型のソース領域（３８、７８）をドーピングして、Ｎ＋型のソース領域を形成するステップと、（ｉｉｉ）該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型のチャネル層（４６、６６）を成長させるステップと、（ｉｖ）該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換するステップであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ステップと、（ｖ）該チャネル層上にゲート接触（４５、８５）を形成するステップであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ステップとを含んでいる。単に明瞭さのために本明細書に列挙されたこれらのステップは、さらなる効率化のために介在するステップによって他の順序で遂行され得、半導体材料を処理するために使用可能な一般的な技術を利用し得る。
【００１８】
例えば、本発明は以下のことを提供する。
（項目１−Ａ）
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に接して該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
（項目２−Ａ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ａに記載のデバイス。
（項目３−Ａ）
上記チャネル層は、上記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ａに記載のデバイス。
（項目４−Ａ）
上記不均一なドーピング濃度は、上記ドリフト領域の境界に沿って上記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、項目３−Ａに記載のデバイス。
（項目５−Ａ）
上記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、項目３−Ａに記載のデバイス。
（項目６−Ａ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１−Ａに記載のデバイス。
（項目７−Ａ）
上記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目６−Ａに記載のデバイス。
（項目８−Ａ）
上記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、項目１−Ａに記載のデバイス。
（項目９−Ａ）
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目８−Ａに記載のデバイス。
（項目１０−Ａ）
第２のチャネル層の領域は、上記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目９−Ａに記載のデバイス。
（項目１１−Ａ）
上記ソースおよび上記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、項目１−Ａに記載のデバイス。
（項目１２−Ａ）
上記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、項目１１−Ａに記載のデバイス。
（項目１３−Ａ）
上記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１−Ａに記載のデバイス。
（項目１４−Ａ）
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内に形成されたＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続するように該ＭＯＳＦＥＴ半導体本体部上に形成されたチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
（項目１５−Ａ）
上記動作温度は、−５０℃から２００℃の範囲内にある、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１６−Ａ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１７−Ａ）
上記チャネル層は、上記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から上記制御用接触に最も近い該チャネル層の部分に向かう該チャネル層の厚さに沿って不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目１８−Ａ）
上記不均一なドーピング濃度は、上記半導体本体部の境界に沿って上記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、項目１７−Ａに記載のＭＯＳＦＥＴ。
（項目１９−Ａ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２０−Ａ）
上記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目１９−Ａに記載のデバイス。
（項目２１−Ａ）
上記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２２−Ａ）
第２のチャネル層の領域は、上記チャネル層の上記しきい電圧調節領域が、一方の側の上記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目２１−Ａに記載のＭＯＳＦＥＴ。
（項目２３−Ａ）
上記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２４−Ａ）
上記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、項目１４−Ａに記載のＭＯＳＦＥＴ。
（項目２５−Ａ）
上記第１のチャネル層の領域の向かい側の上記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、項目２２−Ａに記載のＭＯＳＦＥＴ。
（項目２６−Ａ）
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
（項目２７−Ａ）
上記半導体デバイスは、ＭＯＳ制御型サイリスタである、項目２６−Ａに記載の半導体デバイス。
（項目２８−Ａ）
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
（項目２９−Ａ）
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
（項目１−Ｂ）
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
（項目２−Ｂ）
上記チャネル層は、上記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ｂに記載のデバイス。
（項目３−Ｂ）
上記チャネル層は、上記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、項目１−Ｂに記載のデバイス。
（項目４−Ｂ）
上記不均一なドーピング濃度は、上記ドリフト領域の境界に沿って上記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、項目３−Ｂに記載のデバイス。
（項目５−Ｂ）
上記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、項目３−Ｂに記載のデバイス。
（項目６−Ｂ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１−Ｂに記載のデバイス。
（項目７−Ｂ）
上記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目６−Ｂに記載のデバイス。
（項目８−Ｂ）
上記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、項目１−Ｂに記載のデバイス。
（項目９−Ｂ）
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目８−Ｂに記載のデバイス。
（項目１０−Ｂ）
第２のチャネル層の領域は、上記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目９−Ｂに記載のデバイス。
（項目１１−Ｂ）
上記ソースおよび上記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、項目１−Ｂに記載のデバイス。
（項目１２−Ｂ）
上記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、項目１１−Ｂに記載のデバイス。
（項目１３−Ｂ）
上記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１−Ｂに記載のデバイス。
（項目１４−Ｂ）
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内のＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続する該ＭＯＳＦＥＴ半導体本体部上のチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
（項目１５−Ｂ）
上記動作温度は、−５０℃から２００℃の範囲内にある、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１６−Ｂ）
上記チャネル層は、上記半導体本体部上の約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度を有するＰ型エピタキシャル層である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１７−Ｂ）
上記チャネル層は、上記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から上記制御用接触に最も近い該チャネル層の部分に向かう、該チャネル層の厚さに沿って不均一なドーピング濃度を有するＰ型エピタキシャル層である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目１８−Ｂ）
上記不均一なドーピング濃度は、上記半導体本体部の境界に沿って上記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、項目１７−Ｂに記載のＭＯＳＦＥＴ。
（項目１９−Ｂ）
上記井戸領域は、上記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２０−Ｂ）
上記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と上記チャネル層との間にある、項目１９−Ｂに記載のデバイス。
（項目２１−Ｂ）
上記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、上記ソース領域の少なくとも一部分の上に延在する、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２２−Ｂ）
第２のチャネル層の領域は、上記チャネル層の上記しきい電圧調節領域が、一方の側の上記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、項目２１−Ｂに記載のＭＯＳＦＥＴ。
（項目２３−Ｂ）
上記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２４−Ｂ）
上記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、項目１４−Ｂに記載のＭＯＳＦＥＴ。
（項目２５−Ｂ）
上記第１のチャネル層の領域の向かい側の上記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、項目２２−Ｂに記載のＭＯＳＦＥＴ。
（項目２６−Ｂ）
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
（項目２７−Ｂ）
上記半導体デバイスは、ＭＯＳ制御型サイリスタである、項目２６−Ｂに記載の半導体デバイス。
（項目２８−Ｂ）
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
（項目２９−Ｂ）
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
【００１９】
（本開示の摘要）
本発明は、デバイスの活性な半導体領域と制御用ゲート接触との間のＰ型チャネル層を有する、半導体本体部をわたる伝導を制御するためのデバイスである。デバイス、しばしば、ＭＯＳＦＥＴまたはＩＧＢＴは、少なくとも１つのソース領域、井戸領域、およびドリフト領域を含む。該Ｐ型チャネル層は、Ｎ型伝導性を示すようにドーピングされた、区画に分割され得るか、または分割された領域であり得る。該チャネル層を異なる伝導性の領域に分割することにより、該チャネル層は、デバイスを介する電流を調節するしきい電圧にわたって、よりよい制御を可能にする。従って、該チャネル層内の分割された領域の１つは、しきい電圧を調節する領域である。該しきい電圧調節領域は、そのオリジナルのＰ型伝導性を維持しており、トランジスタにおいて、その内の伝導性ゾーンを反転するゲート電圧に対して利用可能である。該伝導性ゾーンは、デバイス内の電圧が調節される伝導性チャネルになる。
【図面の簡単な説明】
【００２０】
【図１】図１は、Ｎ型チャネル層を有する従来技術のＭＯＳＦＥＴである。
【図２】図２は、本発明に従って形成されたＭＯＳＦＥＴであり、該ＭＯＳＦＥＴは、Ｐ型チャネル層を有し、その内の領域がＮ型伝導性にドーピングされる。
【図３】図３は、本発明に従って形成されたＩＧＢＴであり、該ＩＧＢＴは、Ｐ型チャネル層を有し、その内の領域がＮ型伝導性にドーピングされる。
【図４】図４は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされたドーピングの概観図である。
【図５】図５は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされた順バイアスのコレクタ電流応答である。
【図６】図６は、本発明に従って形成されたＭＯＳＦＥＴに対してシミュレーションされたブロッキング特性の概観図である。
【図７】図７は、従来技術のＮ型チャネル層を有するＭＯＳＦＥＴ、および本発明に従って形成されたＰ型チャネル層を有するＭＯＳＦＥＴのシミュレーションされた伝達特性曲線である。
【発明を実施するための形態】
【００２１】
（実施形態の説明）
本発明は、半導体本体部をわたる電気伝導を制御するためのデバイスであり、特に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（３０）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）（６５）、および広範囲の温度にわたって電力用途に用いられるその他の半導体デバイスに対して有用である。本明細書中に開示されるトランジスタは、トランジスタのソース領域（３８、７８）を取り囲むＰ型井戸（３３、８３）上に、新しくＰ型の再成長したチャネル層（４６、６６）を組み込む。
【００２２】
この詳細な説明は、本発明を字義どおりの用語に制限するべきではない。例えば、別様に言及されない限り、本発明において要素の相対的位置を記載する用語は、それらの最も広い意味を与えられるべきである。例えば、トランジスタの要素または層が、別の層の「上に（ｏｎ）」か、別の要素の「そばに（ｂｅｓｉｄｅ）」か、あるいはデバイスの特定の部分に「隣接して（ａｄｊａｃｅｎｔ）」または「最も近くに（ｐｒｏｘｉｍａｔｅ）」配置される場合に、その用語は、記載された要素の間にデバイスの介在部分が、必要に応じて存在し得ることを示唆する。層が、別の要素に「直接隣接して（ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ）」いるか、または別の要素の「直接そばに（ｄｉｒｅｃｔｌｙ ｂｅｓｉｄｅ）」ある場合に、その用語は一般に、それらの要素の間に介在する要素が全くないことを示す。
【００２３】
当業者は、本発明が、多くの様々な種類のトランジスタデバイス構造において実施され得ることを認識するであろう。従って、本発明は、本明細書中に例示される特定の構造に制限されない。例えば、トランジスタは、構成に依存して、Ｐ型またはＮ型チャネルを含み得る。この本明細書中で用いられる説明が単に例示であるので、本明細書中に記載される任意の層またはトランジスタ領域が、本明細書中で用いられるものとは、反対のドーピング型を有し得る。デバイスが「半導体デバイス」として記載される場合に、そのような用語は、これらに制限されないが、シリコン、炭化ケイ素、ＩＩＩ族窒化物の化合物、他の半導体材料の合金、などを含むすべての可能性のある材料を含んでいる。
【００２４】
上記されたように、本発明の各実施形態は、チャネル層を利用しており、該チャネル層は、該チャネル層の１つの領域から同層のその他の領域まで種々のドーピング特性を有する。該層の全体は、チャネル層（４６）として本明細書中で示されるけれども、チャネル層（４６）内の様々にドーピングされた領域は、それらの個々のドーピング特性またはそれらの機能によって識別される。例えば、チャネル層（４６）内のＰ型領域は、単にＰ型チャネル層の領域として斟酌されるか、またはチャネル伝導性が、チャネル層（４６）のそのＰ型部分によって決定されることにより、しきい電圧調節領域としてさらに正確に斟酌され得る。とにかく、チャネル層（４６）のドーピングされた区画は、全体としてデバイスの単一の層を規定する。
【００２５】
第１の実施形態において、トランジスタデバイス（３５）は、ソース（３８）からドレインまたはコレクタ（４２）までの半導体本体部をわたる伝導を制御する。ゲート接触（４５）は、Ｐ型領域（５８）を反転させて、キャリアがソース（３８）からドリフト領域（５４）を介してコレクタ（４２）に流れるように、デバイスにおける伝導性チャネルゾーン（５０）を形成する。本発明のトランジスタの実施形態は、再成長したチャネル層（４６）を含み、チャネル（５０）を形成するＰ型領域（５８）はその一部分である。本発明の実施形態は、これらに制限されないが、ＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、およびＭＯＳ制御型サイリスタを含む。
【００２６】
本明細書中に記載される再成長したチャネル層（４６）を組み込むデバイスは、一般に半導体本体部をわたる電気伝導を制御する。半導体をわたる制御された伝導は、第１の伝導型を有する半導体本体部内の少なくとも１つのソース領域（３８）からのキャリアを利用する。様々な用途に対する伝導を調節するための適切なしきい電圧を保証するために、本発明を利用するトランジスタ（３０）は、第２の伝導型を有する少なくとも１つの井戸領域（３３、３４）を含み、該少なくとも１つの井戸領域（３３、３４）は、ソース（３８）から発出する電流を制御するためにソース領域（３８）の十分近くに配置される。ドリフト領域（５４）は、井戸領域（３３、３４）の少なくとも１つの側面に隣接し、ソース領域（３８）の向かい側にある。ドリフト領域（５４）は、ソース（３８）と同じ第１の伝導型を有し、ソース領域（３８）からのキャリアに対して伝導性経路を提供する。
【００２７】
上記のトランジスタにおいてさらに示される本発明の一局面は、互いに隣接する逆の伝導型の区画（５６、５７、５８、６０）を有するチャネル層（４６）である。チャネル層（４６）は、デバイス（３０）をわたって延在し、ソース領域（３８）、井戸領域（３３、３４）、およびドリフト領域（５４）の少なくとも一部分の上に位置決めされる。その結果、チャネル層（４６）は、井戸領域（３３）をわたってドリフト領域（５４）に伝導性経路を提供する。図２に示されるように、チャネル層（４６）は、ソース領域（３８）に隣接する第１の伝導型の区画（５６、５７）と井戸領域（３３）に隣接する第２の伝導型の区画（５８）とを有する。
【００２８】
一般的に用いられる特定の実施形態において、本発明に従って形成されたトランジスタ（３０）は、ソース（３８）からドリフト領域（５４）をわたる電流を制御するためのチャネル層（４６）の上の制御用接触（４５）を含む。図２のＭＯＳＦＥＴにおいて、制御用接触は、ポリシリコン（４４）層上の金属層（４５）を含むゲート接触（４５）である。図２のゲート接触は、当該分野において周知の数多くの方法によって形成され得る。
【００２９】
上で論じられた従来技術の再成長したチャネル層（図１）と異なり、本発明の再成長したチャネル層（４６）は、ソース領域（３８）と逆の伝導型を有する半導体材料として最初に形成され得る。例えば、そして本明細書中の本発明の範囲を制限することではなく、Ｎ型ソース領域（３８）を利用するデバイスは、Ｐ型の再成長したチャネル層（４６）のエピタキシャル成長から利益を得ている。概して、Ｐ型の再成長したチャネル層（４６）を用いるデバイスは、Ｎ型の再成長したチャネルを用いる従来技術の対応するデバイス（図１）よりも高いしきい電圧を示す。より高いしきい電圧は、デバイス（３０）が、すべての動作温度に対してゼロボルトのゲート（４５）バイアスでノーマリオフとなる、より大きな保証を提供する。シミュレーション結果は、Ｐ型の再成長したチャネル層（４６）が、室温において１Ｖ超のしきい電圧の増加をもたらし、デバイス（３０）が、通常の動作条件において安定であるというよい徴候を示した。
【００３０】
従って、一実施形態において、本発明は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によってエピタキシャル成長したＰ型チャネル層（４６）を介して半導体層をわたる伝導を制御するためのデバイスである。Ｐ型チャネル層（４６）は、半導体本体部（例えば、トランジスタのドリフト領域（５４））上でエピタキシャルに成長し得、再成長したチャネル層の厚さにわたって不均一なドーピング濃度を有し得る。不均一なドーピング濃度は、再成長したチャネル層（４６）が、ドリフト領域（５４）の境界に沿って、制御用接触すなわちゲート接触（４５）に最も近い再成長したチャネル層（４６）の部分のドーピング濃度よりも高いドーピング濃度を有する設計を達成し得る。不均一なドーピング濃度は、任意の望ましい形態（例えば、デルタ（δ）形状のドーピングプロファイル）のドーピングプロファイルを有し得る。
【００３１】
デバイスの各領域のドーピングレベルは、使用に合うようにすぐに調整される。好適な実施形態において、ソース（３８）は、高濃度にドーピングされたＮ型（Ｎ＋＋）であり、井戸領域は、高濃度にドーピングされたＰ型（Ｐ＋＋）（３４）である少なくとも１つの部分を有する。ソース領域を取り囲む井戸領域は、複数のドーピングレベルを含み得る。例えば、井戸領域が、ソース（３８）のいずれかの側のＰ＋井戸（３３）とソース（３８）の下のＰ＋＋井戸（３４）とによってソースからの伝導を制御する場合に、デバイス性能は増大する。この実施形態において、Ｎ型ソース（３８）は、多様であるが有効なドーピングレベルのＰ型井戸領域によって取り囲まれる。
【００３２】
Ｐ＋井戸領域（３３）は、ドーピングプロファイルが、底部から頂上部まで比較的一貫したドーピングを有する、概して箱型のプロファイルである注入技術を用いて形成され得る。追加の実施形態において、Ｐ＋井戸領域（３３）は、「表面に向かって後退する（ｒｅｔｒｏｇｒａｄｅ ｔｏ ｔｈｅ ｓｕｒｆａｃｅ）」または「埋め込み注入」などのドーピング技術を利用し得る。この実施形態において、後退するプロファイルは、井戸の底部から井戸の頂上部へと（すなわち、ドリフト領域（５４）に最も近い井戸（３３、８３）の部分から再成長したチャネル層（４６）に最も近い井戸の部分へと）減少するｐ型のドーピング濃度を含んでいる。後退するプロファイルによるドーピングを特徴とするＰ＋井戸（３３）によって、Ｐ＋井戸（３３）の頂上部の領域（３１）が、実際にｎ型の伝導性をもつことは可能である。図２および図３は、Ｐ＋井戸のこれら随意の頂上部の領域（３１、８１）を示しており、該領域は、Ｐ＋井戸内の点線から始まる。
【００３３】
Ｐ＋井戸（３３、８３）に対して、箱型プロファイル、埋め込み注入、または表面に向かって後退する形態のいずれかを利用することは、本明細書中に開示されるデバイスの範囲の内にある。Ｐ＋井戸（３３）の底部からＰ＋井戸（３３）の頂上部へとｐ型キャリアレベルを減少させることを含む後退するプロファイルを用いることによって、デバイスは、井戸（３３）表面上の結晶の損傷を低減した。なぜならば、表面注入が低減されたか、または取り除かれさえしたからである。後退するプロファイルはさらに、再成長したｐ型層の領域（５８）だけでなくＰ＋井戸（３３）の頂上部の領域（３１）も含むために、Ｐ型のしきい電圧調節部分（５８）として本明細書中に示される、反転チャネル領域（５８）を厚くする。同じことが、図３のＩＧＢＴの実施形態にあてはまる。この技術は、デバイスのチャネル抵抗を顕著に低減する。
【００３４】
本明細書中に開示される本発明は、Ｐ型の再成長したチャネル層（４６）を様々な伝導型の区画（５６、５７、５８、６０）へと分割することによって、さらなる制御機能を再成長したチャネル層（４６）に対して追加する。チャネル層（４６）のこれらの様々にドーピングされた区画は、チャネル層の領域（５６、５７、５８、および６０）として本明細書中に示される。チャネル層（４６）が領域（５６、５７、５８、および６０）に分割されることを考慮すれば、ゲート接触（４５）電圧は、Ｎ型のソース（３８）に最も近いＰ型の再成長したチャネル層の区画（５８）のチャネルゾーン（５０）と称される部分のみを反転させる。図２のチャネル層（４６）において、Ｎ＋ソース（３８）は、ソース（３８）からＮ型チャネル層の領域（５６、５７）を介してＰ型チャネル層の領域（５８）のチャネルゾーン（５０）に伝導のためのキャリアを提供する。その時点で、キャリアは、ドリフト領域（５４）をわたりコレクタ（４２）に向かって一掃される。
【００３５】
別個にドーピングされたチャネル層の領域（５６、５７、５８、６０）は、ゲート（４５）上の電圧が、デバイス（３０）を介して伝導する電流の大きさを正確に操作することを可能にする付加的な制御レベルを追加する。上記されたように、チャネル層（４６）は、好適にはソース領域（３８）と逆の伝導型によって始まる。図２のデバイスにおいて、チャネル層（４６）は、エピタキシャルに成長したＰ型の半導体層である。Ｐ型チャネル層（４６）の領域は、Ｎ型伝導性の様々なレベルにドーピングされて、本明細書の目的に対して所望される電圧制御を達成する。図２において、チャネル層の領域は、Ｎ＋＋型（５６）からＮ型（５７）に、そしてＰ型（５８）に変化して、Ｎ（６０）に戻る。図２に示すように、デバイスの各側面は、対称的なドーピングスキームを有し得る。チャネル層（４６）に対する１つの設計は、十分なドーピングを有する分割された領域を含むことにより、使用に合うようにすぐに調整され得る様々なドーピングレベルを有するＮ型領域（５６、５７、６０）によって取り囲まれたＰ型チャネル層の領域（５８）を形成する。分割されたＰ型のチャネル層の領域（５８）は、キャリアがＰ型チャネル層の領域（５８）と交差して、デバイスを介する伝導を可能にするために必要な追加的な制御量をしきい電圧に提供する。しきい電圧は、Ｐ型チャネル層の領域（５８）の一部分を反転させ、そこを介して伝導性チャネルゾーン（５０）を形成するために十分な大きさでなければならない。伝導性チャネルゾーン（５０）が確立すると、ソース（３８）からのキャリアは、チャネル層（４６）を横断し、それによって井戸（３３、３４）を脱出する。Ｎ＋＋の分割されたチャネル層の領域（５６）およびＮ型のチャネル層の領域（５７）は、ソース（３８）の少なくとも一部分の上に延在し、伝導性チャネル（５０）をわたる追加のキャリアを提供する。
【００３６】
追加の設計の詳細は、使用に依存する図２のデバイス（３０）にすぐに組み込まれ得る。本発明または本発明の任意の部分を組み込み得るデバイスを制限することなく、電流を制御するデバイスの全体は、一般に基板上でエピタキシャルに成長する半導体材料の層を組み込む。例示的なデバイスは、一方の側にコレクタ接触（４２）を有し、他方の側にエピタキシャルに形成された半導体ドリフト領域すなわちドリフト層（５４）を有する炭化ケイ素基板（４１）を含んでいる。ドリフト領域は、Ｎ−伝導型であり得る。Ｐ型のドーパントを注入することによって、ドリフト層（５４）の上の層は、少なくとも１つのＰ＋＋井戸領域（３４）と、少なくとも１つのＰ＋井戸領域（３３）とを含み、それらの両方が、ドーパントをＰ＋＋井戸領域（３８）上の半導体領域に注入することによって形成されたＮ＋ソース領域（３８）を、少なくとも部分的に取り囲む。Ｐ＋＋型の接合終端井戸（３５）は、デバイス（３０）のいずれかの側のそれぞれの井戸領域のそばに配置される。チャネル層（４６）は、ソース（３８）、井戸（３３、３４）、およびドリフト領域（５４）の一部分を含むドーピングされたエピタキシャル層の上に位置決めされる。ドリフト領域のこの上方の部分は、トランジスタのＪＦＥＴ領域を形成するエピタキシャル層（６１）であり得、Ｎ型伝導性である。二酸化ケイ素または他の不動態化材料などのゲート絶縁体（５２）は、チャネル層（４６）を被覆して、ゲート接触（４５）が形成され得る領域を形成する。
【００３７】
この種類の技術においてしばしば用いられるように、デバイスの様々な部分は、ソース（３８）からコレクタ（４２）への伝導の機能的な制御を可能にする任意のドーピング範囲にドーピングされ得る。単に例示のためであり、用いられ得るドーピング範囲を制限することではなく、図２のデバイスは、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のドーピングレベルによってＮ＋型の伝導性にドーピングされた基板（４１）を有し得る。ソース領域（３８）は、約１ｘ１０２０ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＮ＋型のソース領域である。ソース領域（３８）のまわりの井戸（３３、３４）は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされた少なくとも１つのＰ＋型の井戸区画（３３）と、約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画（３４）とを含む。井戸領域の一部分が、該ソース領域と接合終端井戸（３５）との間にあるように、接合終端井戸（３５）は、ドリフト領域（５４）の向かい側に位置決めされ得る。Ｐ＋＋接合終端井戸（３５）は、約１ｘ１０１９ｃｍ−３のレベルにドーピングされる。
【００３８】
Ｎ＋＋チャネル層の領域（５６）は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされ、Ｎ型チャネル層の領域（５７）は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされ、Ｐ型チャネル層の残余、すなわち、しきい電圧調節領域は、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間の範囲内でエピタキシャルに成長させられるので、そのオリジナルのドーピングレベルを維持する。
【００３９】
上記されたように、ＭＯＳＦＥＴへと組み込まれる新しいチャネル層（４６）は、本発明の範囲内にある。動作温度において非伝導の状態であるノーマリオフを維持するＭＯＳＦＥＴ（３０）が、半導体本体部内に形成されることにより、ソース領域（３８）からの伝導は、しきい電圧がＭＯＳＦＥＴに印加されるまで最小化される。制御用接触、すなわちゲート（４５）上の電圧がしきい電圧に達するまで、ソース領域（３８）からのキャリアは、ソース領域（３８）と逆の伝導型を有する少なくとも１つの井戸領域（３３、３４）によって伝導を抑止される。この新しいＭＯＳＦＥＴ構造は、上記されたチャネル層（４６）を含むことにより、ソース領域（３８）を半導体本体部内の伝導性領域（５４）に電気的に接続する。第１のチャネル層の領域（５６）は、チャネル層（４６）内に位置決めされ、ソース領域（３８）と同じ伝導型を有するが、最適設計および性能に対して必要なときに、ソースのドーピングレベルおよび分割された領域のドーピングレベルは変更され得る。この第１のチャネル層の領域（５６）は、ソース領域（３８）の少なくとも一部分をわたって延在し、好適にはソース領域（３８）の頂上部に位置決めされる。
【００４０】
本明細書中の本発明の一局面は、チャネル層（４６）が、様々なドーピング型およびドーピングレベルを有する領域（５６、５７、５８、および６０）を含むことである。これらの領域の１つは、Ｐ型のチャネル層の領域として上記された、しきい電圧調節領域（５８）として役立つ。しきい電圧調節領域は、チャネル層（４６）内に配置され、ソース領域（３８）と逆の伝導型を有することにより、チャネル層（４６）をわたる伝導を可能にするしきい電圧を制御する。しきい電圧調節領域（５８）は、第１の分割されたチャネル領域（５６）に隣接して位置決めされ、ソース領域（３８）を取り囲む井戸領域（３３）の少なくとも一部分にわたって延在する。
【００４１】
チャネル層（４６）がエピタキシャルに成長したＰ型の層であり得ることを想起することは重要であり、その内の様々に分割された領域は、ＭＯＳＦＥＴを介する伝導を制御することに対して望ましいように、Ｎ領域およびＮ＋＋領域を作成する標準的な方法によってドーピングされる。該伝導は、チャネル層（４６）のｐ型の部分（５８）を反転する能力を有する、チャネル層の上に配置されたゲート接触（４５）によって最終的に制御される。
【００４２】
本発明に従ってＭＯＳＦＥＴを形成することにおいて、上記された設計パラメータはすべて、ＭＯＳＦＥＴ内に組み込むために利用可能である。ドーピング型、ドーピングレベル、ドーピングプロファイル、特定の領域の位置、および他の因子などのこれらのパラメータは、繰り返されないけれども、これらもまた完全に記述されているかのように、本明細書中に援用される。便益のために、用語「Ｐ型のチャネル層の領域」と用語「しきい電圧調節領域」とは均等であり、チャネル層（４６）のＰ型領域（５８）として図２において示される。
【００４３】
本発明の全体は、しきい電圧がゲート（４５）に印加されるまで、信頼性をもって非伝導の状態に留まるＭＯＳＦＥＴ（３０）を形成することにおいて有用である。ＭＯＳＦＥＴは特に、−５０℃から２００℃までの範囲の動作温度に対して、しきい電圧において制御された電流（そして、しきい電圧未満で電流は全く流れない）を提供することに熟達（ａｄｅｐｔ）する。これは、（ｉ）ソース領域（３８）と、（ｉｉ）ソース領域（３８）を少なくとも部分的に取り囲む井戸領域（３３、３４）との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型のチャネル層（４６）を有することに部分的に起因している。上記されたように、第１のチャネル層の領域（５６）は、チャネル層内に位置決めされ、ソース領域（３８）の少なくとも一部分を被覆する。第１のチャネル層の領域（５６）がＮ型であるように、この第１のチャネル層の領域（５６）は、十分にドーピングされる。Ｐ型のチャネル層の領域（５８）として上記された、しきい電圧調節領域は、チャネル層（４６）内に第１のチャネル領域（５６）に隣接して位置決めされ、井戸領域（３３）の少なくとも一部分にわたって延在する。Ｐ型の伝導性を有するこのしきい電圧調節領域（５８）は、ソース領域（３８）から井戸領域（３３）をわたる伝導を可能にするために必要なしきい電圧を制御する。実用的なトランジスタにおいて一般的であるように、本発明のＭＯＳＦＥＴは、ソースから井戸領域をわたる電流を制御するための、チャネル層（４６）上の制御用接触すなわちゲート（４５）を含んでいる。
【００４４】
本明細書中に記述されるように、他のデバイスもまた、チャネル層（４６）から利益を得ている。図３に示されるように、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）（６５）は、その内に種々のドーピング特性の区画（７０、７１、７２、７３）を有するチャネル層（６６）を組み込むことによって、制御されたしきい電圧を有し得る。本発明のＩＧＢＴ（６５）は、第１の伝導型のエミッタ領域（７８）を含み、ここで該エミッタ領域（７８）は、チャネル層（６６）とベース領域（８３、８４）との間に位置決めされ、逆の伝導型のベース領域（８３、８４）によって少なくとも部分的に取り囲まれる。ＩＧＢＴ（６５）はさらに、チャネル層（６６）上のベース接触（８５）を含み、ここで、ベース領域（８３、８４）とコレクタ（８２）との間の少なくとも１つのｐ−ｎ接合を介する伝導を制御するための、ゲート接触（８５）が、エミッタ領域（７８）とベース領域（８３、８４）との両方の少なくとも一部分の長さにわたって延在する。ＩＧＢＴは、Ｐ型伝導性の基板（９０）上に形成され得て、Ｎ型伝導性のＪＦＥＴ領域（８７）の下にＮ型のドリフト領域（８９）を支持する。ＪＦＥＴ領域（８９）は、製造プロセスの間にドリフト領域上に形成されたエピタキシャル層であり得る。
【００４５】
ＩＧＢＴは、様々なドーピング特性の区画または領域（７０、７１、７２、７３）を組み込む分割されたチャネル層を有することによってさらに特徴付けられる。一実施形態において、ＩＧＢＴチャネル層の第１の領域（７０）は、チャネル層（６６）内に位置決めされ、エミッタ領域（７８）と同じ伝導型を有する。第１のチャネル層の領域（７０）は、エミッタ領域（７８）の少なくとも一部分にわたって延在し、しきい電圧調節領域（７２）もまた、チャネル層（６６）内に位置決めされ、エミッタ領域（７８）と逆の伝導型を有する。しきい電圧調節領域（７２）は好適には、チャネル層の第１の領域（７０）に隣接して、ベース領域（８３）の少なくとも一部分にわたって延在する。しきい電圧調節領域は、ソース領域からＩＧＢＴのコレクタ（８２）に向かう伝導を可能にするために必要な、ゲート上のしきい電圧を増大する。
【００４６】
上記されたデバイスまたは装置の実施形態に加えて、デバイスを形成する方法はさらに、本発明の独特な性質を例示する。本明細書の方法は、制御されたしきい電圧レベルを有する半導体デバイスを形成することを含み、該しきい電圧レベルは、ソース領域（３８、７８）から井戸領域（３３、８３）をわたり半導体デバイスの本体部内のドリフト領域（５４、８９）への伝導を可能にする。該方法は、（ｉ）少なくとも１つのＰ型の井戸（３３、３４、８３、８４）をＮ型またはＮ−型の半導体本体部内に注入するステップであって、該Ｐ型の井戸（３３、３４、８３、８４）によって少なくとも部分的に取り囲まれた、少なくとも１つのＮ型のソース領域（３８、７８）を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ステップと、（ｉｉ）該Ｎ型のソース領域（３８、７８）をドーピングして、Ｎ＋型のソース領域（３８、７８）を形成するステップと、（ｉｉｉ）該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型のチャネル層（４６、６６）を成長させるステップと、（ｉｖ）該Ｐ型のチャネル層（４６、６６）の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域（５６、５７、５８、６０、７０〜７３）に転換するステップであって、該Ｎ型のチャネル層の領域は、該オリジナルのＰ型の再成長したチャネル層（４６、６６）の少なくとも１つのＰ型の区画（５８、７２）の側面の向かい側に接する、ステップと、（ｖ）該チャネル層（４６、６６）上にゲート接触（４５、８５）を形成するステップであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ステップとを含んでいる。さらに、該方法は、該ソース領域に隣接するＮ型のエピタキシャルＪＦＥＴ領域（６１、８７）を形成することを含み得る。単に明瞭さのために本明細書に列挙されたこれらのステップは、さらなる効率化のために介在するステップによって他の順序で遂行され得、半導体材料を処理するために使用可能な一般的な技術を利用し得る。
【００４７】
本発明の方法は、従来技術のプロセス段階に起因する特定のピットフォール（ｐｉｔｆａｌｌ）の発生を防止する。Ｎ型のチャネル層を形成するための従来から公知のプロセスは、デバイスの層内でキャリア散乱をもたらし、これらの散乱されたキャリアは、伝導のためにデバイスをオンにするしきい電圧に影響する。すなわち、散乱されたキャリアは、しきい電圧を低下させて、望ましくない伝導を可能にする。デバイスの製造ステップの間に散乱は起こり、該ステップは、これらに制限されないが、層の厚さを変えるドーピングの手順またはステップ、チャネル領域を規定することにおける整列不良、または活性化温度の浮動などを含んでいる。本発明のＰ型の再成長したチャネル層（図２、参照番号４６）は、顕著に少ない散乱をもたらし、しきい電圧への有害な効果を最小化して、大量生産のためのデバイス収量を潜在的に増強する。
【００４８】
その他の利益はまた、トランジスタ内のチャネルを形成するためにＰ型の再成長した層（４６）を用いることにおいて明らかである。例えば、シミュレーション結果は、Ｐ型の再成長したチャネル層を有する提案されたＭＯＳＦＥＴが、Ｎ型の再成長したチャネルを有するＭＯＳＦＥＴよりもかなり低い逆方向漏れ電流を表すことを示した。
【００４９】
Ｐ型半導体材料の再成長したチャネル層を作製するための本明細書中に開示された方法はまた、従来のＤＭＯＳＦＥＴを形成することに対して適合性がある。しかし、本発明の方法は、自動整列（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）ＤＭＯＳＦＥＴ作製プロセスにおいて用いられる緩衝処理された（ｂｕｆｆｅｒｅｄ）酸化物エッチング（「ＢＯＥ湿式エッチング」）の代わりに、写真マスクの機能によってのみチャネル長を規定する追加された利益を有する。この利点は、デバイス性能の再現性を顕著に保証し得、大量生産に対して有意である。
【００５０】
シミュレーションされた試験は、本発明に従って形成されたトランジスタが、広範囲の電圧および温度において、高度に制御された電流応答を含むことを示した。図４は、使用のために製造され得たＭＯＳＦＥＴに類似する、ドーピングされた半導体ＭＯＳＦＥＴの図式的表現である。ドーピング型は、図１に対して上記された説明に対応し、ドーピングレベルは、図４の凡例に示される。図５に示されるように、多様なドーピングプロファイルを有するＰ型の再成長したチャネル層を有するトランジスタは、ゲート電圧および基板電圧の広い範囲（ｓｐｅｃｔｒｕｍ）にわたって、よく制御されたドレイン電流を示している。さらによりよい結果が図６に続いており、それは、基板電圧がゼロボルトから１２０ボルトに及ぶ場合でさえ、本発明のＰ型のチャネルによって形成されたデバイスの電流応答が、動作温度において一貫していることを示す。比較すると、従来技術のＮ型の再成長したチャネル層を有するトランジスタは、ゲート電圧にかかわらず、その電流応答の制御性を急速に失う。
【００５１】
図７は、上述されたＰ型の再成長したチャネル層を有するトランジスタが、同じ動作温度において、従来技術のＮ型のチャネル層よりも約１ボルト高いしきい電圧を達成し得ることを特に示している。もちろん、しきい電圧は、図７に示されるように、チャネル層のドーピングレベルに依存する。
【００５２】
図面および明細書において、本発明の好適な実施形態が記述され、特定の用語が利用されたけれども、それらは、制限の目的のためではなく、単に一般的および説明的な意味で用いられ、本発明の範囲は、特許請求の範囲において規定される。
【特許請求の範囲】
【請求項１】
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
【請求項２】
前記チャネル層は、前記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、請求項１に記載のデバイス。
【請求項３】
前記チャネル層は、前記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、請求項１に記載のデバイス。
【請求項４】
前記不均一なドーピング濃度は、前記ドリフト領域の境界に沿って前記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、請求項３に記載のデバイス。
【請求項５】
前記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、請求項３に記載のデバイス。
【請求項６】
前記井戸領域は、前記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、請求項１に記載のデバイス。
【請求項７】
前記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と前記チャネル層との間にある、請求項６に記載のデバイス。
【請求項８】
前記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、請求項１に記載のデバイス。
【請求項９】
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、前記ソース領域の少なくとも一部分の上に延在する、請求項８に記載のデバイス。
【請求項１０】
第２のチャネル層の領域は、前記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、請求項９に記載のデバイス。
【請求項１１】
前記ソースおよび前記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、請求項１に記載のデバイス。
【請求項１２】
前記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、請求項１１に記載のデバイス。
【請求項１３】
前記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、請求項１に記載のデバイス。
【請求項１４】
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内のＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続する該ＭＯＳＦＥＴ半導体本体部上のチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
【請求項１５】
前記動作温度は、−５０℃から２００℃の範囲内にある、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１６】
前記チャネル層は、前記半導体本体部上の約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度を有するＰ型エピタキシャル層である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１７】
前記チャネル層は、前記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から前記制御用接触に最も近い該チャネル層の部分に向かう、該チャネル層の厚さに沿って不均一なドーピング濃度を有するＰ型エピタキシャル層である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１８】
前記不均一なドーピング濃度は、前記半導体本体部の境界に沿って前記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、請求項１７に記載のＭＯＳＦＥＴ。
【請求項１９】
前記井戸領域は、前記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２０】
前記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と前記チャネル層との間にある、請求項１９に記載のデバイス。
【請求項２１】
前記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、前記ソース領域の少なくとも一部分の上に延在する、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２２】
第２のチャネル層の領域は、前記チャネル層の前記しきい電圧調節領域が、一方の側の前記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、請求項２１に記載のＭＯＳＦＥＴ。
【請求項２３】
前記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２４】
前記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２５】
前記第１のチャネル層の領域の向かい側の前記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、請求項２２に記載のＭＯＳＦＥＴ。
【請求項２６】
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
【請求項２７】
前記半導体デバイスは、ＭＯＳ制御型サイリスタである、請求項２６に記載の半導体デバイス。
【請求項２８】
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
【請求項２９】
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
【請求項１】
半導体本体部をわたる電気伝導を制御するためのデバイスであって、
該半導体本体部内で第１の伝導型を有する少なくとも１つのソース領域と、
第２の伝導型を有する少なくとも１つの井戸領域であって、該ソース領域に隣接して位置決めされて、該ソース領域からのキャリアの流れを制御する、井戸領域と、
該ソース領域の向かい側で該井戸領域の側面に隣接するドリフト領域であって、該ソース領域からのキャリアに対して伝導性経路を提供するための該第１の伝導型を有する、ドリフト領域と、
該ソース領域、該井戸領域、および該ドリフト領域の少なくとも一部分の上の、該井戸領域をわたり該ドリフト領域への伝導性経路を提供するチャネル層であって、該チャネル層は、該ソース領域に隣接して該第１の伝導型を備え、該井戸領域に隣接して該第２の伝導型を備える、チャネル層と、
該ソース領域から該ドリフト領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、デバイス。
【請求項２】
前記チャネル層は、前記半導体本体部上で約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度によって成長させられたＰ型エピタキシャル層である、請求項１に記載のデバイス。
【請求項３】
前記チャネル層は、前記半導体本体部上で該チャネル層の厚さにわたって不均一なドーピング濃度によって成長させられたＰ型エピタキシャル層である、請求項１に記載のデバイス。
【請求項４】
前記不均一なドーピング濃度は、前記ドリフト領域の境界に沿って前記制御用接触に最も近いドーピング濃度よりも高いドーピング濃度を備える、請求項３に記載のデバイス。
【請求項５】
前記不均一なドーピング濃度は、デルタ（δ）形状であるドーピングプロファイルを有する、請求項３に記載のデバイス。
【請求項６】
前記井戸領域は、前記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、請求項１に記載のデバイス。
【請求項７】
前記Ｐ＋井戸の頂上部においてＮ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と前記チャネル層との間にある、請求項６に記載のデバイス。
【請求項８】
前記チャネル層は、該チャネル層内でＮ型チャネル層の領域によって取り囲まれたＰ型のしきい電圧調節部分を形成するために、十分なドーピングを有する区画を備える、請求項１に記載のデバイス。
【請求項９】
第１のＮ型チャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、前記ソース領域の少なくとも一部分の上に延在する、請求項８に記載のデバイス。
【請求項１０】
第２のチャネル層の領域は、前記Ｐ型のしきい電圧調節部分が、一方の側のＮ＋＋領域と、反対の側のＮ型チャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、請求項９に記載のデバイス。
【請求項１１】
前記ソースおよび前記井戸は、Ｎ−型ドリフト領域上に位置決めされたＮ型エピタキシャル層において形成される、請求項１に記載のデバイス。
【請求項１２】
前記Ｎ−型ドリフト領域は、Ｎ＋型基板上に形成される、請求項１１に記載のデバイス。
【請求項１３】
前記井戸は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、請求項１に記載のデバイス。
【請求項１４】
しきい電圧がＭＯＳＦＥＴに印加されるまでソース領域からの伝導が最小化されるように、動作温度においてノーマリオフ状態を維持する半導体本体部内のＭＯＳＦＥＴであって、該ソース領域からのキャリアは、該ソース領域と逆の伝導型を有する少なくとも１つの井戸領域によって伝導を抑止され、該ＭＯＳＦＥＴは、
該ソース領域を該半導体本体部内の伝導性領域に対して電気的に接続する該ＭＯＳＦＥＴ半導体本体部上のチャネル層と、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層をわたる伝導を可能にするしきい電圧を制御するために、該チャネル層内の、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して位置決めされ、該井戸領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と、
該ソース領域から該チャネル層を介して流れる電流を制御するための該チャネル層の上の制御用接触と
を備える、ＭＯＳＦＥＴ。
【請求項１５】
前記動作温度は、−５０℃から２００℃の範囲内にある、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１６】
前記チャネル層は、前記半導体本体部上の約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３と約５ｘ１０１６ａｔｏｍｓ／ｃｍ−３との間のドーピング濃度を有するＰ型エピタキシャル層である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１７】
前記チャネル層は、前記半導体本体部上で、該半導体本体部に最も近い該チャネル層の部分から前記制御用接触に最も近い該チャネル層の部分に向かう、該チャネル層の厚さに沿って不均一なドーピング濃度を有するＰ型エピタキシャル層である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１８】
前記不均一なドーピング濃度は、前記半導体本体部の境界に沿って前記制御用接触に最も近いＰ型のドーピング濃度よりも高いＰ型のドーピング濃度を備える、請求項１７に記載のＭＯＳＦＥＴ。
【請求項１９】
前記井戸領域は、前記ソース領域のいずれかの側のＰ＋井戸と、該ソース領域の下のＰ＋＋井戸とを備える、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２０】
前記Ｐ＋井戸の頂上部においてｎ型の後退する領域をさらに備え、該Ｎ型の後退する領域は、該Ｐ＋井戸と前記チャネル層との間にある、請求項１９に記載のデバイス。
【請求項２１】
前記第１のチャネル層の領域は、Ｎ＋＋伝導性にドーピングされて、前記ソース領域の少なくとも一部分の上に延在する、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２２】
第２のチャネル層の領域は、前記チャネル層の前記しきい電圧調節領域が、一方の側の前記第１のＮ＋＋チャネル層の領域と、反対の側の該第２のＮ型のチャネル層の領域との間にあるような位置においてＮ型伝導性にドーピングされる、請求項２１に記載のＭＯＳＦＥＴ。
【請求項２３】
前記井戸領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋型の井戸区画、および約５ｘ１０１９ａｔｏｍｓ／ｃｍ−３のレベルにドーピングされたＰ＋＋型の井戸区画を備える、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２４】
前記第１のチャネル層の領域は、約５ｘ１０１８ａｔｏｍｓ／ｃｍ−３にドーピングされたＮ＋＋型のチャネル層の領域である、請求項１４に記載のＭＯＳＦＥＴ。
【請求項２５】
前記第１のチャネル層の領域の向かい側の前記しきい電圧調節領域の側に第２のチャネル層の領域をさらに備え、該第２のチャネル層の領域は、Ｎ型であり、約１ｘ１０１６ａｔｏｍｓ／ｃｍ−３にドーピングされる、請求項２２に記載のＭＯＳＦＥＴ。
【請求項２６】
（ｉ）ソース領域と、（ｉｉ）該ソース領域を少なくとも部分的に取り囲む井戸領域との両方の少なくとも一部分の上でエピタキシャルに成長したＰ型チャネル層を有する半導体デバイスであって、該デバイスは、
該チャネル層内に位置決めされて、該ソース領域の少なくとも一部分を被覆する第１のチャネル層の領域であって、該第１のチャネル層の領域は、Ｎ型であるように十分にドーピングされている、第１のチャネル層の領域と、
該第１のチャネル層の領域に隣接して該チャネル層内に位置決めされて、該井戸領域の少なくとも一部分の上に延在するしきい電圧調節領域であって、該ソース領域から該井戸領域をわたる伝導を可能にするために必要なしきい電圧を制御するようにＰ型伝導性を有する、しきい電圧調節領域と、
該ソースから該井戸領域をわたる電流を制御するための該チャネル層の上の制御用接触と
を備える、半導体デバイス。
【請求項２７】
前記半導体デバイスは、ＭＯＳ制御型サイリスタである、請求項２６に記載の半導体デバイス。
【請求項２８】
種々のドーピング特性をともなう区画を有するチャネル層によって調節される制御されたしきい値ゲート電圧を有し、逆の伝導型のベース領域によって少なくとも部分的に取り囲まれた第１の伝導型のソース領域を含むＩＧＢＴであって、該ソース領域は、該チャネル層と該ベース領域との間に位置決めされ、該ＩＧＢＴは、ゲート接触を該チャネル層の上にさらに含み、該ゲート接触は、該ベース領域とコレクタとの間で少なくとも１つのｐ−ｎ接合を介する伝導を制御するために、該ソースおよび該ベース領域の両方の少なくとも一部分の長さにわたって延在し、該ＩＧＢＴは、
該チャネル層内に位置決めされ、該ソース領域と同じ伝導型を有する第１のチャネル層の領域であって、該ソース領域の一部分にわたって延在する、第１のチャネル層の領域と、
該チャネル層内に位置決めされて、該ソース領域と逆の伝導型を有するしきい電圧調節領域であって、該しきい電圧調節領域は、該第１のチャネル層の領域に隣接して、該ベース領域の少なくとも一部分にわたって延在する、しきい電圧調節領域と
を備え、
該しきい電圧調節領域は、該ソース領域から該ＩＧＢＴコレクタに向かう伝導を可能にするために必要な該ゲート上のしきい電圧を増大させる、
ＩＧＢＴ。
【請求項２９】
制御されたしきい電圧を有する半導体デバイスを形成する方法であって、該しきい電圧は、ソース領域から井戸領域をわたり該半導体デバイスの本体部内のドリフト領域への伝導を可能にし、該方法は、
少なくとも１つのＰ型の井戸をＮ型の半導体本体部内に注入することであって、該Ｐ型の井戸によって少なくとも部分的に取り囲まれた少なくとも１つのＮ型のソース領域を規定する深さまで該少なくとも１つのＰ型の井戸を注入する、ことと、
Ｎ＋型のソース領域を形成するために該Ｎ型のソース領域をドーピングすることと、
該井戸領域および該ソース領域の両方の少なくとも一部分の上にＰ型チャネル層を成長させることと、
該Ｐ型のチャネル層の区画をドーピングすることにより、該区画をＮ型のチャネル層の領域に転換することであって、該Ｎ型のチャネル層の領域は、該チャネル層の少なくとも１つのＰ型の区画の側面の向かい側に接する、ことと、
該チャネル層の上にゲート接触を形成することであって、該ゲート接触は、少なくとも１つのＮ型のチャネル層の領域と少なくとも１つのＰ型のチャネル層の領域とを少なくとも部分的に被覆する、ことと
を包含する、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１７７１８２（Ｐ２００９−１７７１８２Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−１２３８６（Ｐ２００９−１２３８６）
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（５０６０７８３７８）クリー， インコーポレイティッド (26)
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００９−１２３８６（Ｐ２００９−１２３８６）
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（５０６０７８３７８）クリー， インコーポレイティッド (26)
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