ＰＬＬ回路
【課題】 安定した位相雑音特性を得ることができるＰＬＬ回路を提供する。
【解決手段】 基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、制御回路５が、検出したレベルが特定値に比べて小さい場合は可変ＡＴＴ６の減衰量を小さくし、検出したレベルが特定値に比べて大きい場合は可変ＡＴＴ６の減衰量を大きくする制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６では制御回路５からの制御信号に従って基準周波数信号の減衰を行い、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させ、位相雑音特性の劣化を防止し、更にアンロックを防止できるＰＬＬ回路である。
【解決手段】 基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、制御回路５が、検出したレベルが特定値に比べて小さい場合は可変ＡＴＴ６の減衰量を小さくし、検出したレベルが特定値に比べて大きい場合は可変ＡＴＴ６の減衰量を大きくする制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６では制御回路５からの制御信号に従って基準周波数信号の減衰を行い、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させ、位相雑音特性の劣化を防止し、更にアンロックを防止できるＰＬＬ回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、安定した位相雑音特性を得ることができるＰＬＬ回路に関する。
【背景技術】
【０００２】
［従来のＰＬＬ回路：図７］
従来のＰＬＬ回路について図７を参照しながら説明する。図７は、従来のＰＬＬ回路の構成図である。
従来のＰＬＬ回路は、図７に示すように、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１と、ＰＬＬ ＩＣ（PLL Integrated Circuit：位相比較手段）２と、アナログフィルタ３と、基準発振器４と、制御回路５とから構成されている。
尚、基準発振器４から出力された基準周波数信号をＤＤＳ（Direct Digital Synthesizer：直接デジタル合成発振器）回路を介してＰＬＬ ＩＣ２に出力周波数Ｆｄｄｓとして入力する構成のＰＬＬ回路であってもよい。
【０００３】
ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬ ＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路５から供給される分周比の設定値で分周し、基準発振器４からの基準周波数信号と位相比較を行い、その結果に応じた電圧をアナログフィルタ３に出力する。
【０００４】
アナログフィルタ３は、ＰＬＬ ＩＣ２からの出力電圧を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）、ＯＣＸＯ（Oven Controlled Crystal Oscillator）等で構成され、制御回路５からの基準周波数選択信号（Ｆｒｅｆ選択信号）に従って基準周波数（Ｆｒｅｆ）信号をＰＬＬ ＩＣ２に出力する。
制御回路５は、基準発振器４に基準周波数選択信号を出力し、当該基準周波数選択信号に対応した分周比の設定データをＰＬＬ ＩＣ２に出力する。
【０００５】
［従来のＰＬＬ回路の動作］
従来のＰＬＬ回路において、制御回路５は、基準発振器４とＰＬＬ ＩＣ２に対して、ＰＬＬ回路が発振器として使用されるシステムにおける規定のチャンネル（周波数）となるようなデータ（基準周波数（Ｆｒｅｆ）選択信号、分周比の設定データ）を出力し、設定を行う。
【０００６】
基準発振器４は、Ｆｒｅｆ選択信号に基づいて基準周波数（Ｆｒｅｆ）信号を発振してＰＬＬ ＩＣ２に出力する。
ＰＬＬ ＩＣ２は、制御回路５からの設定データに基づいて分周比、カウンタ値を決定し、ＶＣＯ１からの出力周波数Ｆｏｕｔを分周し、基準発振器４からの基準周波数信号との位相比較を行い、出力電圧をアナログフィルタ３で平滑化し、ＶＯＣ１の制御電圧を出力する。
ＶＣＯ１は、アナログフィルタ３からの制御電圧により規定周波数Ｆｏｕｔを出力するものである。
【０００７】
尚、ＰＬＬ ＩＣ２の仕様として、基準周波数信号の入力レベルは上限値が規定されており、規定レベル相当を入力することでダイナミックレンジが得られ、最適な特性が得られるようになっている。
【０００８】
［関連技術］
尚、関連する先行技術として、特開平０９−２８４０５６号公報「漏洩低減装置」（株式会社東芝他）［特許文献１］、特開２００３−００８４３０号公報「入力回路のサンプリング方法」（日置電機株式会社）［特許文献２］、特開２００４−０９６４７０号公報「位相ロックドループ回路」（株式会社ケンウッド）［特許文献３］、特開２００７−２７４６１２号公報「ＰＬＬ回路」（日本電波工業株式会社）［特許文献４］がある。
【０００９】
特許文献１には、漏洩低減装置において、入力信号を入力レベル検出器１６で検出し、検出結果に応じた制御信号で発振器１４の発振を制御し、入力信号は、アンプ１２で増幅され、ミキサー１３で増幅された信号と発振器１４からの発振信号との和と差の周波数成分を出力することが示されている。
【００１０】
特許文献２には、入力回路のサンプリング方法において、ローパスフィルタ２からの基本波クロックを周波数追従回路４で１周期遅れの出力クロックに変換してＰＬＬ回路３に出力し、入力レベル監視回路５でＰＬＬアンロック警告信号が周波数追従回路４に入力されると、１周期分の出力クロックを繰り返しＰＬＬ回路３に出力することが示されている。
【００１１】
特許文献３には、位相ロックドループ回路において、ＶＣＯ１２の出力側に順にダブラ回路１３、濾波部１４、ＰＬＬ−ＩＣ１０、濾波部１１を設け、濾波部１１からの出力でＶＣＯ１２を制御すると共に濾波部１４の通過帯域を制御することが示されている。
【００１２】
特許文献４には、ＰＬＬ回路において、外部からの基準周波数信号の信号レベルを監視、し、予め設定された範囲外になった場合には、記憶部に記憶されているデータに切り替えてＰＬＬ制御を行うことが示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０９−２８４０５６号公報
【特許文献２】特開２００３−００８４３０号公報
【特許文献３】特開２００４−０９６４７０号公報
【特許文献４】特開２００７−２７４６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のＰＬＬ回路では、基準周波数信号の入力レベルが高すぎると、基準周波数信号の成分がスプリアスとして検出され、基準周波数信号の入力レベルが低すぎると、ダイナミックレンジの低減により、ＰＬＬ回路としての位相雑音特性（Ｃ／Ｎ特性）の劣化を招くという問題点があった。
【００１５】
また、従来のＰＬＬ回路では、更に入力レベルが低下すると、ＰＬＬ ＩＣが動作しなくなり、結果としてアンロック状態になってしまうという問題点があった。
【００１６】
［入力レベルに対する特性比較：図８］
ＰＬＬ ＩＣへの入力レベル適正時と低い場合の特性比較について図８を参照しながら説明する。図８は、入力レベルに対する特性比較の図である。
図８に示すように、ＰＬＬ ＩＣへの入力レベル適正時と低い場合について、横軸が離調周波数（Ｈｚ）、縦軸が位相雑音特性（ｄＢｃ／Ｈｚ）の特性比較を示しており、図左で上側の特性線（細線）が入力レベルが低い場合であり、下側の特性線（太線）が入力レベルが適正時の場合である。尚、図８では、出力周波数２１００ＭＨｚ時の位相雑音特性である。
【００１７】
上述したように、ＰＬＬ ＩＣへの基準周波数信号の入力レベルが低い場合は、ＰＬＬ回路としての位相雑音特性（Ｃ／Ｎ特性）が劣化し、更に、入力レベルが低下した場合には、アンロックとなるものである。
【００１８】
尚、基準発振器の出力レベルとしては、基準発振器自体の劣化、信号ラインに実装された部品の不良等により、設計時よりも増減してしまうという問題点もある。
【００１９】
本発明は上記実情に鑑みて為されたもので、安定した位相雑音特性を得ることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記従来例の問題点を解決するための本発明は、電圧制御発振器と、基準信号を発振する基準発振器と、電圧制御発振器の出力を分周し、基準信号との位相比較を行い、位相比較の結果に応じた電圧を出力する位相比較手段と、出力された電圧を平滑化して電圧制御発振器に制御電圧として出力するアナログフィルタとを備えるＰＬＬ回路であって、位相比較手段に入力される基準信号のレベルを検出する検出手段と、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、制御手段からの制御信号により基準発振器からの基準信号のレベルを調整する調整手段とを有することを特徴とする。
【００２１】
本発明は、上記ＰＬＬ回路において、位相比較手段が、ＰＬＬ ＩＣであり、検出手段が、検波回路であり、調整手段が、可変減衰器であり、制御手段が、検波回路で検波された基準信号のレベルに応じた制御信号を可変減衰器に出力し、可変減衰器での減衰量を制御する制御回路であることを特徴とする。
【００２２】
本発明は、上記ＰＬＬ回路において、位相比較手段が、ＰＬＬ ＩＣであり、検出手段が、検波回路であり、調整手段が、増幅器であり、制御手段が、検波回路で検波された基準信号のレベルに応じた制御信号を増幅器に出力し、増幅器での増幅率を制御する制御回路であることを特徴とする。
【００２３】
本発明は、上記ＰＬＬ回路において、基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、検波回路が、直接デジタル合成発振器からの出力周波数のレベルを検波し、可変減衰器が、出力周波数を減衰し、制御手段が、検波回路で検波された出力周波数のレベルに応じた制御信号を可変減衰器に出力し、可変減衰器での減衰量を制御する制御回路であることを特徴とする。
【００２４】
本発明は、上記ＰＬＬ回路において、基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、検波回路が、直接デジタル合成発振器からの出力周波数のレベルを検波し、増幅器が、出力周波数を増幅し、制御手段が、検波回路で検波された出力周波数のレベルに応じた制御信号を増幅器に出力し、増幅器での増幅率を制御する制御回路であることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、検出手段が、位相比較手段に入力される基準信号のレベルを検出し、制御手段が、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力し、調整手段が、制御手段からの制御信号により基準発振器からの基準信号のレベルを調整するＰＬＬ回路としているので、安定した位相雑音特性を得ることができる効果がある。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係る第１のＰＬＬ回路の構成ブロック図である。
【図２】制御テーブルの概略図である。
【図３】制御回路の処理フローチャートである。
【図４】本発明の実施の形態に係る第２のＰＬＬ回路の構成ブロック図である。
【図５】本発明の実施の形態に係る第３のＰＬＬ回路の構成ブロック図である。
【図６】本発明の実施の形態に係る第４のＰＬＬ回路の構成ブロック図である。
【図７】従来のＰＬＬ回路の構成図である。
【図８】入力レベルに対する特性比較の図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、位相比較手段に入力される、基準発振器からの基準信号又は直接デジタル合成発振器からの出力周波数のレベルを検出する検出手段と、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、制御手段からの制御信号により基準発振器からの基準信号又は直接デジタル合成発振器からの出力周波数のレベルを調整する調整手段とを有するＰＬＬ回路としているので、安定した位相雑音特性を得ることができるものである。
【００２８】
尚、請求項における位相比較手段が、ＰＬＬ ＩＣに相当し、検出手段が、検波回路に相当し、制御手段が、制御回路に相当し、調整手段が、可変減衰器又は増幅器に相当している。
【００２９】
［第１のＰＬＬ回路：図１］
本発明の実施の形態に係る第１のＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係る第１のＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係る第１のＰＬＬ回路（第１のＰＬＬ回路）は、図１に示すように、ＶＣＯ（電圧制御発振器）１と、ＰＬＬ ＩＣ（位相比較手段）２と、アナログフィルタ３と、基準発振器４と、制御回路５と、可変ＡＴＴ（Attenuator：減衰器）６と、検波回路７とを基本的に有している。
【００３０】
［各部］
第１のＰＬＬ回路 の各部について具体的に説明する。
ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬ ＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路５から供給される分周比の設定値で分周し、可変ＡＴＴ６から出力される基準周波数信号と位相比較を行い、その位相比較の結果（位相差）に応じた電圧をアナログフィルタ３に出力する。
【００３１】
アナログフィルタ３は、ＰＬＬ ＩＣ２からの出力電圧を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ、ＴＣＸＯ、ＯＣＸＯ等で構成され、制御回路５から出力される基準周波数選択信号（Ｆｒｅｆ選択信号）に従って基準周波数（Ｆｒｅｆ）信号を可変ＡＴＴ６に出力する。
【００３２】
制御回路５は、基準発振器４に基準周波数選択信号を出力し、当該基準周波数選択信号に対応した分周比の設定データをＰＬＬ ＩＣ２に出力する。
また、制御回路５は、検波回路７から入力される入力レベルに応じた制御値（可変ＡＴＴ６を制御する信号の値）を記憶しており、検波回路７で検波された入力レベルに対応する制御値に相当する信号を可変ＡＴＴ６に出力する。
【００３３】
可変ＡＴＴ６は、制御回路５から入力された信号に応じて基準発振器４からの基準周波数信号を減衰し、ＰＬＬ ＩＣ２に出力する。
検波回路７は、可変ＡＴＴ６からＰＬＬ ＩＣ２に出力される基準周波数信号を分岐して入力し、当該信号を検波して入力レベルを検出し、制御回路５に出力する。
【００３４】
［制御テーブル：図２］
次に、制御回路５は、制御部と記憶部を備えており、当該記憶部には図２に示す制御テーブルが格納されている。図２は、制御テーブルの概略図である。
制御テーブルは、図２に示すように、入力レベルの値に対応して制御値が記憶されている。
制御値は、可変ＡＴＴ６の減衰量を制御するための値であり、入力レベルが適正レベルより低い場合には、減衰量を減少させ、入力レベルが適正レベルより高い場合には、減衰量を増加させる値となっている。
【００３５】
［第１のＰＬＬ回路の動作］
第１のＰＬＬ回路の動作について説明する。
制御回路５は、基準発振器４に基準周波数（Ｆｒｅｆ）選択信号を出力すると共に、ＰＬＬ ＩＣ２に当該Ｆｒｅｆ選択信号に対応した分周比の設定データを出力する。
基準発振器４は、Ｆｒｅｆ選択信号に基づいて発振動作を行い、基準周波数信号を可変ＡＴＴ６に出力する。
【００３６】
可変ＡＴＴ６は、制御回路５からの制御値に相当する信号により減衰量を調整し、減衰量が調整された基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力する。
検波回路７は、可変ＡＴＴ６からの基準周波数信号を入力し、検波して当該信号の入力レベルを測定し、制御回路５に入力レベルを出力する。
【００３７】
制御回路は、検波回路７から入力された基準周波数信号の入力レベルに対応した制御値を制御テーブルから読み込み、当該制御値に相当する制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６の減衰量を制御する。
制御回路５における制御部の具体的な処理は、後述する。
【００３８】
可変ＡＴＴ６は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を入力し、制御回路５からの制御信号に基づいて減衰を行い、減衰した基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力する。
【００３９】
ＰＬＬ ＩＣ２は、ＶＣＯ１からの発振周波数Ｆｏｕｔを制御回路５からの分周比の設定データに従い分周し、可変ＡＴＴ６から入力された基準周波数信号との位相比較を行い、位相比較結果に応じた電圧をアナログフィルタ３に出力する。
【００４０】
［制御回路の処理：図３］
次に、制御回路５における処理フローについて図３を参照しながら説明する。図３は、制御回路の処理フローチャートである。
制御回路５における制御部の処理は、図３に示すように、検波回路７で検波された入力レベルを読み込み（Ｓ１）、記憶部の制御テーブルを参照し（Ｓ２）、入力レベルに対応した制御値を取得する（Ｓ３）。
【００４１】
制御部は、取得した制御値に相当する信号を可変ＡＴＴ６に出力し（Ｓ４）、可変ＡＴＴ６における減衰量を調整している。
当該調整は、基準周波数信号の入力レベルが記憶部に記憶された特定値に比べて小さい場合に、入力レベルが特定値になるよう、可変ＡＴＴ６における減衰量を減少させ、入力レベルが特定値に比べて大きい場合に、入力レベルが特定値になるよう、可変ＡＴＴ６における減衰量を増加させるものである。
尚、上記特定値は、ＰＬＬ ＩＣ２に入力される基準周波数信号の標準の（望ましい最適な）入力レベルの値であり、シミュレーション又は実験で求められる。
【００４２】
そして、制御部は、上記処理Ｓ１〜Ｓ４を繰り返すものである。
これにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルが一定となるよう制御されて、ＰＬＬ ＩＣ２へ入力される基準周波数信号を安定化できるものである。
【００４３】
［第２のＰＬＬ回路：図４］
次に、本発明の実施の形態に係る第２のＰＬＬ回路について図４を参照しながら説明する。図４は、本発明の実施の形態に係る第２のＰＬＬ回路の構成ブロック図である。
第２のＰＬＬ回路は、図１の第１のＰＬＬ回路における可変ＡＴＴ６をＡＭＰ（増幅器）８に置き換えたものである。
【００４４】
ＡＭＰ８は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を入力し、制御回路５からの制御信号に基づいて増幅を行い、増幅した基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力するものである。
【００４５】
また、第２のＰＬＬ回路における制御回路５は、検波回路７から入力された基準周波数信号の入力レベルに対応した制御値を制御テーブルから読み込み、当該制御値に相当する制御信号をＡＭＰ８に出力し、ＡＭＰ８の増幅率を制御する。
つまり、基準周波数信号の入力レベルが小さくなれば、ＡＭＰ８における増幅率を増加させ、入力レベルが大きくなれば、ＡＭＰ８における増幅率を減少させるものである。
【００４６】
［第３のＰＬＬ回路：図５］
次に、本発明の実施の形態に係る第３のＰＬＬ回路について図５を参照しながら説明する。図５は、本発明の実施の形態に係る第３のＰＬＬ回路の構成ブロック図である。
第３のＰＬＬ回路は、図１の第１のＰＬＬ回路において、基準発振器４と可変ＡＴＴ６との間にＤＤＳ（Direct Digital Synthesizer）回路９を設けたものである。
ＤＤＳ回路９は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を基に出力周波数Ｆｄｄｓを生成し、生成された出力周波数ＦｄｄｓをＰＬＬ ＩＣ２と検波回路７に出力する。
ＰＬＬ ＩＣ２をデジタル回路で構成する場合、ＤＤＳ回路９を用いることで、基準周波数信号のレベルを最適に維持することが可能となる。
【００４７】
尚、制御回路５は、ＤＤＳ回路９に出力周波数Ｆｄｄｓを選択制御するためのＦｄｄｓ選択信号を出力するようにし、ＤＤＳ回路９は、当該Ｆｄｄｓ選択信号に従い、基準周波数（Ｆｒｅｆ）信号を基に出力周波数Ｆｄｄｓを生成するものであってもよい。
【００４８】
［第４のＰＬＬ回路：図６］
次に、本発明の実施の形態に係る第４のＰＬＬ回路について図６を参照しながら説明する。図６は、本発明の実施の形態に係る第４のＰＬＬ回路の構成ブロック図である。
第４のＰＬＬ回路は、図４の第２のＰＬＬ回路において、基準発振器４と可変ＡＴＴ６との間にＤＤＳ回路９を設けたものである。
ＤＤＳ回路９は、図５におけるＤＤＳ回路と同様のものである。
【００４９】
［実施の形態の効果］
第１のＰＬＬ回路によれば、基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、検出したレベルに応じて制御回路５が可変ＡＴＴ６の減衰量を制御することにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５０】
第２のＰＬＬ回路によれば、基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、検出したレベルに応じて制御回路５がＡＭＰ８の増幅率を制御することにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５１】
第３のＰＬＬ回路によれば、ＤＤＳ回路９からの出力周波数Ｆｄｄｓのレベルを検波回路７で検出し、検出したレベルに応じて制御回路５が可変ＡＴＴ６の減衰量を制御することにより、ＰＬＬ ＩＣ２への出力周波数Ｆｄｄｓの入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５２】
第４のＰＬＬ回路によれば、ＤＤＳ回路９からの出力周波数Ｆｄｄｓのレベルを検波回路７で検出し、検出したレベルに応じて制御回路５がＡＭＰ８の増幅率を制御することにより、ＰＬＬ ＩＣ２への出力周波数Ｆｄｄｓの入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５３】
第１〜４のＰＬＬ回路によれば、基準発振器自体の劣化、信号ラインに実装された部品の不良等が発生して、ＰＬＬ ＩＣ２への基準周波数信号又は出力周波数が設計時から変動しても、ＰＬＬ ＩＣ２への基準周波数信号又は出力周波数の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【産業上の利用可能性】
【００５４】
本発明は、安定した位相雑音特性を得ることができるＰＬＬ回路に好適である。
【符号の説明】
【００５５】
１…ＶＣＯ、 ２…ＰＬＬ ＩＣ、 ３…アナログフィルタ、 ４…基準発振器、 ５…制御回路、 ６…可変ＡＴＴ、 ７…検波回路、 ８…ＡＭＰ、 ９…ＤＤＳ回路
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、安定した位相雑音特性を得ることができるＰＬＬ回路に関する。
【背景技術】
【０００２】
［従来のＰＬＬ回路：図７］
従来のＰＬＬ回路について図７を参照しながら説明する。図７は、従来のＰＬＬ回路の構成図である。
従来のＰＬＬ回路は、図７に示すように、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１と、ＰＬＬ ＩＣ（PLL Integrated Circuit：位相比較手段）２と、アナログフィルタ３と、基準発振器４と、制御回路５とから構成されている。
尚、基準発振器４から出力された基準周波数信号をＤＤＳ（Direct Digital Synthesizer：直接デジタル合成発振器）回路を介してＰＬＬ ＩＣ２に出力周波数Ｆｄｄｓとして入力する構成のＰＬＬ回路であってもよい。
【０００３】
ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬ ＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路５から供給される分周比の設定値で分周し、基準発振器４からの基準周波数信号と位相比較を行い、その結果に応じた電圧をアナログフィルタ３に出力する。
【０００４】
アナログフィルタ３は、ＰＬＬ ＩＣ２からの出力電圧を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）、ＯＣＸＯ（Oven Controlled Crystal Oscillator）等で構成され、制御回路５からの基準周波数選択信号（Ｆｒｅｆ選択信号）に従って基準周波数（Ｆｒｅｆ）信号をＰＬＬ ＩＣ２に出力する。
制御回路５は、基準発振器４に基準周波数選択信号を出力し、当該基準周波数選択信号に対応した分周比の設定データをＰＬＬ ＩＣ２に出力する。
【０００５】
［従来のＰＬＬ回路の動作］
従来のＰＬＬ回路において、制御回路５は、基準発振器４とＰＬＬ ＩＣ２に対して、ＰＬＬ回路が発振器として使用されるシステムにおける規定のチャンネル（周波数）となるようなデータ（基準周波数（Ｆｒｅｆ）選択信号、分周比の設定データ）を出力し、設定を行う。
【０００６】
基準発振器４は、Ｆｒｅｆ選択信号に基づいて基準周波数（Ｆｒｅｆ）信号を発振してＰＬＬ ＩＣ２に出力する。
ＰＬＬ ＩＣ２は、制御回路５からの設定データに基づいて分周比、カウンタ値を決定し、ＶＣＯ１からの出力周波数Ｆｏｕｔを分周し、基準発振器４からの基準周波数信号との位相比較を行い、出力電圧をアナログフィルタ３で平滑化し、ＶＯＣ１の制御電圧を出力する。
ＶＣＯ１は、アナログフィルタ３からの制御電圧により規定周波数Ｆｏｕｔを出力するものである。
【０００７】
尚、ＰＬＬ ＩＣ２の仕様として、基準周波数信号の入力レベルは上限値が規定されており、規定レベル相当を入力することでダイナミックレンジが得られ、最適な特性が得られるようになっている。
【０００８】
［関連技術］
尚、関連する先行技術として、特開平０９−２８４０５６号公報「漏洩低減装置」（株式会社東芝他）［特許文献１］、特開２００３−００８４３０号公報「入力回路のサンプリング方法」（日置電機株式会社）［特許文献２］、特開２００４−０９６４７０号公報「位相ロックドループ回路」（株式会社ケンウッド）［特許文献３］、特開２００７−２７４６１２号公報「ＰＬＬ回路」（日本電波工業株式会社）［特許文献４］がある。
【０００９】
特許文献１には、漏洩低減装置において、入力信号を入力レベル検出器１６で検出し、検出結果に応じた制御信号で発振器１４の発振を制御し、入力信号は、アンプ１２で増幅され、ミキサー１３で増幅された信号と発振器１４からの発振信号との和と差の周波数成分を出力することが示されている。
【００１０】
特許文献２には、入力回路のサンプリング方法において、ローパスフィルタ２からの基本波クロックを周波数追従回路４で１周期遅れの出力クロックに変換してＰＬＬ回路３に出力し、入力レベル監視回路５でＰＬＬアンロック警告信号が周波数追従回路４に入力されると、１周期分の出力クロックを繰り返しＰＬＬ回路３に出力することが示されている。
【００１１】
特許文献３には、位相ロックドループ回路において、ＶＣＯ１２の出力側に順にダブラ回路１３、濾波部１４、ＰＬＬ−ＩＣ１０、濾波部１１を設け、濾波部１１からの出力でＶＣＯ１２を制御すると共に濾波部１４の通過帯域を制御することが示されている。
【００１２】
特許文献４には、ＰＬＬ回路において、外部からの基準周波数信号の信号レベルを監視、し、予め設定された範囲外になった場合には、記憶部に記憶されているデータに切り替えてＰＬＬ制御を行うことが示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０９−２８４０５６号公報
【特許文献２】特開２００３−００８４３０号公報
【特許文献３】特開２００４−０９６４７０号公報
【特許文献４】特開２００７−２７４６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のＰＬＬ回路では、基準周波数信号の入力レベルが高すぎると、基準周波数信号の成分がスプリアスとして検出され、基準周波数信号の入力レベルが低すぎると、ダイナミックレンジの低減により、ＰＬＬ回路としての位相雑音特性（Ｃ／Ｎ特性）の劣化を招くという問題点があった。
【００１５】
また、従来のＰＬＬ回路では、更に入力レベルが低下すると、ＰＬＬ ＩＣが動作しなくなり、結果としてアンロック状態になってしまうという問題点があった。
【００１６】
［入力レベルに対する特性比較：図８］
ＰＬＬ ＩＣへの入力レベル適正時と低い場合の特性比較について図８を参照しながら説明する。図８は、入力レベルに対する特性比較の図である。
図８に示すように、ＰＬＬ ＩＣへの入力レベル適正時と低い場合について、横軸が離調周波数（Ｈｚ）、縦軸が位相雑音特性（ｄＢｃ／Ｈｚ）の特性比較を示しており、図左で上側の特性線（細線）が入力レベルが低い場合であり、下側の特性線（太線）が入力レベルが適正時の場合である。尚、図８では、出力周波数２１００ＭＨｚ時の位相雑音特性である。
【００１７】
上述したように、ＰＬＬ ＩＣへの基準周波数信号の入力レベルが低い場合は、ＰＬＬ回路としての位相雑音特性（Ｃ／Ｎ特性）が劣化し、更に、入力レベルが低下した場合には、アンロックとなるものである。
【００１８】
尚、基準発振器の出力レベルとしては、基準発振器自体の劣化、信号ラインに実装された部品の不良等により、設計時よりも増減してしまうという問題点もある。
【００１９】
本発明は上記実情に鑑みて為されたもので、安定した位相雑音特性を得ることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記従来例の問題点を解決するための本発明は、電圧制御発振器と、基準信号を発振する基準発振器と、電圧制御発振器の出力を分周し、基準信号との位相比較を行い、位相比較の結果に応じた電圧を出力する位相比較手段と、出力された電圧を平滑化して電圧制御発振器に制御電圧として出力するアナログフィルタとを備えるＰＬＬ回路であって、位相比較手段に入力される基準信号のレベルを検出する検出手段と、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、制御手段からの制御信号により基準発振器からの基準信号のレベルを調整する調整手段とを有することを特徴とする。
【００２１】
本発明は、上記ＰＬＬ回路において、位相比較手段が、ＰＬＬ ＩＣであり、検出手段が、検波回路であり、調整手段が、可変減衰器であり、制御手段が、検波回路で検波された基準信号のレベルに応じた制御信号を可変減衰器に出力し、可変減衰器での減衰量を制御する制御回路であることを特徴とする。
【００２２】
本発明は、上記ＰＬＬ回路において、位相比較手段が、ＰＬＬ ＩＣであり、検出手段が、検波回路であり、調整手段が、増幅器であり、制御手段が、検波回路で検波された基準信号のレベルに応じた制御信号を増幅器に出力し、増幅器での増幅率を制御する制御回路であることを特徴とする。
【００２３】
本発明は、上記ＰＬＬ回路において、基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、検波回路が、直接デジタル合成発振器からの出力周波数のレベルを検波し、可変減衰器が、出力周波数を減衰し、制御手段が、検波回路で検波された出力周波数のレベルに応じた制御信号を可変減衰器に出力し、可変減衰器での減衰量を制御する制御回路であることを特徴とする。
【００２４】
本発明は、上記ＰＬＬ回路において、基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、検波回路が、直接デジタル合成発振器からの出力周波数のレベルを検波し、増幅器が、出力周波数を増幅し、制御手段が、検波回路で検波された出力周波数のレベルに応じた制御信号を増幅器に出力し、増幅器での増幅率を制御する制御回路であることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、検出手段が、位相比較手段に入力される基準信号のレベルを検出し、制御手段が、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力し、調整手段が、制御手段からの制御信号により基準発振器からの基準信号のレベルを調整するＰＬＬ回路としているので、安定した位相雑音特性を得ることができる効果がある。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係る第１のＰＬＬ回路の構成ブロック図である。
【図２】制御テーブルの概略図である。
【図３】制御回路の処理フローチャートである。
【図４】本発明の実施の形態に係る第２のＰＬＬ回路の構成ブロック図である。
【図５】本発明の実施の形態に係る第３のＰＬＬ回路の構成ブロック図である。
【図６】本発明の実施の形態に係る第４のＰＬＬ回路の構成ブロック図である。
【図７】従来のＰＬＬ回路の構成図である。
【図８】入力レベルに対する特性比較の図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、位相比較手段に入力される、基準発振器からの基準信号又は直接デジタル合成発振器からの出力周波数のレベルを検出する検出手段と、検出されたレベルが特定の値に比べて小さい場合に基準信号のレベルを特定の値になるよう大きくし、検出されたレベルが特定の値に比べて大きい場合に基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、制御手段からの制御信号により基準発振器からの基準信号又は直接デジタル合成発振器からの出力周波数のレベルを調整する調整手段とを有するＰＬＬ回路としているので、安定した位相雑音特性を得ることができるものである。
【００２８】
尚、請求項における位相比較手段が、ＰＬＬ ＩＣに相当し、検出手段が、検波回路に相当し、制御手段が、制御回路に相当し、調整手段が、可変減衰器又は増幅器に相当している。
【００２９】
［第１のＰＬＬ回路：図１］
本発明の実施の形態に係る第１のＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係る第１のＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係る第１のＰＬＬ回路（第１のＰＬＬ回路）は、図１に示すように、ＶＣＯ（電圧制御発振器）１と、ＰＬＬ ＩＣ（位相比較手段）２と、アナログフィルタ３と、基準発振器４と、制御回路５と、可変ＡＴＴ（Attenuator：減衰器）６と、検波回路７とを基本的に有している。
【００３０】
［各部］
第１のＰＬＬ回路 の各部について具体的に説明する。
ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬ ＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路５から供給される分周比の設定値で分周し、可変ＡＴＴ６から出力される基準周波数信号と位相比較を行い、その位相比較の結果（位相差）に応じた電圧をアナログフィルタ３に出力する。
【００３１】
アナログフィルタ３は、ＰＬＬ ＩＣ２からの出力電圧を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ、ＴＣＸＯ、ＯＣＸＯ等で構成され、制御回路５から出力される基準周波数選択信号（Ｆｒｅｆ選択信号）に従って基準周波数（Ｆｒｅｆ）信号を可変ＡＴＴ６に出力する。
【００３２】
制御回路５は、基準発振器４に基準周波数選択信号を出力し、当該基準周波数選択信号に対応した分周比の設定データをＰＬＬ ＩＣ２に出力する。
また、制御回路５は、検波回路７から入力される入力レベルに応じた制御値（可変ＡＴＴ６を制御する信号の値）を記憶しており、検波回路７で検波された入力レベルに対応する制御値に相当する信号を可変ＡＴＴ６に出力する。
【００３３】
可変ＡＴＴ６は、制御回路５から入力された信号に応じて基準発振器４からの基準周波数信号を減衰し、ＰＬＬ ＩＣ２に出力する。
検波回路７は、可変ＡＴＴ６からＰＬＬ ＩＣ２に出力される基準周波数信号を分岐して入力し、当該信号を検波して入力レベルを検出し、制御回路５に出力する。
【００３４】
［制御テーブル：図２］
次に、制御回路５は、制御部と記憶部を備えており、当該記憶部には図２に示す制御テーブルが格納されている。図２は、制御テーブルの概略図である。
制御テーブルは、図２に示すように、入力レベルの値に対応して制御値が記憶されている。
制御値は、可変ＡＴＴ６の減衰量を制御するための値であり、入力レベルが適正レベルより低い場合には、減衰量を減少させ、入力レベルが適正レベルより高い場合には、減衰量を増加させる値となっている。
【００３５】
［第１のＰＬＬ回路の動作］
第１のＰＬＬ回路の動作について説明する。
制御回路５は、基準発振器４に基準周波数（Ｆｒｅｆ）選択信号を出力すると共に、ＰＬＬ ＩＣ２に当該Ｆｒｅｆ選択信号に対応した分周比の設定データを出力する。
基準発振器４は、Ｆｒｅｆ選択信号に基づいて発振動作を行い、基準周波数信号を可変ＡＴＴ６に出力する。
【００３６】
可変ＡＴＴ６は、制御回路５からの制御値に相当する信号により減衰量を調整し、減衰量が調整された基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力する。
検波回路７は、可変ＡＴＴ６からの基準周波数信号を入力し、検波して当該信号の入力レベルを測定し、制御回路５に入力レベルを出力する。
【００３７】
制御回路は、検波回路７から入力された基準周波数信号の入力レベルに対応した制御値を制御テーブルから読み込み、当該制御値に相当する制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６の減衰量を制御する。
制御回路５における制御部の具体的な処理は、後述する。
【００３８】
可変ＡＴＴ６は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を入力し、制御回路５からの制御信号に基づいて減衰を行い、減衰した基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力する。
【００３９】
ＰＬＬ ＩＣ２は、ＶＣＯ１からの発振周波数Ｆｏｕｔを制御回路５からの分周比の設定データに従い分周し、可変ＡＴＴ６から入力された基準周波数信号との位相比較を行い、位相比較結果に応じた電圧をアナログフィルタ３に出力する。
【００４０】
［制御回路の処理：図３］
次に、制御回路５における処理フローについて図３を参照しながら説明する。図３は、制御回路の処理フローチャートである。
制御回路５における制御部の処理は、図３に示すように、検波回路７で検波された入力レベルを読み込み（Ｓ１）、記憶部の制御テーブルを参照し（Ｓ２）、入力レベルに対応した制御値を取得する（Ｓ３）。
【００４１】
制御部は、取得した制御値に相当する信号を可変ＡＴＴ６に出力し（Ｓ４）、可変ＡＴＴ６における減衰量を調整している。
当該調整は、基準周波数信号の入力レベルが記憶部に記憶された特定値に比べて小さい場合に、入力レベルが特定値になるよう、可変ＡＴＴ６における減衰量を減少させ、入力レベルが特定値に比べて大きい場合に、入力レベルが特定値になるよう、可変ＡＴＴ６における減衰量を増加させるものである。
尚、上記特定値は、ＰＬＬ ＩＣ２に入力される基準周波数信号の標準の（望ましい最適な）入力レベルの値であり、シミュレーション又は実験で求められる。
【００４２】
そして、制御部は、上記処理Ｓ１〜Ｓ４を繰り返すものである。
これにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルが一定となるよう制御されて、ＰＬＬ ＩＣ２へ入力される基準周波数信号を安定化できるものである。
【００４３】
［第２のＰＬＬ回路：図４］
次に、本発明の実施の形態に係る第２のＰＬＬ回路について図４を参照しながら説明する。図４は、本発明の実施の形態に係る第２のＰＬＬ回路の構成ブロック図である。
第２のＰＬＬ回路は、図１の第１のＰＬＬ回路における可変ＡＴＴ６をＡＭＰ（増幅器）８に置き換えたものである。
【００４４】
ＡＭＰ８は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を入力し、制御回路５からの制御信号に基づいて増幅を行い、増幅した基準周波数信号をＰＬＬ ＩＣ２と検波回路７に出力するものである。
【００４５】
また、第２のＰＬＬ回路における制御回路５は、検波回路７から入力された基準周波数信号の入力レベルに対応した制御値を制御テーブルから読み込み、当該制御値に相当する制御信号をＡＭＰ８に出力し、ＡＭＰ８の増幅率を制御する。
つまり、基準周波数信号の入力レベルが小さくなれば、ＡＭＰ８における増幅率を増加させ、入力レベルが大きくなれば、ＡＭＰ８における増幅率を減少させるものである。
【００４６】
［第３のＰＬＬ回路：図５］
次に、本発明の実施の形態に係る第３のＰＬＬ回路について図５を参照しながら説明する。図５は、本発明の実施の形態に係る第３のＰＬＬ回路の構成ブロック図である。
第３のＰＬＬ回路は、図１の第１のＰＬＬ回路において、基準発振器４と可変ＡＴＴ６との間にＤＤＳ（Direct Digital Synthesizer）回路９を設けたものである。
ＤＤＳ回路９は、基準発振器４からの基準周波数（Ｆｒｅｆ）信号を基に出力周波数Ｆｄｄｓを生成し、生成された出力周波数ＦｄｄｓをＰＬＬ ＩＣ２と検波回路７に出力する。
ＰＬＬ ＩＣ２をデジタル回路で構成する場合、ＤＤＳ回路９を用いることで、基準周波数信号のレベルを最適に維持することが可能となる。
【００４７】
尚、制御回路５は、ＤＤＳ回路９に出力周波数Ｆｄｄｓを選択制御するためのＦｄｄｓ選択信号を出力するようにし、ＤＤＳ回路９は、当該Ｆｄｄｓ選択信号に従い、基準周波数（Ｆｒｅｆ）信号を基に出力周波数Ｆｄｄｓを生成するものであってもよい。
【００４８】
［第４のＰＬＬ回路：図６］
次に、本発明の実施の形態に係る第４のＰＬＬ回路について図６を参照しながら説明する。図６は、本発明の実施の形態に係る第４のＰＬＬ回路の構成ブロック図である。
第４のＰＬＬ回路は、図４の第２のＰＬＬ回路において、基準発振器４と可変ＡＴＴ６との間にＤＤＳ回路９を設けたものである。
ＤＤＳ回路９は、図５におけるＤＤＳ回路と同様のものである。
【００４９】
［実施の形態の効果］
第１のＰＬＬ回路によれば、基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、検出したレベルに応じて制御回路５が可変ＡＴＴ６の減衰量を制御することにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５０】
第２のＰＬＬ回路によれば、基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、検出したレベルに応じて制御回路５がＡＭＰ８の増幅率を制御することにより、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５１】
第３のＰＬＬ回路によれば、ＤＤＳ回路９からの出力周波数Ｆｄｄｓのレベルを検波回路７で検出し、検出したレベルに応じて制御回路５が可変ＡＴＴ６の減衰量を制御することにより、ＰＬＬ ＩＣ２への出力周波数Ｆｄｄｓの入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５２】
第４のＰＬＬ回路によれば、ＤＤＳ回路９からの出力周波数Ｆｄｄｓのレベルを検波回路７で検出し、検出したレベルに応じて制御回路５がＡＭＰ８の増幅率を制御することにより、ＰＬＬ ＩＣ２への出力周波数Ｆｄｄｓの入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【００５３】
第１〜４のＰＬＬ回路によれば、基準発振器自体の劣化、信号ラインに実装された部品の不良等が発生して、ＰＬＬ ＩＣ２への基準周波数信号又は出力周波数が設計時から変動しても、ＰＬＬ ＩＣ２への基準周波数信号又は出力周波数の入力レベルを安定化させることができ、位相雑音特性の劣化を防止し、更にアンロックを防止できる効果がある。
【産業上の利用可能性】
【００５４】
本発明は、安定した位相雑音特性を得ることができるＰＬＬ回路に好適である。
【符号の説明】
【００５５】
１…ＶＣＯ、 ２…ＰＬＬ ＩＣ、 ３…アナログフィルタ、 ４…基準発振器、 ５…制御回路、 ６…可変ＡＴＴ、 ７…検波回路、 ８…ＡＭＰ、 ９…ＤＤＳ回路
【特許請求の範囲】
【請求項１】
電圧制御発振器と、基準信号を発振する基準発振器と、前記電圧制御発振器の出力を分周し、前記基準信号との位相比較を行い、位相比較の結果に応じた電圧を出力する位相比較手段と、前記出力された電圧を平滑化して前記電圧制御発振器に制御電圧として出力するアナログフィルタとを備えるＰＬＬ回路であって、
前記位相比較手段に入力される基準信号のレベルを検出する検出手段と、
前記検出されたレベルが特定の値に比べて小さい場合に前記基準信号のレベルを特定の値になるよう大きくし、前記検出されたレベルが特定の値に比べて大きい場合に前記基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、
前記制御手段からの制御信号により前記基準発振器からの基準信号のレベルを調整する調整手段とを有することを特徴とするＰＬＬ回路。
【請求項２】
位相比較手段は、ＰＬＬ ＩＣであり、
検出手段は、検波回路であり、
調整手段は、可変減衰器であり、
制御手段は、前記検波回路で検波された基準信号のレベルに応じた制御信号を前記可変減衰器に出力し、前記可変減衰器での減衰量を制御する制御回路であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
位相比較手段は、ＰＬＬ ＩＣであり、
検出手段は、検波回路であり、
調整手段は、増幅器であり、
制御手段は、前記検波回路で検波された基準信号のレベルに応じた制御信号を前記増幅器に出力し、前記増幅器での増幅率を制御する制御回路であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、
検波回路は、前記直接デジタル合成発振器からの出力周波数のレベルを検波し、
可変減衰器は、前記出力周波数を減衰し、
制御手段は、前記検波回路で検波された出力周波数のレベルに応じた制御信号を前記可変減衰器に出力し、前記可変減衰器での減衰量を制御する制御回路であることを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、
検波回路は、前記直接デジタル合成発振器からの出力周波数のレベルを検波し、
増幅器は、前記出力周波数を増幅し、
制御手段は、前記検波回路で検波された出力周波数のレベルに応じた制御信号を前記増幅器に出力し、前記増幅器での増幅率を制御する制御回路であることを特徴とする請求項３記載のＰＬＬ回路。
【請求項１】
電圧制御発振器と、基準信号を発振する基準発振器と、前記電圧制御発振器の出力を分周し、前記基準信号との位相比較を行い、位相比較の結果に応じた電圧を出力する位相比較手段と、前記出力された電圧を平滑化して前記電圧制御発振器に制御電圧として出力するアナログフィルタとを備えるＰＬＬ回路であって、
前記位相比較手段に入力される基準信号のレベルを検出する検出手段と、
前記検出されたレベルが特定の値に比べて小さい場合に前記基準信号のレベルを特定の値になるよう大きくし、前記検出されたレベルが特定の値に比べて大きい場合に前記基準信号のレベルを特定の値になるよう小さくする制御信号を出力する制御手段と、
前記制御手段からの制御信号により前記基準発振器からの基準信号のレベルを調整する調整手段とを有することを特徴とするＰＬＬ回路。
【請求項２】
位相比較手段は、ＰＬＬ ＩＣであり、
検出手段は、検波回路であり、
調整手段は、可変減衰器であり、
制御手段は、前記検波回路で検波された基準信号のレベルに応じた制御信号を前記可変減衰器に出力し、前記可変減衰器での減衰量を制御する制御回路であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
位相比較手段は、ＰＬＬ ＩＣであり、
検出手段は、検波回路であり、
調整手段は、増幅器であり、
制御手段は、前記検波回路で検波された基準信号のレベルに応じた制御信号を前記増幅器に出力し、前記増幅器での増幅率を制御する制御回路であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、
検波回路は、前記直接デジタル合成発振器からの出力周波数のレベルを検波し、
可変減衰器は、前記出力周波数を減衰し、
制御手段は、前記検波回路で検波された出力周波数のレベルに応じた制御信号を前記可変減衰器に出力し、前記可変減衰器での減衰量を制御する制御回路であることを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
基準発振器からの基準信号を基に出力周波数を生成する直接デジタル合成発振器を設け、
検波回路は、前記直接デジタル合成発振器からの出力周波数のレベルを検波し、
増幅器は、前記出力周波数を増幅し、
制御手段は、前記検波回路で検波された出力周波数のレベルに応じた制御信号を前記増幅器に出力し、前記増幅器での増幅率を制御する制御回路であることを特徴とする請求項３記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１９９３３９（Ｐ２０１１−１９９３３９Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６０５０３（Ｐ２０１０−６０５０３）
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
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