ＰＷＭアンプ
【課題】デットタイム歪みを補償したＰＷＭアンプを提供する。
【解決手段】ＰＷＭアンプは、ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有する
【選択図】図４
【解決手段】ＰＷＭアンプは、ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有する
【選択図】図４
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＣＭ（Voice Coil Motor）ドライバとＰＷＭ（パルス幅変調）アンプに関し、例えばハードディスクメモリ装置に用いられるものに適用して有効な技術に関するものである。
【背景技術】
【０００２】
ハードディスク駆動装置では高速アクセスの観点からトラック間を跨いで移動するシーク時間を短縮する方向にある。この結果、ＶＣＭ（Voice Coil Motor）の駆動電流は増加してシーク動作時の発熱が問題になっている。この発熱問題を解決する為、位置決め制御の精度が要求されない代わりに電力消費が大きくなるシーク期間のみＰＷＭ（パルス幅変調）駆動によって消費電力を下げる。一方、リード・ライトのため磁気ヘッドを所望のトラックに追従させるトラックフォロー時は、正確なトラッキングのために高精度制御が要求され、しかもＰＷＭ駆動でのノイズの影響を避けるためにリニア駆動に切り替える。このようなＰＷＭ／リニア併用方式のＶＣＭドライバの例として、特開２００２−１８４１３７公報がある。また、全面的にＰＷＭ駆動としたＶＣＭドライバの例として、特開２００５−３０４０９５公報、特開２００５−３０４０９６公報がある。いずれも、本願発明者が先に提案したものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１８４１３７公報
【特許文献２】特開２００５−３０４０９５公報
【特許文献３】特開２００５−３０４０９６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ハードディスクの単位面積当たりの大記憶容量化のために垂直記録方式等を採用するようにして記録密度が益々高くされる傾向にある。このように記録密度が高くされた場合には、トラック間隔は狭くなり上記ＰＷＭ方式では正確なトラッキングが難しくなる。例えば、上記特許文献１のようにＰＷＭ／リニア併用方式でのリニア動作においても、デジタル値で設定された駆動電流値をデジタル／アナログ変換するＤＡＣ（デジタル／アナログ変換器）が設けられ、ＤＡＣの出力値によってＶＣＭドライバを駆動する。このとき、特許文献１のようなリニア方式でもデジタル／アナログ変換時に発生する量子化ノイズ、1/fノイズやホワイトノイズがリード・ライトのため磁気ヘッドを所望のトラックに追従させるトラックフォロー時に大きな障害になる。
【０００５】
前記特許文献２，３では、（１）位相補償器をデジタルフィルタ（Digital Filter）で実現した電流アンプを用いること、（２）出力のＰＷＭ変調で生じる量子化誤差をΔΣ変調で低減させること、（３）出力段のスイッチング波形の遅延時間及び遷移時間を計測することによりスイッチング誤差を低減させること、（４）出力段の電源電圧をＡＤＣで計測することにより、出力段の持つＰＷＭ変調誤差を低減させるような工夫を行うことによって全面的にＰＷＭ駆動とするものである。この場合、ＤＡＣが発生するノイズとＶＣＭドライバの位相補償器で生じるノイズは低減する。しかし、前記のような垂直記録方式等に対応した高記録密度においては、次のような問題が生じる。
【０００６】
上記特許文献２のＰＷＭアンプにおいては、出力スイッチング回路が有するデッドタイムによって、コイル電流のゼロクロス近傍で制御不感帯を生じてノイズ大となる（ゼロクロス歪の発生）。これにより、正確なトラッキングが不可能となり、ＰＷＭアンプとしては出力歪みが大きくなる。また、電源揺れに対する出力誤差（ＰＷＭ誤差）の補正を行うためにＡＤＣが必要なためコスト高になる。入力信号の更新レートと出力側ΔΣ変調器の更新レートが非同期で且つ周波数差があまり無いことからビートノイズの発生が懸念される。ΔΣＡＤＣ後段のＬＰＦ又はデシメーションフィルタ（Decimation Filter)によって生じる遅延により制御帯域が制限されしまい、垂直記録方式のＨＤＤで望まれる制御帯域が達成することが難しい。
【０００７】
この発明の目的は、低消費電力と高精度化を実現したＶＣＭドライバを提供することにある。この発明の他の目的は、デットタイム歪みを低減させ、ＶＣＭドライバ等に好適なＰＷＭアンプを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願における実施例の１つは下記の通りである。ＰＷＭアンプは、ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有する。
【発明の効果】
【０００９】
ゼロクロス（デッドタイム）補償回路により正確なトラッキングが可能となり、ＰＷＭアンプとして出力歪みを改善できる。
【図面の簡単な説明】
【００１０】
【図１】この発明に係るＶＣＭドライバの一実施例のブロック図である。
【図２】この発明を説明するためのループゲイン特性図である。
【図３】この発明を説明するための誤差抑圧特性図である。
【図４】この発明に係るゼロクロス補償回路の一実施例のブロック図である。
【図５】拡張ΔΣ変調器の一実施例のブロック図である。
【図６】拡張ΔΣ変調器の他の一実施例のブロック図である。
【図７】図１４のＶＣＭドライバに対応したシミュレート波形図である。
【図８】図１のマイナーループを設けた場合のシミュレート波形図である。
【図９】図１のゼロクロス補償回路を設けた場合のシミュレート波形図である。
【図１０】図１のマイナーループ及びゼロクロス補償回路を設けた場合のシミュレート波形図である。
【図１１】この発明に係るＶＣＭドライバの他の一実施例のブロック図である。
【図１２】この発明に係るＶＣＭドライバの他の一実施例のブロック図である。
【図１３】この発明が適用される磁気ディスク装置の一実施例の概略構成図である。
【図１４】本願発明者によって検討されたＰＷＭ方式のＶＣＭドライバのブロック図である。
【図１５】この発明に用いられる出力回路の説明図である。
【図１６】この発明を説明するための出力回路の伝達特性図である。
【図１７】この発明を説明するためのＰＷＭ周波数と量子化誤差の関係を表した特性図である。
【発明を実施するための形態】
【００１１】
この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
【実施例】
【００１２】
図１には、この発明に係るＶＣＭドライバの一実施例のブロック図が示されている。同図のＶＣＭドライバは、ボイスコイルＶＣＭに対して駆動電流を供給する往路経路と、ボイスコイルＶＣＭの駆動電流をセンスする帰還経路とを有する。往路経路は、位相補償器−拡張ΔΣ変調器−ＭＯＤ−ＰＡ，ＮＡを有する。帰還経路は、Ｋsens−ＡＤＣ−ＬＰＦ１−ＤＦＬ−ＬＬＦＬを有する。上記ＭＯＤは、ＰＷＭ変調器である。ＰＡ，ＮＡは出力回路である。Ｋsensは、センスアンプである。ＬＰＦ１は、ロウパスフィルタである。ＤＦＬは、デシメーションフィルタ（Decimation filter)である。ＬＬＦＬは、ラグ−リードフィルタ（Lag-Lead filter)である。
【００１３】
往路経路は、次の通りである。入力信号ＩＮは、駆動電流指令であり、例えば１６ビットのデジタル信号である。入力信号ＩＮは、後述するようなマイコン（マイクロコンピュータ）を含むコントローラによって生成され、図示しないシリアル入出力ポートを介して入力される。この入力信号ＩＮの更新レート（周波数）は、現状のＨＤＤでは５０ＫＨｚ程度であるが、将来的には１００ＫＨｚのように高くなると予測される。
【００１４】
上記入力信号ＩＮ（駆動電流指令）と帰還経路を通したＶＣＭ電流の検出値Ｉvcmdetとの誤差比較出力が位相補償器（ＰＩ型）に入力される。このＰＩ型位相補償器の出力信号は、拡張ΔΣ変調器に入力される。この拡張ΔΣ変調器は、上記位相補償された誤差比較出力をＰＷＭに対応した制御コードに変換する。ＰＷＭ変調器ＭＯＤは、上記制御コードを受けてＰＷＭパルスを形成する。出力回路ＰＡとＮＡは、ブリッジ回路を構成して、それぞれ出力端子ＶＣＭＰとＶＣＭＮを介して接続されたボイスコイルＶＣＭをＰＷＭ駆動する。つまり、拡張ΔΣ変換器は、上記位相補償された電流値を所定ビット数（例えば７ビット）の制御コード信号に変換する。ＰＷＭ変調器ＭＯＤは、上記変換された制御コードとその符号反転信号に基づいて上記出力回路ＰＡ，ＮＡのＰＷＭ信号を生成するＤ／Ａ変換手段として動作する。
【００１５】
帰還経路は、次の通りである。上記ボイスコイルＶＣＭに電流センス用の抵抗Ｒｓが直列に接続される。この抵抗Ｒｓは、ＶＣＭ電流Ｉvcm を電圧信号に変換する。センスアンプＫsensは、上記抵抗Ｒｓで変換された電圧信号をセンスする。このセンス出力は、アナログ／デジタル変換器ＡＤＣによりデジタル信号に変換される。このＡＤＣは、ΔΣ型ＡＤＣで構成される。このＡＤＣの出力信号は、ロウパスフィルタＬＰＦ１−デシメーションフィルタ（Decimation filter)ＤＦＬ−ラグ−リードフィルタＬＬＦＬ（Lag-Lead filter)を通して上記検出値Ｉvcmdetとされる。
【００１６】
本願発明の理解のため、前記特許文献２に基づいて本願発明者によって検討されたＰＷＭ方式によるＶＣＭドライバのブロック図を図１４に示す。詳しくは、前記特許文献２、３に記載されている。図１４に示されＶＣＭドライバにおいては、往路経路は、デジタル（Ｄigital）演算型の位相補償器、ΔΣ変調器、ＰＷＭ変調器ＭＯＤ、出力アンプＰＡ，ＮＡおよびボイスコイルＶＣＭからなる。帰還経路は、電流センスアンプＫsens、ΔΣ型ＡＤＣ、ＬＰＦ１、ＤＦＬ（Decimation Filter)およびＬＬＦＬ（Lag-Lead Filter)で構成される。ライントランジェント特性およびＰＳＲＲの改善の為、ＡＤＣを設けて電源電圧Ｖpsの検出を行い往路経路のゲインを電源電圧Ｖpsに因らないように調整を行うものである。
【００１７】
前記図１に示した本願発明に係るＶＣＭドライバと前記図１４のＶＣＭドライバとの構成上の差異の第１点は、ＰＩ型位相補償器の比例成分補償の引き出し点を入力信号ＩＮとＶＣＭ電流Ｉvcm の検出値Ｉvcmdetとの誤差比較後からＩvcmdet出力に変更した点である。これにより、図１４（従来）の主ループ（メジャーループ）内側に、拡張ΔΣ変調器、ＰＷＭ変調器ＭＯＤ−出力アンプＰＡ，ＮＡ−ＶＣＭコイル−電流センスアンプＫsens−、ΔΣ型ＡＤＣ−ＬＰＦ１−ＤＦＬ（Decimation filter)−ＬＬＦＬ（Lag-Lead filter)−定数Ｋｐからなる１次特性を有するマイナーループを形成できる。
【００１８】
図２には、この発明を説明するためのループゲイン特性図が示されている。図２（Ａ）は、図１４のＶＣＭドライバに対応したループゲイン特性図が示され、図２（Ｂ）に本願発明のループゲイン特性図が示されている。前記図１４のＶＣＭドライバは、図２（Ａ）に示すように、ポール・ゼロ・キャンセル（pole-zero-cancel）方式であり、ボイスコイルＶＣＭのインダクタが持つ極を位相補償器のゼロ点でキャンセルさせることによって、シングル・ポール・オペレーションを得て系の安定を保つという考え方である。全体の帯域は、定数Ｋｉで決定し、Ｋｉ／Ｋｐでゼロ点を調整する。つまり、図２（Ａ）の点線Ｌ２で示すようなインダクが持つ極ωｌに一致するように、ωｚ（＝Ｋｉ／Ｋｐ）を選ぶことにより、実線Ｌ１で示したような一次特性のループゲインを得る。
【００１９】
前記図１のＶＣＭドライバは、マイナーループ（minor loop）方式である。図２（Ｂ）のようにＫｐの働きによりマイナーループの帯域ωloop1を少なくとも目標帯域周波数ωｖｃｍまで平坦（フラット）な特性とする。即ち、マイナーループのループゲインは点線Ｌ４のようになり、マイナーループの閉ループゲインは、帯域ωloop1を持つ１次遅れ特性となる。そして、入力信号ＩＮとＶＣＭ電流Ｉvcm の検出値Ｉvcmdetとを誤差比較させるメジャーループによって同図に点線Ｌ３で示したようなシングル・ポール・オペレーションを得る。全体の系は、Ｋｉｄで決定し、Ｋｐでマイナーループの帯域ωloop1を決定する。
【００２０】
図３には、この発明を説明するための誤差抑圧特性図が示されている。同図において、点線で示したのは、前記図１４のＶＣＭドライバの場合を示し、実線で示したのが前記図１に示したようなマイナーループを持つＶＣＭドライバの場合である。ここで、デジタルシステム（Digital system）特有の量子化誤差を除く出力電圧の誤差は、電源電圧Ｖpsの揺れと出力回路ＰＡ，ＮＡのデッドタイムによる歪が主成分であり、これらがマイナーループの内側に生じる。故に、上記誤差電圧に対する抑圧特性は、２次特性を有するマイナーループ方式によって、図１４の誤差抑圧特性より大幅な改善が図れる。
【００２１】
第２の構成上の差異は、出力回路ＰＡ，ＮＡのゼロクロス補償回路ＰＮＣＮＴを追加した点である。出力回路ＰＡ，ＮＡは、図１５（Ａ）に示したようにＨブリッジ回路を構成する。図１５（Ｂ）に示すように、上アーム（ＭＯＳＦＥＴＭ１）と下アーム（ＭＯＳＦＥＴＭ２）が同時にオンしないように入力ＰＷＭ信号ＰＷＭinＰ−ＰＷＭinＮにはデッドタイムｔＤＥＡＤが設けられている。このことは、ＭＯＳＦＥＴＭ３とＭ４の関係についても同様である。そのため、出力アンプＰＡおよびＮＡの出力ＶＣＭＰ，ＶＣＭＮのパルス幅は入力のＰＷＭパルス幅に対して誤差を持つ。この誤差は、制御のオフセット量として現れ、コイル電流Ｉvcm の極性が変わると、同オフセット量も反転するため、図１６に実線で示すＰＷＭモードの特性のように制御不感帯を持ってしまうので、正確なヘッド位置制御を困難とする。
【００２２】
図４には、この発明に係るゼロクロス補償回路の一実施例のブロック図が示されている。このゼロクロス補償回路は、上記ＰＷＭモードの特性の制御不感帯を補償する。ゼロクロス補償回路ＰＮＣＮＴは、いわば１次Δ−Σ変調型誤差補正回路である。前述したように出力回路ＰＡおよびＮＡはデッドタイムを有しているため、出力回路ＰＡおよびＡＮの出力ＶＣＭＰ，ＶＣＭＮのパルス幅は入力のパルス幅に対して誤差を持つ。そこで、ＶＣＭＰ−ＶＣＭＮの出力信号を分圧抵抗Ｒ１とＲ２−Ｒ３とＲ４で分圧し、その極性をインバータ回路ＩＶ１とＩＶ２で判定し、極性カウンタＰＮＣＮＴで基準クロックＭＣＬＫを用いて計数する。この計数出力とＰＷＭＩＮ（制御コード）との差分を次サイクルの更新された制御コード（ＰＷＭＩＮ）に加えてゼロクロス誤差を補償する。
【００２３】
このように、上記出力パルス（ＶＣＭＰ，ＶＣＭＮ）の測定時間とＰＷＭ制御の指示値ＰＷＭＩＮの誤差時間を１ＰＷＭ更新周期遅れで次のＰＷＭ変調器入力信号に加算し補正する。これにより、出力アンプＰＡ，ＮＡのデッドタイムによる誤差（ゼロクロス歪）を前記図１６の点線で示したように低減させるものである。図１６において、細い実線は、リニアモードの特性が示されている。同図に有るように誤差補正量を１ＰＷＭ更新周期遅れて入力信号に加算する１次ΔΣ型の補正は発振の観点から有効である。２次以上のΔΣ型の補正を用いると誤差が大きい場合発振動作となるからである。
【００２４】
第３の構成上の差異は、図１の往路経路にあるΔΣ変調器の後段にロウパスフィルタＬＰＦ２とデシメーションフィルタ（Decimation filter)ＤＥＣ２を付加し、より高い動作クロックでΔΣ変調器を動作できるようにした点である。前記図１４の構成では折り返し歪の発生抑制の観点からＰＷＭ周波数とΔΣ変調器の動作速度（更新レート）ｆdsはｆds≦ｆpwmに制限される。本発明の構成では、ΔΣ変調器の動作速度の向上が図れ往路経路で発生する量子化誤差を低減できる。ΔΣ変調器の動作周波数の向上は、帰還経路におけるデシメーション（Decimation）比を低減できる為、帰還経路のロウパスフィルタＬＰＦ１のカットオフ周波数を高く設定可能になり、遅延時間は短縮される。ここで、懸念されるのは帰還経路のロウパスフィルタＬＰＦ１のカットオフ向上に伴なう高域ノイズの増大であるが、本発明の構成では帰還路のロウパスフィルタＬＰＦ１と往路経路のロウパスフィルタＬＰＦ２があるため、高域ノイズは図１４の構成（帰還経路路のみにロウパスフィルタＬＰＦ１）に比べてさほど増大しない。
【００２５】
前記マイナーループのループ利得は、コイルインピーダンスに折れ点ω１を持つ１次のＬＰＦ特性となる。ここで定数Ｋｐを適切に選択し、マイナーループの帯域ωloop1 を所望の値に設定する。帯域ωloop1 は通常ＶＣＭ帯域ωvcm より数倍高い値に選ぶ必要がある。また、誤差抑圧特性は、帯域ωloop1 が高いほど有利でありωvcm も高く出来るのでマイナーループのループ内遅延時間は短い程よい。ループ内遅延時間は、上述の第３の構成上の差異によって改善可能である。
【００２６】
図５には、拡張ΔΣ変調器の一実施例のブロック図が示されている。この実施例では、２次ΔΣ変調器の後段の２次ＬＰＦ出力に小数点が現れ、それを小数分離と遅延段（Ｚ-1）と加算器により補正する形式である。この実施例ではΔΣ変調器のビット数ＱＭ＝６、ＰＷＭ変調器のビット数Ｍ＝７の例である。同図に示すように、２つの加算フィルタを用いて２次ＬＰＦを実現できるためハードウエアを簡単化できる特長がある。
【００２７】
図６には、拡張ΔΣ変調器の他の一実施例のブロック図が示されている。この実施例では、予めゲイン調整を行い２次ＬＰＦ出力に小数点が現れないようにする形式である。この実施例ではΔΣ変調器のビット数ＱＭ＝６、ＰＷＭ変調器のビット数Ｍ＝７の例である。図５同様に、本実施例でも２つの加算フィルタを用いて２次ＬＰＦを実現できるためハードウエアを簡単化できる特長がある。更に、ΔΣ変調器の前で適切なスケーリングを加えることで整数演算のみで実現できる為、図５の実施例より更にハードウエアを簡単化できる。
【００２８】
図７乃至図１０には、この発明を説明するためのシミュレート波形図が示されている。図７は、図１４のＶＣＭドライバに対応した波形図であり、入力信号は２ＫＨｚ／１０ｍＡ相当である。入力信号が正側から負側に変化したときには、ＶＣＭ電流及びフィルタ後ＶＣＭ電流に負側への立ち下がり波形にゼロクロス歪みが大きく発生する。逆に、入力信号が負側から正側に変化したときには、ＶＣＭ電流及びフィルタ後ＶＣＭ電流に正側への立ち上がり波形にゼロクロス歪みが大きく発生する。
【００２９】
図８は、図１のマイナーループを設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループの付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図７に比べて大きく改善される。
【００３０】
図９は、図１のゼロクロス補償回路を設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループの付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図７に比べて大きく改善される。
【００３１】
図１０は、図１のマイナーループ及びゼロクロス補償回路を設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループ及びゼロクロス補償回路の付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図８，図９に比べても改善される。
【００３２】
図１１には、この発明に係るＶＣＭドライバの他の一実施例のブロック図が示されている。この実施例では、ボイスコイルＶＣＭをリニア駆動する例である。この実施例は、前記図１に示した実施例との差異は、往路経路の「拡張ΔΣ変調器＋ＰＷＭ変調器」の構成を「ΔΣ変調器＋ＤＡＣ＋ＡＬＰＦ」からなるΔΣ型ＤＡＣに置き換えてリニア駆動とした点である。上記ＤＡＣは、デジタル／アナログ変換器である。上記ＡＬＦＰは、アナログロウパスフィルタである。これにより前記図１におけるＰＷＭ変調器ＭＯＤでの量子化誤差が低減され、且つ、リニア駆動の場合、パワーアンプＰＡ，ＮＡにクラスＡＢ型を採用することでゼロクロス歪も低減でき、図１に示したＶＣＭドライバ比べてＳＮ比を向上させることができる。
【００３３】
図１２には、この発明に係るＶＣＭドライバの他の一実施例のブロック図が示されている。この実施例では、前記図１に示したＰＷＭ方式と図１１に示したリニア方式とを切り替えるようにしたものである。前記図１に示した「拡張ΔΣ変調器＋ＰＷＭ変調器」と前記図１１に示した「ΔΣ型ＤＡＣ」は構成上ほぼ同一であり、ΔΣ変調器出力からパワーアンプ入力までが違うのみである。従って、大きなコストアップ無く併用駆動システムが実現可能である。本構成は、シーク動作のときにはＰＷＭ方式で動作させ、トラッキング動作のときにはリニア方式で動作させるものである。信号ＰＷＭ／ＬＩＮは出力回路の動作切替信号である。両者の動作モードの切替のときに、前記図１６に示した点線で示した特性（ゼロクロス補償付ＰＷＭモード）と細い実線で示した特性（リニアモードＬＩＮ）との相互のシームレスな切替が要求される為、全体のループ伝達関数をＰＷＭ（ゼロクロス補償）駆動時とリニア駆動時で一致させる必要があり、この観点からも往路経路のΔΣ変調後段にはＬＰＦ２が必要となる。
【００３４】
前記図１、図１１及び図１２に示したＶＣＭドライバでは省略されているが、前記特許文献２，３で説明されているように、コントローラとの間での入出力動作のためのシリアルポート、及びボイスコイルＶＣＭの逆起電圧Ｖb-emf（推定値）を演算して速度情報として上記コントローラへ供給する逆起電圧推定回路なども設けられる。この逆起電圧推定回路によって算出された逆起電圧Ｖb-emfは、上記シリアルポートを介してコントローラへ送るようにすることができる。コントローラは受信した逆起電圧からヘッドの移動速度を認知することができ、例えば磁気ヘッドをランプと呼ばれる退避位置からディスク上へ移動させるヘッドロード時のボイスコイルモータの速度制御に利用することができる。磁気ヘッドの移動速度が速過ぎると磁気ヘッドがディスク表面に接触して傷をつけてしまうおそれがあるが、該速度制御によりそれを回避することが可能となる。
【００３５】
図１３には、この発明が適用される磁気ディスク装置の一実施例の概略構成図が示されている。ハードディスク記憶装置（ＨＤＤ）は、スピンドルモータ１によって高速回転しているディスク２上にヘッド３よりデータを書き込み、読み出す。記憶位置（ヘッド３の位置）を可変するヘッドアクチュエータであるＶＣＭ（Ｖoice Ｃoil Ｍotor）４を用い、ディスク２上に予め記憶されたサーボ情報を信号処理ＩＣ５で読み出し、マイコンを含むコントローラ６によって上記ＶＣＭ４を駆動する駆動電流指令を発行し、それを前記図１、図１１又は図１２で示されたデジタル（Ｄigital) 制御型ＶＣＭドライバ７によって駆動する帰還制御が行われる。上記ＶＣＭドライバ７は、それ自体あるいは上記スピンドルモータ１の駆動制御回路（図示せず）等のような他の回路とともに１つの半導体集積回路装置で構成される。この発明の適用によってＨＤＤのシーク動作及びトラッキング動作の高速化と低消費電力化を実現することができる。
【００３６】
図１７には、ＰＷＭ周波数と量子化誤差の関係を表した特性図が示されている。同図は、２次ΔΣ変調の場合を示し、同一クロックＣＬＫ（＝５０ＭＨｚ）の場合、ＰＷＭ周波数を１／２にすると−１５ｄＢ（ΔΣ変調器）＋６ｄＢ（ＰＷＭ）＝−９ｄＢノイズは改善する。Ｍは、変調器ＭＯＤのビット数であり、ＰＷＭ周波数ｆpwm ＝ＣＬＫ／２M の関係からＭを９のように大きくするとＰＷＭ周波数ｆpwm が小さくなり、更新レートが長くなって同図のように各ノイズ振幅が大きくなる。ノイズ振幅は、上記磁気ヘッドの位置制御の精度悪化を招く。前記実施例のように入力信号ＩＮを周波数５０ＫＨｚに設定したとき、マイナーループ、メジャーループ等による帰還ループによるノイズ軽減を考慮し、同図に示した目標値に適合するのはＭ＝７程度となる。
【００３７】
前記ＰＷＭ方式でのゼロクロス歪は、デッドタイムによるＰＷＭのデューティ誤差なので、前記図４の実施例のように実際に誤差時間を測定し、帰還することでゼロクロス歪は低減させることができる。高次のΔΣ変調器では、動作周波数の上昇に伴うＳ／Ｎ改善度が大きい。例えば、２次では２倍周波数が上昇すれば１５ｄＢ改善できる。ΔΣ変調を利用した多ビットＰＷＭシステムでも同様で、前記図１７に示したようにＰＷＭ変調器のビット数が減ることによるノイズの増大分より、ΔΣ変調の高速化によるノイズ低減の効果が大きい。また、一般的にＰＷＭ周波数が上がるとスイッチングロスが増加する。即ち、ＰＷＭ周波数とノイズはトレードオフの関係になり、ＰＷＭ周波数の選択が必要となる。この場合、帰還経路と往路経路のΔΣ変調器までは特性を変更せず、ＰＷＭ周波数のみを変更することが望まれる。
【００３８】
但し、ＰＷＭ周波数よりも高いΔΣ変調の動作速度では折り返し歪によって、ノイズが増大するので、これを防止する為、ΔΣ変調器後段にＰＷＭ周波数とΔΣ変調器の速度比に対応した適切なロウパスフィルタ（ＬＰＦ）とデシメーションフィルタ（Decimation Filter）を付加する。前記実施例の場合、帰還経路と往路経路にそれぞれＬＰＦ１とＬＰＦ２を持つので、それぞれに次数を分散配置可能となり、遅延時間の短い高次のＬＰＦが実現でき、ループの遅延時間の最適化を図れる上に、往路経路のΔΣ変調のＳ／Ｎも最適化できる。また、ＬＰＦの遅延時間が短くなると、前記図１４の構成に比べて制御帯域の広帯域化が可能になると共に、広帯域のマイナーループ帰還が導入できる。この場合、マイナーループの負帰還効果とメジャーループの負帰還効果が同時に得られる為、結果として２次の誤差抑圧特性が得られるので、電源変動による出力段での誤差とゼロクロス歪の双方が低減される。これにより、前記電源変動による出力段での誤差を補正するためのＡＤＣを省略することができる。
【００３９】
前記図１１の実施例のようにＰＷＭ駆動をリニア駆動に置き換えるパスを用意することで、ＰＷＭ駆動時に発生する量子化誤差によるノイズを低減できる。そして、図１２の実施例のように、ＰＷＭ動作とリニア駆動のパスを併用することで、消費電力優先とノイズ優先の使い分けが可能となり、更なるシステム性能の向上が可能となる。例えば、ＨＤＤ装置の例では、消費電力低減が重要なシーク時はリニア駆動、精度が重要なトラッキング時はリニア駆動を用いることで、低消費電力で且つ高精度なＶＣＭの駆動制御が可能となる。このとき、往路経路のΔΣ変調器の出力以降、出力回路ＰＡ，ＮＡ入力までをリニア駆動とＰＷＭ制御にそれぞれ分岐させることでコストの最小化が図れる。
【００４０】
前記図４に示した構成は、デジタル値の入力信号を受けて、それを対応したアナログ出力信号を形成するＰＷＭアンプとして広く利用することができる。前記実施例のようにＶＣＭドライバのＰＷＭ変調器の他に、デットタイムにおける出力歪みを補償した音響用デジタルアンプとしても利用することができる。
【００４１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、センスアンプの特性を切り替えて使用する場合などは帰還路のロうパスフィルタの遅れ時間によって切替時の変動が問題になる場合がある。この場合は、図１の帰還路のΔΣＡＤＣ後段にあるＬＰＦ１、ＤＦＬとＬＬＦＬを適宜削除しても良い。例えば、各回路ブロックを実現する具体的回路、出力回路ＰＡ，ＮＡを構成するアンプ、前記図１２のように付加される切り替え回路の具体的構成は種々の実施形態を採ることができる。また、ＰＷＭ動作のときに両出力電圧、又は一方の出力電圧を負帰還させて駆動電圧を形成するような電圧負帰還型の回路でも利用可能である。
【産業上の利用可能性】
【００４２】
この発明は、ＨＤＤ等のようなＶＣＭドライバ及びデジタル入力信号で動作するＰＷＭアンプとして広く利用することができる。
【符号の説明】
【００４３】
Ｋsens…センスアンプ、ＬＦＰ１，２…ロウパスフィルタ、ＡＤＣ…アナログ／デジタル変換器、ＤＦＬ，ＤＥＣ２…デシメーションフィルタ、ＬＬＦＬ…ラグ−リードフィルタ、ＭＯＤ…ＰＷＭ変調器、ＰＡ，ＮＡ…出力回路、ＶＣＭ…ボイスコイル、ＰＮＣＮＴ…極性カウンタ、ＤＡＣ…デジタル／アナログ変換器、ＡＬＦＰ…アナログロウパスフィルタ、
１…スピンドルモータ、２…ディスク、３…ヘッド、４…ＶＣＭ、５…信号処理ＩＣ、６…コントローラ、７…ＶＣＭドライバ、
【技術分野】
【０００１】
本発明は、ＶＣＭ（Voice Coil Motor）ドライバとＰＷＭ（パルス幅変調）アンプに関し、例えばハードディスクメモリ装置に用いられるものに適用して有効な技術に関するものである。
【背景技術】
【０００２】
ハードディスク駆動装置では高速アクセスの観点からトラック間を跨いで移動するシーク時間を短縮する方向にある。この結果、ＶＣＭ（Voice Coil Motor）の駆動電流は増加してシーク動作時の発熱が問題になっている。この発熱問題を解決する為、位置決め制御の精度が要求されない代わりに電力消費が大きくなるシーク期間のみＰＷＭ（パルス幅変調）駆動によって消費電力を下げる。一方、リード・ライトのため磁気ヘッドを所望のトラックに追従させるトラックフォロー時は、正確なトラッキングのために高精度制御が要求され、しかもＰＷＭ駆動でのノイズの影響を避けるためにリニア駆動に切り替える。このようなＰＷＭ／リニア併用方式のＶＣＭドライバの例として、特開２００２−１８４１３７公報がある。また、全面的にＰＷＭ駆動としたＶＣＭドライバの例として、特開２００５−３０４０９５公報、特開２００５−３０４０９６公報がある。いずれも、本願発明者が先に提案したものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１８４１３７公報
【特許文献２】特開２００５−３０４０９５公報
【特許文献３】特開２００５−３０４０９６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ハードディスクの単位面積当たりの大記憶容量化のために垂直記録方式等を採用するようにして記録密度が益々高くされる傾向にある。このように記録密度が高くされた場合には、トラック間隔は狭くなり上記ＰＷＭ方式では正確なトラッキングが難しくなる。例えば、上記特許文献１のようにＰＷＭ／リニア併用方式でのリニア動作においても、デジタル値で設定された駆動電流値をデジタル／アナログ変換するＤＡＣ（デジタル／アナログ変換器）が設けられ、ＤＡＣの出力値によってＶＣＭドライバを駆動する。このとき、特許文献１のようなリニア方式でもデジタル／アナログ変換時に発生する量子化ノイズ、1/fノイズやホワイトノイズがリード・ライトのため磁気ヘッドを所望のトラックに追従させるトラックフォロー時に大きな障害になる。
【０００５】
前記特許文献２，３では、（１）位相補償器をデジタルフィルタ（Digital Filter）で実現した電流アンプを用いること、（２）出力のＰＷＭ変調で生じる量子化誤差をΔΣ変調で低減させること、（３）出力段のスイッチング波形の遅延時間及び遷移時間を計測することによりスイッチング誤差を低減させること、（４）出力段の電源電圧をＡＤＣで計測することにより、出力段の持つＰＷＭ変調誤差を低減させるような工夫を行うことによって全面的にＰＷＭ駆動とするものである。この場合、ＤＡＣが発生するノイズとＶＣＭドライバの位相補償器で生じるノイズは低減する。しかし、前記のような垂直記録方式等に対応した高記録密度においては、次のような問題が生じる。
【０００６】
上記特許文献２のＰＷＭアンプにおいては、出力スイッチング回路が有するデッドタイムによって、コイル電流のゼロクロス近傍で制御不感帯を生じてノイズ大となる（ゼロクロス歪の発生）。これにより、正確なトラッキングが不可能となり、ＰＷＭアンプとしては出力歪みが大きくなる。また、電源揺れに対する出力誤差（ＰＷＭ誤差）の補正を行うためにＡＤＣが必要なためコスト高になる。入力信号の更新レートと出力側ΔΣ変調器の更新レートが非同期で且つ周波数差があまり無いことからビートノイズの発生が懸念される。ΔΣＡＤＣ後段のＬＰＦ又はデシメーションフィルタ（Decimation Filter)によって生じる遅延により制御帯域が制限されしまい、垂直記録方式のＨＤＤで望まれる制御帯域が達成することが難しい。
【０００７】
この発明の目的は、低消費電力と高精度化を実現したＶＣＭドライバを提供することにある。この発明の他の目的は、デットタイム歪みを低減させ、ＶＣＭドライバ等に好適なＰＷＭアンプを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願における実施例の１つは下記の通りである。ＰＷＭアンプは、ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有する。
【発明の効果】
【０００９】
ゼロクロス（デッドタイム）補償回路により正確なトラッキングが可能となり、ＰＷＭアンプとして出力歪みを改善できる。
【図面の簡単な説明】
【００１０】
【図１】この発明に係るＶＣＭドライバの一実施例のブロック図である。
【図２】この発明を説明するためのループゲイン特性図である。
【図３】この発明を説明するための誤差抑圧特性図である。
【図４】この発明に係るゼロクロス補償回路の一実施例のブロック図である。
【図５】拡張ΔΣ変調器の一実施例のブロック図である。
【図６】拡張ΔΣ変調器の他の一実施例のブロック図である。
【図７】図１４のＶＣＭドライバに対応したシミュレート波形図である。
【図８】図１のマイナーループを設けた場合のシミュレート波形図である。
【図９】図１のゼロクロス補償回路を設けた場合のシミュレート波形図である。
【図１０】図１のマイナーループ及びゼロクロス補償回路を設けた場合のシミュレート波形図である。
【図１１】この発明に係るＶＣＭドライバの他の一実施例のブロック図である。
【図１２】この発明に係るＶＣＭドライバの他の一実施例のブロック図である。
【図１３】この発明が適用される磁気ディスク装置の一実施例の概略構成図である。
【図１４】本願発明者によって検討されたＰＷＭ方式のＶＣＭドライバのブロック図である。
【図１５】この発明に用いられる出力回路の説明図である。
【図１６】この発明を説明するための出力回路の伝達特性図である。
【図１７】この発明を説明するためのＰＷＭ周波数と量子化誤差の関係を表した特性図である。
【発明を実施するための形態】
【００１１】
この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
【実施例】
【００１２】
図１には、この発明に係るＶＣＭドライバの一実施例のブロック図が示されている。同図のＶＣＭドライバは、ボイスコイルＶＣＭに対して駆動電流を供給する往路経路と、ボイスコイルＶＣＭの駆動電流をセンスする帰還経路とを有する。往路経路は、位相補償器−拡張ΔΣ変調器−ＭＯＤ−ＰＡ，ＮＡを有する。帰還経路は、Ｋsens−ＡＤＣ−ＬＰＦ１−ＤＦＬ−ＬＬＦＬを有する。上記ＭＯＤは、ＰＷＭ変調器である。ＰＡ，ＮＡは出力回路である。Ｋsensは、センスアンプである。ＬＰＦ１は、ロウパスフィルタである。ＤＦＬは、デシメーションフィルタ（Decimation filter)である。ＬＬＦＬは、ラグ−リードフィルタ（Lag-Lead filter)である。
【００１３】
往路経路は、次の通りである。入力信号ＩＮは、駆動電流指令であり、例えば１６ビットのデジタル信号である。入力信号ＩＮは、後述するようなマイコン（マイクロコンピュータ）を含むコントローラによって生成され、図示しないシリアル入出力ポートを介して入力される。この入力信号ＩＮの更新レート（周波数）は、現状のＨＤＤでは５０ＫＨｚ程度であるが、将来的には１００ＫＨｚのように高くなると予測される。
【００１４】
上記入力信号ＩＮ（駆動電流指令）と帰還経路を通したＶＣＭ電流の検出値Ｉvcmdetとの誤差比較出力が位相補償器（ＰＩ型）に入力される。このＰＩ型位相補償器の出力信号は、拡張ΔΣ変調器に入力される。この拡張ΔΣ変調器は、上記位相補償された誤差比較出力をＰＷＭに対応した制御コードに変換する。ＰＷＭ変調器ＭＯＤは、上記制御コードを受けてＰＷＭパルスを形成する。出力回路ＰＡとＮＡは、ブリッジ回路を構成して、それぞれ出力端子ＶＣＭＰとＶＣＭＮを介して接続されたボイスコイルＶＣＭをＰＷＭ駆動する。つまり、拡張ΔΣ変換器は、上記位相補償された電流値を所定ビット数（例えば７ビット）の制御コード信号に変換する。ＰＷＭ変調器ＭＯＤは、上記変換された制御コードとその符号反転信号に基づいて上記出力回路ＰＡ，ＮＡのＰＷＭ信号を生成するＤ／Ａ変換手段として動作する。
【００１５】
帰還経路は、次の通りである。上記ボイスコイルＶＣＭに電流センス用の抵抗Ｒｓが直列に接続される。この抵抗Ｒｓは、ＶＣＭ電流Ｉvcm を電圧信号に変換する。センスアンプＫsensは、上記抵抗Ｒｓで変換された電圧信号をセンスする。このセンス出力は、アナログ／デジタル変換器ＡＤＣによりデジタル信号に変換される。このＡＤＣは、ΔΣ型ＡＤＣで構成される。このＡＤＣの出力信号は、ロウパスフィルタＬＰＦ１−デシメーションフィルタ（Decimation filter)ＤＦＬ−ラグ−リードフィルタＬＬＦＬ（Lag-Lead filter)を通して上記検出値Ｉvcmdetとされる。
【００１６】
本願発明の理解のため、前記特許文献２に基づいて本願発明者によって検討されたＰＷＭ方式によるＶＣＭドライバのブロック図を図１４に示す。詳しくは、前記特許文献２、３に記載されている。図１４に示されＶＣＭドライバにおいては、往路経路は、デジタル（Ｄigital）演算型の位相補償器、ΔΣ変調器、ＰＷＭ変調器ＭＯＤ、出力アンプＰＡ，ＮＡおよびボイスコイルＶＣＭからなる。帰還経路は、電流センスアンプＫsens、ΔΣ型ＡＤＣ、ＬＰＦ１、ＤＦＬ（Decimation Filter)およびＬＬＦＬ（Lag-Lead Filter)で構成される。ライントランジェント特性およびＰＳＲＲの改善の為、ＡＤＣを設けて電源電圧Ｖpsの検出を行い往路経路のゲインを電源電圧Ｖpsに因らないように調整を行うものである。
【００１７】
前記図１に示した本願発明に係るＶＣＭドライバと前記図１４のＶＣＭドライバとの構成上の差異の第１点は、ＰＩ型位相補償器の比例成分補償の引き出し点を入力信号ＩＮとＶＣＭ電流Ｉvcm の検出値Ｉvcmdetとの誤差比較後からＩvcmdet出力に変更した点である。これにより、図１４（従来）の主ループ（メジャーループ）内側に、拡張ΔΣ変調器、ＰＷＭ変調器ＭＯＤ−出力アンプＰＡ，ＮＡ−ＶＣＭコイル−電流センスアンプＫsens−、ΔΣ型ＡＤＣ−ＬＰＦ１−ＤＦＬ（Decimation filter)−ＬＬＦＬ（Lag-Lead filter)−定数Ｋｐからなる１次特性を有するマイナーループを形成できる。
【００１８】
図２には、この発明を説明するためのループゲイン特性図が示されている。図２（Ａ）は、図１４のＶＣＭドライバに対応したループゲイン特性図が示され、図２（Ｂ）に本願発明のループゲイン特性図が示されている。前記図１４のＶＣＭドライバは、図２（Ａ）に示すように、ポール・ゼロ・キャンセル（pole-zero-cancel）方式であり、ボイスコイルＶＣＭのインダクタが持つ極を位相補償器のゼロ点でキャンセルさせることによって、シングル・ポール・オペレーションを得て系の安定を保つという考え方である。全体の帯域は、定数Ｋｉで決定し、Ｋｉ／Ｋｐでゼロ点を調整する。つまり、図２（Ａ）の点線Ｌ２で示すようなインダクが持つ極ωｌに一致するように、ωｚ（＝Ｋｉ／Ｋｐ）を選ぶことにより、実線Ｌ１で示したような一次特性のループゲインを得る。
【００１９】
前記図１のＶＣＭドライバは、マイナーループ（minor loop）方式である。図２（Ｂ）のようにＫｐの働きによりマイナーループの帯域ωloop1を少なくとも目標帯域周波数ωｖｃｍまで平坦（フラット）な特性とする。即ち、マイナーループのループゲインは点線Ｌ４のようになり、マイナーループの閉ループゲインは、帯域ωloop1を持つ１次遅れ特性となる。そして、入力信号ＩＮとＶＣＭ電流Ｉvcm の検出値Ｉvcmdetとを誤差比較させるメジャーループによって同図に点線Ｌ３で示したようなシングル・ポール・オペレーションを得る。全体の系は、Ｋｉｄで決定し、Ｋｐでマイナーループの帯域ωloop1を決定する。
【００２０】
図３には、この発明を説明するための誤差抑圧特性図が示されている。同図において、点線で示したのは、前記図１４のＶＣＭドライバの場合を示し、実線で示したのが前記図１に示したようなマイナーループを持つＶＣＭドライバの場合である。ここで、デジタルシステム（Digital system）特有の量子化誤差を除く出力電圧の誤差は、電源電圧Ｖpsの揺れと出力回路ＰＡ，ＮＡのデッドタイムによる歪が主成分であり、これらがマイナーループの内側に生じる。故に、上記誤差電圧に対する抑圧特性は、２次特性を有するマイナーループ方式によって、図１４の誤差抑圧特性より大幅な改善が図れる。
【００２１】
第２の構成上の差異は、出力回路ＰＡ，ＮＡのゼロクロス補償回路ＰＮＣＮＴを追加した点である。出力回路ＰＡ，ＮＡは、図１５（Ａ）に示したようにＨブリッジ回路を構成する。図１５（Ｂ）に示すように、上アーム（ＭＯＳＦＥＴＭ１）と下アーム（ＭＯＳＦＥＴＭ２）が同時にオンしないように入力ＰＷＭ信号ＰＷＭinＰ−ＰＷＭinＮにはデッドタイムｔＤＥＡＤが設けられている。このことは、ＭＯＳＦＥＴＭ３とＭ４の関係についても同様である。そのため、出力アンプＰＡおよびＮＡの出力ＶＣＭＰ，ＶＣＭＮのパルス幅は入力のＰＷＭパルス幅に対して誤差を持つ。この誤差は、制御のオフセット量として現れ、コイル電流Ｉvcm の極性が変わると、同オフセット量も反転するため、図１６に実線で示すＰＷＭモードの特性のように制御不感帯を持ってしまうので、正確なヘッド位置制御を困難とする。
【００２２】
図４には、この発明に係るゼロクロス補償回路の一実施例のブロック図が示されている。このゼロクロス補償回路は、上記ＰＷＭモードの特性の制御不感帯を補償する。ゼロクロス補償回路ＰＮＣＮＴは、いわば１次Δ−Σ変調型誤差補正回路である。前述したように出力回路ＰＡおよびＮＡはデッドタイムを有しているため、出力回路ＰＡおよびＡＮの出力ＶＣＭＰ，ＶＣＭＮのパルス幅は入力のパルス幅に対して誤差を持つ。そこで、ＶＣＭＰ−ＶＣＭＮの出力信号を分圧抵抗Ｒ１とＲ２−Ｒ３とＲ４で分圧し、その極性をインバータ回路ＩＶ１とＩＶ２で判定し、極性カウンタＰＮＣＮＴで基準クロックＭＣＬＫを用いて計数する。この計数出力とＰＷＭＩＮ（制御コード）との差分を次サイクルの更新された制御コード（ＰＷＭＩＮ）に加えてゼロクロス誤差を補償する。
【００２３】
このように、上記出力パルス（ＶＣＭＰ，ＶＣＭＮ）の測定時間とＰＷＭ制御の指示値ＰＷＭＩＮの誤差時間を１ＰＷＭ更新周期遅れで次のＰＷＭ変調器入力信号に加算し補正する。これにより、出力アンプＰＡ，ＮＡのデッドタイムによる誤差（ゼロクロス歪）を前記図１６の点線で示したように低減させるものである。図１６において、細い実線は、リニアモードの特性が示されている。同図に有るように誤差補正量を１ＰＷＭ更新周期遅れて入力信号に加算する１次ΔΣ型の補正は発振の観点から有効である。２次以上のΔΣ型の補正を用いると誤差が大きい場合発振動作となるからである。
【００２４】
第３の構成上の差異は、図１の往路経路にあるΔΣ変調器の後段にロウパスフィルタＬＰＦ２とデシメーションフィルタ（Decimation filter)ＤＥＣ２を付加し、より高い動作クロックでΔΣ変調器を動作できるようにした点である。前記図１４の構成では折り返し歪の発生抑制の観点からＰＷＭ周波数とΔΣ変調器の動作速度（更新レート）ｆdsはｆds≦ｆpwmに制限される。本発明の構成では、ΔΣ変調器の動作速度の向上が図れ往路経路で発生する量子化誤差を低減できる。ΔΣ変調器の動作周波数の向上は、帰還経路におけるデシメーション（Decimation）比を低減できる為、帰還経路のロウパスフィルタＬＰＦ１のカットオフ周波数を高く設定可能になり、遅延時間は短縮される。ここで、懸念されるのは帰還経路のロウパスフィルタＬＰＦ１のカットオフ向上に伴なう高域ノイズの増大であるが、本発明の構成では帰還路のロウパスフィルタＬＰＦ１と往路経路のロウパスフィルタＬＰＦ２があるため、高域ノイズは図１４の構成（帰還経路路のみにロウパスフィルタＬＰＦ１）に比べてさほど増大しない。
【００２５】
前記マイナーループのループ利得は、コイルインピーダンスに折れ点ω１を持つ１次のＬＰＦ特性となる。ここで定数Ｋｐを適切に選択し、マイナーループの帯域ωloop1 を所望の値に設定する。帯域ωloop1 は通常ＶＣＭ帯域ωvcm より数倍高い値に選ぶ必要がある。また、誤差抑圧特性は、帯域ωloop1 が高いほど有利でありωvcm も高く出来るのでマイナーループのループ内遅延時間は短い程よい。ループ内遅延時間は、上述の第３の構成上の差異によって改善可能である。
【００２６】
図５には、拡張ΔΣ変調器の一実施例のブロック図が示されている。この実施例では、２次ΔΣ変調器の後段の２次ＬＰＦ出力に小数点が現れ、それを小数分離と遅延段（Ｚ-1）と加算器により補正する形式である。この実施例ではΔΣ変調器のビット数ＱＭ＝６、ＰＷＭ変調器のビット数Ｍ＝７の例である。同図に示すように、２つの加算フィルタを用いて２次ＬＰＦを実現できるためハードウエアを簡単化できる特長がある。
【００２７】
図６には、拡張ΔΣ変調器の他の一実施例のブロック図が示されている。この実施例では、予めゲイン調整を行い２次ＬＰＦ出力に小数点が現れないようにする形式である。この実施例ではΔΣ変調器のビット数ＱＭ＝６、ＰＷＭ変調器のビット数Ｍ＝７の例である。図５同様に、本実施例でも２つの加算フィルタを用いて２次ＬＰＦを実現できるためハードウエアを簡単化できる特長がある。更に、ΔΣ変調器の前で適切なスケーリングを加えることで整数演算のみで実現できる為、図５の実施例より更にハードウエアを簡単化できる。
【００２８】
図７乃至図１０には、この発明を説明するためのシミュレート波形図が示されている。図７は、図１４のＶＣＭドライバに対応した波形図であり、入力信号は２ＫＨｚ／１０ｍＡ相当である。入力信号が正側から負側に変化したときには、ＶＣＭ電流及びフィルタ後ＶＣＭ電流に負側への立ち下がり波形にゼロクロス歪みが大きく発生する。逆に、入力信号が負側から正側に変化したときには、ＶＣＭ電流及びフィルタ後ＶＣＭ電流に正側への立ち上がり波形にゼロクロス歪みが大きく発生する。
【００２９】
図８は、図１のマイナーループを設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループの付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図７に比べて大きく改善される。
【００３０】
図９は、図１のゼロクロス補償回路を設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループの付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図７に比べて大きく改善される。
【００３１】
図１０は、図１のマイナーループ及びゼロクロス補償回路を設けた場合の波形図であり、入力信号は前記同様に２ＫＨｚ／１０ｍＡ相当である。マイナーループ及びゼロクロス補償回路の付加によって入力信号が正側から負側に変化したとき、あるいは入力信号が負側から正側に変化したときに発生するＶＣＭ電流及びフィルタ後ＶＣＭ電流のゼロクロス歪は図８，図９に比べても改善される。
【００３２】
図１１には、この発明に係るＶＣＭドライバの他の一実施例のブロック図が示されている。この実施例では、ボイスコイルＶＣＭをリニア駆動する例である。この実施例は、前記図１に示した実施例との差異は、往路経路の「拡張ΔΣ変調器＋ＰＷＭ変調器」の構成を「ΔΣ変調器＋ＤＡＣ＋ＡＬＰＦ」からなるΔΣ型ＤＡＣに置き換えてリニア駆動とした点である。上記ＤＡＣは、デジタル／アナログ変換器である。上記ＡＬＦＰは、アナログロウパスフィルタである。これにより前記図１におけるＰＷＭ変調器ＭＯＤでの量子化誤差が低減され、且つ、リニア駆動の場合、パワーアンプＰＡ，ＮＡにクラスＡＢ型を採用することでゼロクロス歪も低減でき、図１に示したＶＣＭドライバ比べてＳＮ比を向上させることができる。
【００３３】
図１２には、この発明に係るＶＣＭドライバの他の一実施例のブロック図が示されている。この実施例では、前記図１に示したＰＷＭ方式と図１１に示したリニア方式とを切り替えるようにしたものである。前記図１に示した「拡張ΔΣ変調器＋ＰＷＭ変調器」と前記図１１に示した「ΔΣ型ＤＡＣ」は構成上ほぼ同一であり、ΔΣ変調器出力からパワーアンプ入力までが違うのみである。従って、大きなコストアップ無く併用駆動システムが実現可能である。本構成は、シーク動作のときにはＰＷＭ方式で動作させ、トラッキング動作のときにはリニア方式で動作させるものである。信号ＰＷＭ／ＬＩＮは出力回路の動作切替信号である。両者の動作モードの切替のときに、前記図１６に示した点線で示した特性（ゼロクロス補償付ＰＷＭモード）と細い実線で示した特性（リニアモードＬＩＮ）との相互のシームレスな切替が要求される為、全体のループ伝達関数をＰＷＭ（ゼロクロス補償）駆動時とリニア駆動時で一致させる必要があり、この観点からも往路経路のΔΣ変調後段にはＬＰＦ２が必要となる。
【００３４】
前記図１、図１１及び図１２に示したＶＣＭドライバでは省略されているが、前記特許文献２，３で説明されているように、コントローラとの間での入出力動作のためのシリアルポート、及びボイスコイルＶＣＭの逆起電圧Ｖb-emf（推定値）を演算して速度情報として上記コントローラへ供給する逆起電圧推定回路なども設けられる。この逆起電圧推定回路によって算出された逆起電圧Ｖb-emfは、上記シリアルポートを介してコントローラへ送るようにすることができる。コントローラは受信した逆起電圧からヘッドの移動速度を認知することができ、例えば磁気ヘッドをランプと呼ばれる退避位置からディスク上へ移動させるヘッドロード時のボイスコイルモータの速度制御に利用することができる。磁気ヘッドの移動速度が速過ぎると磁気ヘッドがディスク表面に接触して傷をつけてしまうおそれがあるが、該速度制御によりそれを回避することが可能となる。
【００３５】
図１３には、この発明が適用される磁気ディスク装置の一実施例の概略構成図が示されている。ハードディスク記憶装置（ＨＤＤ）は、スピンドルモータ１によって高速回転しているディスク２上にヘッド３よりデータを書き込み、読み出す。記憶位置（ヘッド３の位置）を可変するヘッドアクチュエータであるＶＣＭ（Ｖoice Ｃoil Ｍotor）４を用い、ディスク２上に予め記憶されたサーボ情報を信号処理ＩＣ５で読み出し、マイコンを含むコントローラ６によって上記ＶＣＭ４を駆動する駆動電流指令を発行し、それを前記図１、図１１又は図１２で示されたデジタル（Ｄigital) 制御型ＶＣＭドライバ７によって駆動する帰還制御が行われる。上記ＶＣＭドライバ７は、それ自体あるいは上記スピンドルモータ１の駆動制御回路（図示せず）等のような他の回路とともに１つの半導体集積回路装置で構成される。この発明の適用によってＨＤＤのシーク動作及びトラッキング動作の高速化と低消費電力化を実現することができる。
【００３６】
図１７には、ＰＷＭ周波数と量子化誤差の関係を表した特性図が示されている。同図は、２次ΔΣ変調の場合を示し、同一クロックＣＬＫ（＝５０ＭＨｚ）の場合、ＰＷＭ周波数を１／２にすると−１５ｄＢ（ΔΣ変調器）＋６ｄＢ（ＰＷＭ）＝−９ｄＢノイズは改善する。Ｍは、変調器ＭＯＤのビット数であり、ＰＷＭ周波数ｆpwm ＝ＣＬＫ／２M の関係からＭを９のように大きくするとＰＷＭ周波数ｆpwm が小さくなり、更新レートが長くなって同図のように各ノイズ振幅が大きくなる。ノイズ振幅は、上記磁気ヘッドの位置制御の精度悪化を招く。前記実施例のように入力信号ＩＮを周波数５０ＫＨｚに設定したとき、マイナーループ、メジャーループ等による帰還ループによるノイズ軽減を考慮し、同図に示した目標値に適合するのはＭ＝７程度となる。
【００３７】
前記ＰＷＭ方式でのゼロクロス歪は、デッドタイムによるＰＷＭのデューティ誤差なので、前記図４の実施例のように実際に誤差時間を測定し、帰還することでゼロクロス歪は低減させることができる。高次のΔΣ変調器では、動作周波数の上昇に伴うＳ／Ｎ改善度が大きい。例えば、２次では２倍周波数が上昇すれば１５ｄＢ改善できる。ΔΣ変調を利用した多ビットＰＷＭシステムでも同様で、前記図１７に示したようにＰＷＭ変調器のビット数が減ることによるノイズの増大分より、ΔΣ変調の高速化によるノイズ低減の効果が大きい。また、一般的にＰＷＭ周波数が上がるとスイッチングロスが増加する。即ち、ＰＷＭ周波数とノイズはトレードオフの関係になり、ＰＷＭ周波数の選択が必要となる。この場合、帰還経路と往路経路のΔΣ変調器までは特性を変更せず、ＰＷＭ周波数のみを変更することが望まれる。
【００３８】
但し、ＰＷＭ周波数よりも高いΔΣ変調の動作速度では折り返し歪によって、ノイズが増大するので、これを防止する為、ΔΣ変調器後段にＰＷＭ周波数とΔΣ変調器の速度比に対応した適切なロウパスフィルタ（ＬＰＦ）とデシメーションフィルタ（Decimation Filter）を付加する。前記実施例の場合、帰還経路と往路経路にそれぞれＬＰＦ１とＬＰＦ２を持つので、それぞれに次数を分散配置可能となり、遅延時間の短い高次のＬＰＦが実現でき、ループの遅延時間の最適化を図れる上に、往路経路のΔΣ変調のＳ／Ｎも最適化できる。また、ＬＰＦの遅延時間が短くなると、前記図１４の構成に比べて制御帯域の広帯域化が可能になると共に、広帯域のマイナーループ帰還が導入できる。この場合、マイナーループの負帰還効果とメジャーループの負帰還効果が同時に得られる為、結果として２次の誤差抑圧特性が得られるので、電源変動による出力段での誤差とゼロクロス歪の双方が低減される。これにより、前記電源変動による出力段での誤差を補正するためのＡＤＣを省略することができる。
【００３９】
前記図１１の実施例のようにＰＷＭ駆動をリニア駆動に置き換えるパスを用意することで、ＰＷＭ駆動時に発生する量子化誤差によるノイズを低減できる。そして、図１２の実施例のように、ＰＷＭ動作とリニア駆動のパスを併用することで、消費電力優先とノイズ優先の使い分けが可能となり、更なるシステム性能の向上が可能となる。例えば、ＨＤＤ装置の例では、消費電力低減が重要なシーク時はリニア駆動、精度が重要なトラッキング時はリニア駆動を用いることで、低消費電力で且つ高精度なＶＣＭの駆動制御が可能となる。このとき、往路経路のΔΣ変調器の出力以降、出力回路ＰＡ，ＮＡ入力までをリニア駆動とＰＷＭ制御にそれぞれ分岐させることでコストの最小化が図れる。
【００４０】
前記図４に示した構成は、デジタル値の入力信号を受けて、それを対応したアナログ出力信号を形成するＰＷＭアンプとして広く利用することができる。前記実施例のようにＶＣＭドライバのＰＷＭ変調器の他に、デットタイムにおける出力歪みを補償した音響用デジタルアンプとしても利用することができる。
【００４１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、センスアンプの特性を切り替えて使用する場合などは帰還路のロうパスフィルタの遅れ時間によって切替時の変動が問題になる場合がある。この場合は、図１の帰還路のΔΣＡＤＣ後段にあるＬＰＦ１、ＤＦＬとＬＬＦＬを適宜削除しても良い。例えば、各回路ブロックを実現する具体的回路、出力回路ＰＡ，ＮＡを構成するアンプ、前記図１２のように付加される切り替え回路の具体的構成は種々の実施形態を採ることができる。また、ＰＷＭ動作のときに両出力電圧、又は一方の出力電圧を負帰還させて駆動電圧を形成するような電圧負帰還型の回路でも利用可能である。
【産業上の利用可能性】
【００４２】
この発明は、ＨＤＤ等のようなＶＣＭドライバ及びデジタル入力信号で動作するＰＷＭアンプとして広く利用することができる。
【符号の説明】
【００４３】
Ｋsens…センスアンプ、ＬＦＰ１，２…ロウパスフィルタ、ＡＤＣ…アナログ／デジタル変換器、ＤＦＬ，ＤＥＣ２…デシメーションフィルタ、ＬＬＦＬ…ラグ−リードフィルタ、ＭＯＤ…ＰＷＭ変調器、ＰＡ，ＮＡ…出力回路、ＶＣＭ…ボイスコイル、ＰＮＣＮＴ…極性カウンタ、ＤＡＣ…デジタル／アナログ変換器、ＡＬＦＰ…アナログロウパスフィルタ、
１…スピンドルモータ、２…ディスク、３…ヘッド、４…ＶＣＭ、５…信号処理ＩＣ、６…コントローラ、７…ＶＣＭドライバ、
【特許請求の範囲】
【請求項１】
ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、
上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、
上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、
上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有するＰＷＭアンプ。
【請求項２】
請求項１において、
上記デッドタイム補償回路は、
上記出力端子から出力されるパルス幅とそれに対応した上記ＰＷＭ入力信号とのパルス幅との誤差時間を基準クロックを計数するカウンタと、
上記カウンタで生成された上記誤差時間に対応したパルスを次に入力されたＰＷＭ入力に加える加算回路とを有するＰＷＭアンプ。
１
【請求項１】
ＰＷＭ入力信号を受け、デッドタイムを持つ第１駆動パルスと第２駆動パルスを形成するＰＷＭ駆動回路と、
上記第１駆動パルスを受けて出力端子に第１出力電圧を出力させる第１出力素子と、
上記第２駆動パルスを受けて上記出力端子に第２出力電圧を出力させる第２出力素子と、
上記ＰＷＭ入力信号と、かかるＰＷＭ入力信号に対応した上記第１出力素子と第２出力素子より形成された出力信号との誤差パルスを検出し、次に入力されるＰＷＭ入力信号に上記誤差パルスを加算させるデッドタイム補償回路とを有するＰＷＭアンプ。
【請求項２】
請求項１において、
上記デッドタイム補償回路は、
上記出力端子から出力されるパルス幅とそれに対応した上記ＰＷＭ入力信号とのパルス幅との誤差時間を基準クロックを計数するカウンタと、
上記カウンタで生成された上記誤差時間に対応したパルスを次に入力されたＰＷＭ入力に加える加算回路とを有するＰＷＭアンプ。
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【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−３１２０４（Ｐ２０１３−３１２０４Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１２−２０００３６（Ｐ２０１２−２０００３６）
【出願日】平成２４年９月１２日（２０１２．９．１２）
【分割の表示】特願２００７−２４３６６２（Ｐ２００７−２４３６６２）の分割
【原出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２４年９月１２日（２０１２．９．１２）
【分割の表示】特願２００７−２４３６６２（Ｐ２００７−２４３６６２）の分割
【原出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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