【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】試料の鮮明な画像を撮影することができる電子顕微鏡システム及びその制御方法を提供すること。
【解決手段】電子顕微鏡システムは、電子線を発生させる電子銃と、電子線を試料に照射するための光学系と、当該試料をセットするステージと、当該試料を観察するために、当該試料への電子線の照射を基に試料を撮影する撮影機構と、撮影機構が撮影した当該試料の画像を解析する解析機構と、当該試料と撮影機構との相対的位置を調節する位置調節機構と、を備える。位置調節機構は、解析機構の解析結果を基に、ステージ又は撮影機構の視野のうちの少なくとも一方を移動させる。 （もっと読む）

【課題】消費電流を削減する。
【解決手段】第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】出力回路のインピーダンス調整の精度を向上する半導体装置を提供する。
【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファを含む出力回路（出力バッファ１０１）と、複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（出力制御回路１５０）と、複数の単位バッファのそれぞれのインピーダンスを調整するインピーダンス調整部であって、当該インピーダンス調整部は、制御回路によって選択的に活性化された１又は複数個の単位バッファ回路の個数が変化することに応じて複数の単位バッファのそれぞれのインピーダンスを調整する、インピーダンス調整部（インピーダンス調整部３０）と、を備える。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】チップ積層体の外部接続用電極として機能する第１のバンプ電極間がショートしないように、第１のバンプ電極に精度よくはんだを形成可能な半導体装置の製造方法を提供する。
【解決手段】ボンディングツール３４によりはんだ搭載用基板５０の他面を保持すると共に、第２のバンプ電極５５に形成されたはんだ５７を加熱により溶融させ、はんだ搭載用基板の第２のバンプ電極をチップ積層体４０の第１のバンプ電極１７と対向配置させる工程と、第２のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第１のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第１のバンプ電極にはんだを転写させる工程と、を含む。 （もっと読む）

【課題】メモリセルアレイと入出力バッファ間の遅延の最大値を抑制し高速に入出力動作が行える半導体記憶装置を提供する。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。 （もっと読む）

【課題】出力バッファのインピーダンスを制御する複数の制御ビットを転送するデータバスの配線面積を削減できる半導体装置、及び出力バッファのインピーダンスを調整する方法を提供する。
【解決手段】インピーダンス制御情報を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力回路８０）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）