半導体装置の製造方法
【課題】チップ積層体の外部接続用電極として機能する第１のバンプ電極間がショートしないように、第１のバンプ電極に精度よくはんだを形成可能な半導体装置の製造方法を提供する。
【解決手段】ボンディングツール３４によりはんだ搭載用基板５０の他面を保持すると共に、第２のバンプ電極５５に形成されたはんだ５７を加熱により溶融させ、はんだ搭載用基板の第２のバンプ電極をチップ積層体４０の第１のバンプ電極１７と対向配置させる工程と、第２のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第１のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第１のバンプ電極にはんだを転写させる工程と、を含む。
【解決手段】ボンディングツール３４によりはんだ搭載用基板５０の他面を保持すると共に、第２のバンプ電極５５に形成されたはんだ５７を加熱により溶融させ、はんだ搭載用基板の第２のバンプ電極をチップ積層体４０の第１のバンプ電極１７と対向配置させる工程と、第２のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第１のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第１のバンプ電極にはんだを転写させる工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、半導体装置の小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。
その中でも、ＴＳＶ(Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ)と呼ばれる貫通電極を有する半導体チップが積層されたチップ積層体を配線基板の一面に実装したＣｏＣ(Ｃｈｉｐ ｏｎ Ｃｈｉｐ)型の半導体装置が注目されている。
【０００４】
特許文献１には、複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、積載された複数の半導体チップの周囲を覆うと共に半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、積載された複数の半導体チップ及び第１の封止樹脂層を含むチップ積層体を所定の配線が形成された配線基板に接続固定するＣｏＣ型の半導体装置の製造方法が開示されている。
【０００５】
特許文献２には、被転写材料が配列形成された転写基板とバンプが配列形成された半導体素子とを加熱し、転写基板と半導体素子の熱膨張量が実質的に等しくなるように、転写基板と半導体素子の温度を調節する工程と、この温度調節された状態で被転写材料とバンプとを位置合わせして、被転写材料をバンプ上に転写する工程と、を有した電極形成のための転写方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開平９−２７５１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、配線基板上に搭載され、かつ貫通電極を有するロジック用半導体チップと、チップ積層体とを、フリップチップ接合する場合、対向するバンプ電極の表面がいずれもＡｕめっき層となる為に、バンプ電極間の接合が困難となる。
そのため、ロジック用半導体チップかチップ積層体のいずれかのバンプ接合面に、はんだを設けて、該はんだを介してバンプ接合したいというニーズがある。
【０００８】
めっき法により、ウェハ段階で、小さいサイズで、かつ狭ピッチで配置されたバンプ電極にはんだを形成することは可能である。
しかしながら、はんだを有した半導体チップをフリップチップ実装する場合、ボンディングツールにより吸着した半導体チップのはんだを溶融させるために、ボンディングツールを高温（例えば、３００℃）で加熱する必要がある。
【０００９】
このため、ボンディングツールに溶融したはんだが付着することを防止するために、はんだが形成された面とは反対側に位置する半導体チップの面をボンディングツールで吸着する必要がある。
このため、バンプ電極を有するロジック用半導体チップとチップ積層体とのバンプ接合面に、はんだを形成できないという問題があった。
【００１０】
また、特許文献２に記載の転写方法を用いて、微細で、かつ狭ピッチで配置されたバンプ電極にはんだを転写した場合、転写基板の平坦な面に複数のはんだが配置されているため、はんだを溶融させた際、転写基板の平坦な面方向に溶融されたはんだが広がって、該はんだにより隣接するバンプ間でショートが発生する恐れがあった。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、互いに貫通電極を介して電気的に接続されると共に、積層された複数の第１の半導体チップよりなり、最上段に配置された第１の半導体チップに前記貫通電極と電気的に接続された第１のバンプ電極を有するチップ積層体を準備する工程と、前記チップ積層体の前記第１のバンプ電極と対向配置された第２のバンプ電極を一面に有し、前記第２のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第２のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第２のバンプ電極を前記チップ積層体の前記第１のバンプ電極と対向配置させる工程と、前記第２のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第１のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第１のバンプ電極に前記はんだを転写させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、ボンディングツールによりはんだ搭載用基板の他面を保持すると共に、第２のバンプ電極に形成されたはんだを加熱により溶融させ、次いで、はんだ搭載用基板の第２のバンプ電極をチップ積層体の第１のバンプ電極と対向配置させ、次いで、第２のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第１のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第１のバンプ電極にはんだを転写させることにより、溶融したはんだが第２のバンプ電極の表面（はんだが形成される面）から横方向に広がることがなくなるため、はんだ形成面と対向する第１のバンプ電極の面にのみ精度よく、はんだを形成することが可能となる。
【００１３】
これにより、第１のバンプ電極が微細化され、かつ狭ピッチで配置された場合でも、はんだにより、隣接する第１のバンプ電極間がショートすることなく、第１のバンプ電極に精度よくはんだを形成することができる。
【００１４】
また、チップ積層体の外部接続用電極として機能する第１のバンプ電極にはんだを形成することにより、はんだを介して、配線基板に実装された半導体チップとチップ積層体とを電気的に接続することが可能となる。
これにより、配線基板に実装された半導体チップとチップ積層体との間の接続強度が向上するため、配線基板に実装された半導体チップとチップ積層体との間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図１２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図１３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図１４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図１５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図１６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図１７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）である。
【図１８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）である。
【図１９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）である。
【図２０】はんだ形成用基板の他の例を示す断面図である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法を適用可能な他の半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（実施の形態）
図１〜図１９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１〜図１９を参照して、本発明の実施の形態に係る半導体装置１０（後述する図１９参照）の製造方法について説明する。
【００１８】
始めに、図１に示す工程では、一面（第１の回路素子層１６の表面１６ａ）に設けられた第１のバンプ電極１７を有する第１の半導体チップ１１と、第１の貫通電極２４（貫通電極）、第１の貫通電極２４の一端に設けられた第１のバンプ電極１７、及び第１の貫通電極２４の他端に設けられた第３のバンプ電極２５を有する第１の半導体チップ１２−１,１２−２,１２−３と、を準備する。つまり、複数の第１の半導体チップ１１，１２−１，１２−２，１２−３を準備する。
【００１９】
第１の半導体チップ１１は、後述する図３に示すように、チップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最下段に配置される半導体チップである。
第１の半導体チップ１２−３は、後述する図３に示すように、チップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最上段に配置される半導体チップである。
【００２０】
ここで、図１を参照して第１の半導体チップ１１，１２−１，１２−２，１２−３の構成について説明する。
第１の半導体チップ１１は、矩形とされたメモリ用半導体チップであり、半導体基板１５と、第１の回路素子層１６と、第１のバンプ電極１７と、を有し、かつ第１の貫通電極２４及び第３のバンプ電極２５を有していない。
第１の半導体チップ１１としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。
【００２１】
半導体基板１５は、薄板化（例えば、厚さが５０μｍ以下）されている。半導体基板１５としては、例えば、単結晶シリコン基板を用いることができる。半導体基板１５は、平坦な面とされた表面１５ａ及び裏面１５ｂを有する。
【００２２】
第１の回路素子層１６は、半導体基板１５の表面１５ａに形成されている。第１の回路素子層１６は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等を有する。第１の半導体チップ１１がＤＲＡＭの場合、第１の回路素子層１６にはＤＲＡＭ素子が形成される。
【００２３】
第１のバンプ電極１７は、第１の回路素子層１６の表面１６ａに設けられている。第１のバンプ電極１７は、第１の回路素子層１６の表面１６ａに、第１の金属層１８と、第２の金属層１９と、が順次積層形成された構成とされている。
第１の金属層１８としては、例えば、Ｃｕ層を用いることができる。第２の金属層１９としては、例えば、Ｎｉ層と、Ａｕ層と、を順次積層したＮｉ／Ａｕ層を用いることができる。この場合、第２の金属層１９の最上層は、Ａｕ層となる。
第１のバンプ電極１７を構成する第１及び第２の金属層１８，１９は、例えば、電解めっき法により形成することができる。
【００２４】
上記構成とされた第１の半導体チップ１１は、第１の回路素子層１６の表面１６ａのみにバンプ電極が形成されており、半導体基板１５の裏面１５ｂ側にはバンプ電極が形成されていない。そのため、第１の半導体チップ１１の裏面側は、平坦な面（半導体基板１５の裏面１５ｂ）とされている。
【００２５】
次に、第１の半導体チップ１２−１の構成について説明する。
第１の半導体チップ１２−１は、薄板化（例えば、厚さが５０μｍ以下）された矩形のメモリ用半導体チップであり、第１の半導体チップ１１の構成に、さらに、貫通孔２２、第１の貫通電極２４、及び第３のバンプ電極２５を設けた以外は、第１の半導体チップ１１と同様に構成される。
【００２６】
貫通孔２２は、第１の回路素子層１６及び半導体基板１５のうち、第１のバンプ電極１７と対向する部分を貫通するように形成されている。貫通孔２２は、第２の金属層１９と接触する面とは反対側に位置する第１の金属層１８の面の一部を露出している。
【００２７】
第１の貫通電極２４は、貫通孔２２を充填するように形成されている。第１の貫通電極２４は、第１の回路素子層１６に形成された素子（例えば、ＤＲＡＭ素子）と電気的に接続されている。
【００２８】
第１の貫通電極２４の一端は、第１のバンプ電極１７（具体的には、第１の金属層１８）と接続されている。第１の貫通電極２４は、例えば、電解めっき法により形成することができる。この場合、第１の貫通電極２４の母材としては、Ｃｕめっき膜を用いることができる。
なお、第１の貫通電極２４と半導体基板１５との間には、第１の貫通電極２４と半導体基板１５とを電気的に絶縁する絶縁膜（図示せず）が形成されている。
【００２９】
第３のバンプ電極２５は、第１の貫通電極２４の他端（言い換えれば、半導体基板１５の裏面１５ｂ側）に設けられている。これにより、第３のバンプ電極２５は、第１の貫通電極２４を介して、第１のバンプ電極１７と電気的に接続されている。
第３のバンプ電極２５は、第１の貫通電極２４の他端に、第３の金属層２６と、はんだ層２７（第３のバンプ電極２５の最上層）と、を順次積層した構成とされている。
【００３０】
第３の金属層２６としては、例えば、Ｃｕ層を用いることができる。はんだ層２７としては、例えば、ＳｎＡｇはんだ層を用いることができる。第３のバンプ電極２５は、例えば、電解めっき法により形成することができる。
なお、第１の半導体チップ１２−２，１２−３は、第１の半導体チップ１２−１と同様な構成であるので、その構成の説明を省略する。
【００３１】
また、第１の半導体チップ１２−３は、後述する図３に示すチップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最上段に配置される半導体チップである。
第１の半導体チップ１２−３の第１のバンプ電極１７は、後述する図３に示すチップ積層体４０の外部接続用電極として機能する電極であり、後述する図６に示すはんだ５７が転写されるはんだ転写面１７ａ（第２の金属層１９により構成された面）を有する。
【００３２】
次いで、図２に示す工程では、第１のバンプ電極１７が上面側となるようにステージ３１の上面３１ａに第１の半導体チップ１１を配置（言い換えれば、ステージ３１の上面３１ａと半導体基板１５の裏面１５ｂとが接触するように第１の半導体チップ１１を配置し、ステージ３１に設けられ、図示していない真空ポンプと接続された吸着孔３２により、ステージ３１の上面３１ａに第１の半導体チップ１１を吸着する。
【００３３】
先に説明したように、第１の半導体チップ１１は、第１の回路素子層１６の表面１６ａのみにバンプ電極が形成されており、半導体基板１５の裏面１５ｂ側にはバンプ電極が形成されていない。
これにより、ステージ３１の上面３１ａと接触する第１の半導体チップ１１の裏面側が平坦な面とされているため、ステージ３１の上面３１ａに第１の半導体チップ１１を精度よく吸着することができる。
【００３４】
次いで、ボンディングツール３４の吸着面３４ａ（図示していない真空ポンプと接続された吸着孔３５を露出する面）に、第１のバンプ電極１７が形成された側の第１の半導体チップ１２−１の面を吸着し、第１の半導体チップ１１，１２−１が離間した状態で、第１の半導体チップ１１の第１のバンプ電極１７と第１の半導体チップ１２−１の第３のバンプ電極２５とを対向配置させる。
【００３５】
次いで、ボンディングツール３４に設けられた加熱手段３７により、第１の半導体チップ１２−１を高温（例えば、３００℃程度）に加熱しながら、第１の半導体チップ１１の第１のバンプ電極１７と第１の半導体チップ１２−１の第３のバンプ電極２５とを接触させ、荷重を印加することで、該加熱により溶融したはんだ層２７により、第１のバンプ電極１７と第３のバンプ電極２５とを熱圧着する。
【００３６】
これにより、第１の半導体チップ１１上に第１の半導体チップ１２−１が積層されると共に、第１の半導体チップ１１に対して、第１の半導体チップ１２−１がフリップチップ接続される。このとき、第１の半導体チップ１１と第１の半導体チップ１２−１との間には、隙間が形成される。
【００３７】
また、第１のバンプ電極１７と第３のバンプ電極２５とを熱圧着させる際、ボンディングツール３４の吸着面３４ａに、はんだ層２７が形成されていない側（第１のバンプ電極１７が形成された側）の第１の半導体チップ１２−１の面を吸着することで、溶融したはんだ層２７がボンディングツール３４に付着することを防止できる。
【００３８】
次いで、図３に示す工程では、図２に示す工程と同様な手法により、第１の半導体チップ１２−１の第１のバンプ電極１７と第１の半導体チップ１２−２の第３のバンプ電極２５とを接続する。
これにより、第１の半導体チップ１２−１上に第１の半導体チップ１２−２が積層されると共に、第１の半導体チップ１２−１に対して、第１の半導体チップ１２−２がフリップチップ接続される。このとき、第１の半導体チップ１２−１と第１の半導体チップ１２−２との間には、隙間が形成される。
【００３９】
次いで、図２に示す工程と同様な手法により、第１の半導体チップ１２−２の第１のバンプ電極１７と第１の半導体チップ１２−３の第３のバンプ電極２５とを熱圧着する。
これにより、第１の半導体チップ１２−２上に第１の半導体チップ１２−３が積層されると共に、第１の半導体チップ１２−２に対して、第１の半導体チップ１２−３がフリップチップ接続される。このとき、第１の半導体チップ１２−２と第１の半導体チップ１２−３との間には、隙間が形成される。
【００４０】
このように、第１の半導体チップ１１上に、第１の半導体チップ１２−１と、第１の半導体チップ１２−２と、第１の半導体チップ１２−３と、を順次積層させて、実装することで、互いに第１の貫通電極２４を介して電気的に接続されると共に、積層された第１の半導体チップ１１，１２−１,１２−２,１２−３よりなり、最上段に配置された第１の半導体チップ１２−３に第１の貫通電極２４と電気的に接続された第１のバンプ電極１７を有するチップ積層体４０が形成される。
【００４１】
次いで、図４に示す工程では、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填する第１の封止樹脂４５を形成する。
このとき、第１の半導体チップ１２−３を構成する第１のバンプ電極１７及び第１の回路素子層１６の表面１６ａを、第１の封止樹脂４５から露出させる。
【００４２】
具体的には、以下の方法により、第１の封止樹脂４５を形成する。始めに、アンダーフィル樹脂４６（第１の封止樹脂４５の母材）に対する濡れ性の悪いシート４３の上面４３ａと第１のバンプ電極１７が形成されていない側のチップ積層体４０の面（第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂ）とを接触させる。
【００４３】
次いで、チップ積層体４０の側壁にディスペンサー４４から供給したアンダーフィル樹脂４６を滴下し、毛細管現象により、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填する。濡れ性の悪いシート４３としては、フッ素系シート材、或いはシリコーン系接着剤を備えたシート材等を用いることができる。
その後、アンダーフィル樹脂４６を所定の温度（例えば、１５０℃）でキュアして、アンダーフィル樹脂４６を完全に硬化させることで、第１の封止樹脂４５が形成される。
【００４４】
このように、アンダーフィル樹脂４６（第１の封止樹脂４５の母材）に対する濡れ性の悪いシート４３の上面４３ａにチップ積層体４０を配置した後、チップ積層体４０の側壁にアンダーフィル樹脂４６を滴下して、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填することにより、アンダーフィル樹脂４６がチップ積層体４０の外周側面よりも外側に広がることを抑制可能となるので、第１の封止樹脂４５のフィレット幅を低減できる。
【００４５】
また、濡れ性の悪いシート４３の上面４３ａと第１のバンプ電極１７が形成されていない側のチップ積層体４０の面とを接触させることで、第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂにアンダーフィル樹脂４６が回り込むことを抑制できる。
【００４６】
次いで、図５に示す工程では、図４に示す第１の封止樹脂４５が形成されたチップ積層体４０を濡れ性の悪いシート４３から剥離させる。
【００４７】
次いで、図６に示す工程では、基板本体５１、電極パッド５３、パッシベーション膜５４、第２のバンプ電極５５、及びはんだ５７を有したはんだ搭載用基板５０を準備する。
【００４８】
ここで、図６を参照して、はんだ搭載用基板５０の構成について説明する。基板本体５１は、第１の半導体チップ１２−３の外形と略等しい大きさとされた矩形の基板である。基板本体５１は、平坦な面とされた表面５１ａと、平坦な面とされた裏面５１ｂ（はんだ搭載用基板５０の他面）と、を有する。
基板本体５１の材料としては、第１の半導体チップ１２−３を構成する半導体基板１５と同じ材料（例えば、単結晶シリコン基板）を用いるとよい。
【００４９】
電極パッド５３は、基板本体５１の表面５１ａに設けられている。電極パッド５３は、第２のバンプ電極５５及びはんだ５７を介して、第１のバンプ電極１７と対向するように配置されている。
パッシベーション膜５４（絶縁膜）は、基板本体５１の表面５１ａに設けられている。パッシベーション膜５４は、電極パッド５３の上面５３ａを露出する開口部５４Ａを有する。
【００５０】
第２のバンプ電極５５は、電極パッド５３の上面５３ａに、開口部５４Ａを埋め込むと共に、パッシベーション膜５４の表面５４ａ（はんだ搭載用基板５０の一面）から突出するように形成されたバンプ電極本体６１と、バンプ電極本体６１に積層された拡散防止用めっき層６２と、を有する。
バンプ電極本体６１は、電解めっき法により形成することができる。バンプ電極本体６１の母材としては、例えば、Ｃｕめっき膜を用いることができる。
【００５１】
拡散防止用めっき層６２は、バンプ電極本体６１とはんだ５７との間に配置されており、バンプ電極本体６１を構成するＣｕめっき膜に含まれるＣｕがはんだ５７に拡散することを防止する機能を有する。拡散防止用めっき層６２としては、例えば、電解めっき法により形成されたＮｉめっき層（例えば、厚さ３μｍ）を用いることができる。
第２のバンプ電極５５は、第１のバンプ電極１７のはんだ転写面１７ａと対向配置されている。
【００５２】
このように、バンプ電極本体６１とはんだ５７との間に、バンプ電極本体６１に含まれるＣｕがはんだ５７に拡散することを防止する拡散防止用めっき層６２を形成することにより、後述する図９に示す工程において、チップ積層体４０を構成する第１のバンプ電極１７のはんだ転写面１７ａに、バンプ電極本体６１に含まれるＣｕが拡散されていないはんだ５７を転写することができる。
【００５３】
はんだ５７は、第２のバンプ電極５５のはんだ形成面５５ａ（表面）に形成されている。はんだ５７としては、例えば、電解めっき法により形成されたＳｎＡｇめっき層を用いることができる。
また、上記説明した第２のバンプ電極５５及びはんだ５７は、セミアディティブ法を用いて、連続して形成することができる。
【００５４】
次いで、図７に示す工程では、ステージ３１の上面３１ａに、図５に示す構造体（第１の封止樹脂４５が形成されたチップ積層体４０）に設けられたはんだ転写面１７ａが上面側となるように、第１の封止樹脂４５が形成されたチップ積層体４０を吸着する。
【００５５】
次いで、ボンディングツール３４により、はんだ搭載用基板５０を構成する基板本体５１の裏面５１ｂ側（はんだ搭載用基板５０の他面）を吸着保持すると共に、高温の加熱（例えば、はんだ５７の融点よりも高い温度（例えば、３００℃程度）の加熱）によりはんだ５７を溶融させ、チップ積層体を構成する第１のバンプ電極１７のはんだ転写面１７ａと、第２のバンプ電極５５のはんだ形成面５５ａに形成され、溶融したはんだ５７とを対向配置させる。
【００５６】
本実施の形態では、複数の第２のバンプ電極５５のはんだ形成面５５ａにはんだ５７を配置しているため、はんだ５７を溶融させた際、はんだ５７がはんだ形成面５５ａから横方向に広がることがない。
これにより、はんだ転写面１７ａに対する溶融したはんだ５７の位置ずれを抑制できると共に、溶融したはんだ５７により、隣接する第１のバンプ電極１７間にショートが発生することを抑制できる。
特に、はんだ転写面１７ａを有する第１のバンプ電極１７の形状が微細で、かつ狭ピッチで配置された場合に有効である。
【００５７】
次いで、図８に示す工程では、溶融したはんだ５７と第１のバンプ電極１７のはんだ転写面１７ａとを接触させる。このとき、はんだ５７は、はんだ５７の融点よりも高い温度で溶融しているため、第１のバンプ電極１７のはんだ転写面１７ａに移動する。
【００５８】
次いで、図９に示す工程では、チップ積層体４０からはんだ搭載用基板５０を上方に離間させることで、第１のバンプ電極１７のはんだ転写面１７ａにはんだ５７を転写させる。
【００５９】
このように、はんだ搭載用基板５０を高温に加熱して、はんだ搭載用基板５０に設けられたはんだ５７を溶融させ、チップ積層体４０のはんだ転写面１７ａに溶融したはんだ５７を転写させることにより、チップ積層体４０を高温に加熱する必要がなくなるため、チップ積層体４０を構成する第１の半導体チップ１１及び第１の半導体チップ１２−１,１２−２,１２−３が熱により破損することを抑制できる。
【００６０】
また、はんだ形成面５５ａを下向きにして、はんだ形成面５５ａに形成されたはんだ５７をチップ積層体４０のはんだ転写面１７ａに転写することで、重力の影響により、はんだ転写面１７ａに転写されるはんだ５７の量を多くすることができる。
特に、第１のバンプ電極１７の形状が微細な場合（言い換えれば、はんだ転写面１７ａの面積が小さい場合）に有効である。
【００６１】
次いで、図１０に示す工程では、一面（基板本体７１の一面７１ａ）に接続パッド７２を有する配線基板６５が複数連結された配線母基板６６を準備する。
ここで、図１０を参照して、配線母基板６６の構成について説明する。配線母基板６６は、複数の配線基板６５が連結された構成とされており、基板本体７１と、接続パッド７２と、外部接続用パッド７４と、配線パターン７５と、第１のソルダーレジスト７７と、第２のソルダーレジスト７８と、を有する。
【００６２】
基板本体７１は、ダイシングラインＢにより区画され、配線基板６５が形成される配線基板形成領域Ａを複数有する。基板本体７１としては、例えば、ガラスエポキシ基板を用いることができる。
接続パッド７２は、図９に示すチップ積層体４０に形成されたはんだ５７と対向するように、基板本体７１の一面７１ａに配置されている。接続パッド７２は、はんだ５７を介して、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７と電気的に接続されるパッドである。
【００６３】
外部接続用パッド７４は、配線基板形成領域Ａに対応する基板本体７１の他面７１ｂ（配線基板６５の他面）に形成されている。
配線パターン７５は、ビア及び配線により構成されており、基板本体７１に内設されている。配線パターン７５が、その一端が接続パッド７２と接続されており、他端が外部接続用パッド７４と接続されている。これにより、接続パッド７２は、配線パターン７５を介して、外部接続用パッド７４と電気的に接続されている。
【００６４】
第１のソルダーレジスト７７は、接続パッド７２を露出するように、配線基板形成領域Ａ及びダイシングラインＢに対応する基板本体７１の一面７１ａに設けられている。
第２のソルダーレジスト７８は、外部接続用パッド７４を露出するように、配線基板形成領域Ａ及びダイシングラインＢに対応する基板本体７１の他面７１ｂに設けられている。
【００６５】
配線基板６５は、配線基板形成領域Ａに対応する基板本体７１と、配線基板形成領域Ａに形成された接続パッド７２、外部接続用パッド７４、配線パターン７５、第１のソルダーレジスト７７、及び第２のソルダーレジスト７８と、により構成されている。
【００６６】
次いで、図１１に示す工程では、第２の貫通電極８７、第２の貫通電極８７の一端に設けられた第１の電極８５、及び第２の貫通電極８７の他端に設けられた第２の電極８９を有する第２の半導体チップ８１を準備する。
第２の半導体チップ８１としては、例えば、ロジック用半導体チップを用いることができる。以下、第２の半導体チップ８１としてロジック用半導体チップを用いた場合を例に挙げて説明する。
【００６７】
ここで、図１１を参照して、第２の半導体チップ８１の構成について説明する。
第２の半導体チップ８１は、矩形とされたチップであり、半導体基板８２と、第２の回路素子層８３と、第１の電極８５と、貫通孔８６と、第２の貫通電極８７と、第２の電極８９と、を有する。
【００６８】
半導体基板８２は、薄板化（例えば、厚さが５０μｍ以下）されている。半導体基板８２としては、例えば、単結晶シリコン基板を用いることができる。半導体基板８２は、平坦な面とされた表面８２ａ及び裏面８２ｂ（第２の半導体チップ８１の一面）を有する。
第２の回路素子層８３は、半導体基板８２の表面８２ａに形成されている。第２の回路素子層８３は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等により構成されている。第２の回路素子層８３には、ロジック用回路素子が形成されている。
【００６９】
第１の電極８５は、第２の回路素子層８３の表面８３ａ（第２の半導体チップ８１の他面８１ａ）に設けられている。第１の電極８５は、第２の回路素子層８３の表面８３ａに、第１の金属層１８（例えば、Ｃｕ層）と、はんだ層２７（例えば、ＳｎＡｇはんだ層）と、を順次積層した積層構造とされている。第１の電極８５の最上層には、はんだ層２７が配置されている。第１の電極８５を構成する第１の金属層１８及びはんだ層２７は、例えば、電解めっき法により形成することができる。
【００７０】
貫通孔８６は、第１の電極８５と対向する第２の回路素子層８３及び半導体基板８２を貫通するように形成されている。貫通孔８６は、はんだ層２７と接触する面とは反対側に位置する第１の金属層１８の面を露出している。
【００７１】
第２の貫通電極８７は、貫通孔８６を充填するように設けられている。第２の貫通電極８７は、第２の回路素子層８３に形成されたロジック回路素子（図示せず）と電気的に接続されている。
第２の貫通電極８７の一端は、第１の電極８５（具体的には、第１の金属層１８）と接続されている。第２の貫通電極８７は、例えば、電解めっき法により形成することができる。この場合、第２の貫通電極８７の母材としては、Ｃｕめっき膜を用いることができる。
なお、第２の貫通電極８７と半導体基板８２との間には、第２の貫通電極８７と半導体基板８２とを電気的に絶縁する絶縁膜（図示せず）が形成されている。
【００７２】
第２の電極８９は、第２の貫通電極８７の他端（言い換えれば、第２の半導体チップ８１の一面８１ｂ）に設けられている。これにより、第３のバンプ電極２５は、第２の貫通電極８７を介して、第１の電極８５と電気的に接続されている。
第２の電極８９は、第２の貫通電極８７の他端に、第３の金属層２６（例えば、Ｃｕ層）と、第２の金属層１９（例えば、Ｎｉ層と、Ａｕ層と、を順次積層したＮｉ／Ａｕ層）と、を順次積層した構成とされている。第２の電極８９は、例えば、電解めっき法により形成することができる。
【００７３】
次いで、図１２に示す工程では、図１１に示す第２の半導体チップ８１を上下反転させ、はんだ層２７が形成されていない側の第２の半導体チップ８１の面を、ボンディングツール（図示せず）で吸着し、その後、第１の電極８５のはんだ層２７と接続パッド７２とを対向配置させる。
【００７４】
次いで、第２の半導体チップ８１を高温に加熱することではんだ層２７を溶融させ、ボンディングツールで吸着した第２の半導体チップ８１を配線基板６５に押圧することで、第１の電極８５と接続パッド７２とを熱圧着させる。これにより、配線基板１１に対して、第２の半導体チップ８１がフリップチップ実装されると共に、第２の半導体チップ８１と配線基板１１との間に隙間が形成される。
【００７５】
このように、はんだ層２７が形成されていない側の第２の半導体チップ８１の面を、ボンディングツール（図示せず）で吸着し、配線基板１１に対して第２の半導体チップ８１をフリップチップ実装することにより、高温に加熱されることで溶融したはんだ層２７がボンディングツールに付着することを抑制できる。
なお、第２の半導体チップ８１の実装は、全ての配線基板１１に対して行なう。
【００７６】
次いで、第２の半導体チップ８１と配線基板１１との隙間を封止する第２の封止樹脂９２を形成する。
具体的には、アンダーフィル樹脂（第２の封止樹脂９２の母材）を用いた毛細管現象により、第２の半導体チップ８１と配線基板１１との隙間をアンダーフィル樹脂で充填する。その後、所定の温度（例えば、１５０℃程度）でキュアして、アンダーフィル樹脂を完全に硬化させることで、第２の封止樹脂９２を形成する。
【００７７】
次いで、図１３に示す工程では、第２の電極８９が形成された第２の半導体チップ８１の一面、及び第２の電極８９を覆う絶縁樹脂９４を形成する。
具体的には、例えば、第２の電極８９が形成された第２の半導体チップ８１の面に、ＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を供給することで、ＮＣＰよりなる絶縁樹脂９４を形成する。
【００７８】
次いで、図１４に示す工程では、ボンディングツール３４により、はんだ５７が形成されていない側のチップ積層体４０の面（第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂ）を吸着し、第１のバンプ電極１７に形成されたはんだ５７と第２の半導体チップ８１の第２の電極８９とが対向するように、絶縁樹脂９４が形成された第２の半導体チップ８１の上方にチップ積層体４０を配置する。
【００７９】
次いで、図１５に示す工程では、ボンディングツール３４に吸着されたチップ積層体４０を高温（はんだ５７の融点よりも高い温度（例えば、３００℃））で加熱しながら、絶縁樹脂９４を介して、ボンディングツール３４に吸着されたチップ積層体４５を第２の半導体チップ８１に押圧する。
【００８０】
これにより、チップ積層体４０と第２の半導体チップ８１との間に絶縁樹脂９４が広がり、はんだ５７を介して、第１のバンプ電極１７と第２の電極８９とが接続されると共に、チップ積層体４０と第２の半導体チップ８１との隙間が絶縁樹脂９４により封止される。
つまり、第２の半導体チップ８１に対するチップ積層体４０のフリップチップ実装と、チップ積層体４０と第２の半導体チップ８１との隙間の封止と、が同時に行なわれる。
【００８１】
このように、はんだ５７を介して、第１のバンプ電極１７と第２の電極８９とを接続することにより、第１のバンプ電極１７と第２の電極８９との接続強度が向上するため、チップ積層体４０と第２の半導体チップ８１との間の電気的接続信頼性を向上させることができる。
なお、絶縁樹脂９４を介したチップ積層体４０の実装は、配線母基板６６に実装された全ての第２の半導体チップ８１に対して行なう。
【００８２】
また、第２の半導体チップ８１上に実装されるチップ積層体４０を構成する第１の半導体チップ１１には貫通電極が形成されていないため、チップ積層体４０の厚さ方向に接続された貫通電極２４の熱に起因した膨張による第１の半導体チップ１１への応力をメモリ用半導体チップ８１で抑制することが可能となる。
これにより、第１の半導体チップ１１にチップクラックが発生することを抑制できる。
【００８３】
次いで、図１６に示す工程では、配線母基板６６の一面に実装された複数の第２の半導体チップ８１、及び複数の第２の半導体チップ８１に実装されたチップ積層体７５を一括して封止し、かつ上面９６ａが平坦な面とされた第３の封止樹脂９６を形成する。第３の封止樹脂９６は、例えば、トランスファーモールド法により形成することができる。言い換えれば、第３の封止樹脂９６としては、モールド樹脂を用いることができる。
【００８４】
上記トランスファーモールド法を用いる場合、上部金型と下部金型との間に形成された空間内に、図１５に示す構造体（但し、図１５に示すボンディングツール３４は除く）を収容し、次いで、該空間内に加熱溶融された樹脂（第３の封止樹脂９６の母材）を注入する。
次いで、溶融した樹脂を所定の温度（例えば、１８０℃程度）で加熱（キュア）し、その後、所定の温度でベークしてモールド樹脂を完全に硬化させることで、第３の封止樹脂９６を形成する。第３の封止樹脂９６の母材となる樹脂としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
【００８５】
次いで、図１７に示す工程では、図１６に示す構造体の上下を反転させ、その後、複数の配線基板６５（言い換えれば、配線母基板６６）に形成された複数の外部接続用パッド７４に外部接続端子９８を形成する。外部接続端子９８としては、例えば、はんだボールを用いることができる。
【００８６】
具体的には、外部接続端子９８としてはんだボールを用いる場合、図示していない複数の吸着孔を有するボールマウンターのマウントツールにより、複数のはんだボールを吸着保持しながら、複数のはんだボールにフラックスを転写形成する。
次いで、配線母基板６６に形成された複数の外部接続用パッド７４に、はんだボールを載置し、その後、はんだボールが形成された配線母基板８１を熱処理（リフロー処理）することで、外部接続用パッド７４に外部接続端子９８となるはんだボールを形成する。
【００８７】
これにより、配線基板６５、第２の半導体チップ８１、チップ積層体４０、第１〜第３の封止樹脂４５，９２，９６、絶縁樹脂９４、及び外部接続端子９８を有し、かつ連結された複数の半導体装置１０が形成される。
【００８８】
次いで、図１８に示す工程では、第３の封止樹脂９６の上面９６ａにダイシングテープ１０１を貼着する。次いで、ダイシングブレード１０２により、ダイシングラインＢに沿って、図１７に示す配線母基板６６及び第３の封止樹脂９６を切断することで、複数の半導体装置１０が個片化される。このとき、複数の配線基板６５も個片化される。
【００８９】
次いで、図１９に示す工程では、図１８に示す構造体を上下反転させた後、ダイシングテープ１０１を剥離することで、ＣｏＣ型（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）の半導体装置１０が複数製造される。
【００９０】
第１の実施の形態の半導体装置の製造方法によれば、互いに第１の貫通電極２４を介して電気的に接続されると共に、積層された複数の第１の半導体チップ１１，１２−１，１２−２，１２−３よりなり、最上段に配置された第１の半導体チップ１２−３に第１の貫通電極２４と電気的に接続された第１のバンプ電極１７を有するチップ積層体４０を準備し、次いで、チップ積層体４０の第１のバンプ電極１７と対向配置された第２のバンプ電極５５を一面に有し、第２のバンプ電極５５のはんだ形成面５５ａ（表面）にはんだ５７が形成されたはんだ搭載用基板５０を準備し、次いで、ボンディングツール３４によりはんだ搭載用基板５０の他面を保持すると共に、第２のバンプ電極５５に形成されたはんだ５７を加熱により溶融させ、はんだ搭載用基板５０の第２のバンプ電極５５をチップ積層体４０の第１のバンプ電極１７と対向配置させ、次いで、第２のバンプ電極５５に形成され、かつ溶融したはんだ５７を、チップ積層体４０の第１のバンプ電極１７に接触させた後、チップ積層体４０からはんだ搭載用基板５０を離間させることで、第１のバンプ電極１７にはんだ５７を転写させることで、溶融したはんだ５７が第２のバンプ電極５５のはんだ形成面５５ａから横方向に広がることがなくなるため、はんだ形成面５５ａと対向する第１のバンプ電極１７のはんだ転写面１７ａにのみに精度よく、はんだ５７を形成することが可能となる。
【００９１】
これにより、第１のバンプ電極１７が微細化され、かつ狭ピッチで配置された場合でも、はんだ５７により、隣接する第１のバンプ電極１７間がショートすることなく、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７にはんだ５７を精度よく形成することができる。
【００９２】
また、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７にはんだ５７を形成することにより、はんだ５７を介して、配線基板６５に実装された第２の半導体チップ８１の第２の電極８９とチップ積層体４０の第１のバンプ電極１７とを電気的に接続することが可能となる。
【００９３】
これにより、チップ積層体４０と第２の半導体チップ８１との間の接続強度が向上するため、チップ積層体４０と第２の半導体チップ８１との間の電気的接続信頼性を向上させることができる。
【００９４】
図２０は、はんだ搭載用基板の他の例を示す断面図である。図２０では、図６に示すはんだ搭載用基板５０と同一構成部分には同一符号を付す。
【００９５】
ここで、図２０を参照して、本実施の形態の半導体装置１０の製造方法に適用可能なはんだ搭載用基板１１０について説明する。
はんだ搭載用基板１１０は、先に説明した図６に示すはんだ搭載用基板５０の構成に、さらにはんだ５７及び第２の金属層１９を構成するＡｕ層との結合力の弱い金属層１１３を設けた以外は、はんだ搭載用基板５０と同様に構成される。
この場合、基板本体５１の裏面５１ｂが、はんだ搭載用基板１１０の他面１１０ｂとなり、パッシベーション膜５４の表面５４ａがはんだ搭載用基板１１０の一面１１０ａとなる。
【００９６】
図２１は、本発明の実施の形態に係る半導体装置の製造方法を適用可能な他の半導体装置の概略構成を示す断面図である。
【００９７】
図２１を参照するに、他の半導体装置１１５は、先に説明した半導体装置１０を構成する第２の半導体チップ８１の替わりに、第２の半導体チップ１１６（例えば、ロジック用半導体チップ）を設けた以外は、同様に構成される。
【００９８】
第２の半導体チップ１１６は、第２の半導体チップ８１を構成する第１の電極８５が第２の回路素子層８３の表面８３ａ（第２の半導体チップ１１６の他面）のうち、外周部に形成されている。つまり、第２の半導体チップ８１では、第２の半導体チップ１１６の他面に第１及び第２の電極８５，８９が形成されている。
第１の電極８５は、チップ積層体４０の第１のバンプ電極１７にはんだ５７を介して接続される電極パッドであり、第２の電極８６は、金属ワイヤ１１９（例えば、Ａｕワイヤ）により、接続パッド７２と電気的に接続される電極パッドである。
【００９９】
このような構成とされた半導体装置１１５を製造する場合、先に説明した半導体装置１０の製造方法を適用することが可能であり、半導体装置１０の製造方法と同様な効果を得ることができる。
【０１００】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１０１】
なお、本実施の形態では、一例として、４つのメモリ用半導体チップ（第１及び第２の半導体チップ１１，１２−１，１２−２，１２−３）よりなるチップ積層体４０を第２の半導体チップ８１，１１６（ロジック用半導体チップ）上に実装する場合を例に挙げて説明したが、チップ積層体と半導体チップとを積層するのであれば、メモリ用半導体チップとインターポーザ等、どのような種類及びサイズのチップを積層させてもよい。
【０１０２】
また、本実施の形態では、４つの第１の半導体チップ１１，１２−１，１２−２，１２−３よりなるチップ積層体４０を第２の半導体チップ８１，１１６上に実装する場合を例に挙げて説明したが、チップ積層体４０を構成する第１の半導体チップの積層数は、２段以上であればよく、４段に限定されない。
【産業上の利用可能性】
【０１０３】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１０４】
１０，１１５…半導体装置、１１，１２−１，１２−２，１２−３…第１の半導体チップ、１５,８２…半導体基板、１５ａ，１６ａ，５１ａ，５４ａ，８２ａ,８３ａ…表面、１５ｂ，５１ｂ，８２ｂ…裏面、１６…第１の回路素子層、１７…第１のバンプ電極、１７ａ…はんだ転写面、１８…第１の金属層、１９…第２の金属層、２２，８６…貫通孔、２４…第１の貫通電極、２５…第１の裏面バンプ電極、２６…第３の金属層、２７…はんだ層、３１,４１…ステージ、３１ａ，４３ａ，５３ａ，９６ａ…上面、３２，３５…吸着孔、３４…ボンディングツール、３４ａ…吸着面、３７…加熱手段、４０…チップ積層体、４３…濡れ性の悪いシート、４４…ディスペンサー、４５…第１の封止樹脂、４６…アンダーフィル樹脂、５０，１１０…はんだ搭載用基板、５１…基板本体、５３…電極パッド、５４…パッシベーション膜、５４Ａ…開口部、５５,１１１…第２のバンプ電極、５５ａ…はんだ形成面、５７…はんだ、６１…バンプ電極本体、６２…拡散防止用めっき層、６５…配線基板、６６…配線母基板、７１…基板本体、７１ａ，８１ａ，１１０ａ…一面、７１ｂ，８１ｂ，１１０ｂ…他面、７２…接続パッド、７４…外部接続用パッド、７５…配線パターン、７７…第１のソルダーレジスト、７８…第２のソルダーレジスト、８１，１１６…第２の半導体チップ、８３…第２の回路素子層、８５…第２の表面バンプ電極、８７…第２の貫通電極、８９…第２の裏面バンプ電極、９２…第２の封止樹脂、９４…絶縁樹脂、９６…第３の封止樹脂、９８…外部接続用端子、１０１…ダイシングテープ、１０２…ダイシングブレード、１１３…金属層、１１９…金属ワイヤ、Ａ…配線基板形成領域、Ｂ…ダイシングライン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、半導体装置の小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。
その中でも、ＴＳＶ(Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ)と呼ばれる貫通電極を有する半導体チップが積層されたチップ積層体を配線基板の一面に実装したＣｏＣ(Ｃｈｉｐ ｏｎ Ｃｈｉｐ)型の半導体装置が注目されている。
【０００４】
特許文献１には、複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、積載された複数の半導体チップの周囲を覆うと共に半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、積載された複数の半導体チップ及び第１の封止樹脂層を含むチップ積層体を所定の配線が形成された配線基板に接続固定するＣｏＣ型の半導体装置の製造方法が開示されている。
【０００５】
特許文献２には、被転写材料が配列形成された転写基板とバンプが配列形成された半導体素子とを加熱し、転写基板と半導体素子の熱膨張量が実質的に等しくなるように、転写基板と半導体素子の温度を調節する工程と、この温度調節された状態で被転写材料とバンプとを位置合わせして、被転写材料をバンプ上に転写する工程と、を有した電極形成のための転写方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開平９−２７５１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、配線基板上に搭載され、かつ貫通電極を有するロジック用半導体チップと、チップ積層体とを、フリップチップ接合する場合、対向するバンプ電極の表面がいずれもＡｕめっき層となる為に、バンプ電極間の接合が困難となる。
そのため、ロジック用半導体チップかチップ積層体のいずれかのバンプ接合面に、はんだを設けて、該はんだを介してバンプ接合したいというニーズがある。
【０００８】
めっき法により、ウェハ段階で、小さいサイズで、かつ狭ピッチで配置されたバンプ電極にはんだを形成することは可能である。
しかしながら、はんだを有した半導体チップをフリップチップ実装する場合、ボンディングツールにより吸着した半導体チップのはんだを溶融させるために、ボンディングツールを高温（例えば、３００℃）で加熱する必要がある。
【０００９】
このため、ボンディングツールに溶融したはんだが付着することを防止するために、はんだが形成された面とは反対側に位置する半導体チップの面をボンディングツールで吸着する必要がある。
このため、バンプ電極を有するロジック用半導体チップとチップ積層体とのバンプ接合面に、はんだを形成できないという問題があった。
【００１０】
また、特許文献２に記載の転写方法を用いて、微細で、かつ狭ピッチで配置されたバンプ電極にはんだを転写した場合、転写基板の平坦な面に複数のはんだが配置されているため、はんだを溶融させた際、転写基板の平坦な面方向に溶融されたはんだが広がって、該はんだにより隣接するバンプ間でショートが発生する恐れがあった。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、互いに貫通電極を介して電気的に接続されると共に、積層された複数の第１の半導体チップよりなり、最上段に配置された第１の半導体チップに前記貫通電極と電気的に接続された第１のバンプ電極を有するチップ積層体を準備する工程と、前記チップ積層体の前記第１のバンプ電極と対向配置された第２のバンプ電極を一面に有し、前記第２のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第２のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第２のバンプ電極を前記チップ積層体の前記第１のバンプ電極と対向配置させる工程と、前記第２のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第１のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第１のバンプ電極に前記はんだを転写させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、ボンディングツールによりはんだ搭載用基板の他面を保持すると共に、第２のバンプ電極に形成されたはんだを加熱により溶融させ、次いで、はんだ搭載用基板の第２のバンプ電極をチップ積層体の第１のバンプ電極と対向配置させ、次いで、第２のバンプ電極に形成され、かつ溶融したはんだを、チップ積層体の第１のバンプ電極に接触させた後、チップ積層体からはんだ搭載用基板を離間させることで、第１のバンプ電極にはんだを転写させることにより、溶融したはんだが第２のバンプ電極の表面（はんだが形成される面）から横方向に広がることがなくなるため、はんだ形成面と対向する第１のバンプ電極の面にのみ精度よく、はんだを形成することが可能となる。
【００１３】
これにより、第１のバンプ電極が微細化され、かつ狭ピッチで配置された場合でも、はんだにより、隣接する第１のバンプ電極間がショートすることなく、第１のバンプ電極に精度よくはんだを形成することができる。
【００１４】
また、チップ積層体の外部接続用電極として機能する第１のバンプ電極にはんだを形成することにより、はんだを介して、配線基板に実装された半導体チップとチップ積層体とを電気的に接続することが可能となる。
これにより、配線基板に実装された半導体チップとチップ積層体との間の接続強度が向上するため、配線基板に実装された半導体チップとチップ積層体との間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図１２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図１３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図１４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図１５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図１６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図１７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）である。
【図１８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）である。
【図１９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）である。
【図２０】はんだ形成用基板の他の例を示す断面図である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法を適用可能な他の半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（実施の形態）
図１〜図１９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１〜図１９を参照して、本発明の実施の形態に係る半導体装置１０（後述する図１９参照）の製造方法について説明する。
【００１８】
始めに、図１に示す工程では、一面（第１の回路素子層１６の表面１６ａ）に設けられた第１のバンプ電極１７を有する第１の半導体チップ１１と、第１の貫通電極２４（貫通電極）、第１の貫通電極２４の一端に設けられた第１のバンプ電極１７、及び第１の貫通電極２４の他端に設けられた第３のバンプ電極２５を有する第１の半導体チップ１２−１,１２−２,１２−３と、を準備する。つまり、複数の第１の半導体チップ１１，１２−１，１２−２，１２−３を準備する。
【００１９】
第１の半導体チップ１１は、後述する図３に示すように、チップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最下段に配置される半導体チップである。
第１の半導体チップ１２−３は、後述する図３に示すように、チップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最上段に配置される半導体チップである。
【００２０】
ここで、図１を参照して第１の半導体チップ１１，１２−１，１２−２，１２−３の構成について説明する。
第１の半導体チップ１１は、矩形とされたメモリ用半導体チップであり、半導体基板１５と、第１の回路素子層１６と、第１のバンプ電極１７と、を有し、かつ第１の貫通電極２４及び第３のバンプ電極２５を有していない。
第１の半導体チップ１１としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。
【００２１】
半導体基板１５は、薄板化（例えば、厚さが５０μｍ以下）されている。半導体基板１５としては、例えば、単結晶シリコン基板を用いることができる。半導体基板１５は、平坦な面とされた表面１５ａ及び裏面１５ｂを有する。
【００２２】
第１の回路素子層１６は、半導体基板１５の表面１５ａに形成されている。第１の回路素子層１６は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等を有する。第１の半導体チップ１１がＤＲＡＭの場合、第１の回路素子層１６にはＤＲＡＭ素子が形成される。
【００２３】
第１のバンプ電極１７は、第１の回路素子層１６の表面１６ａに設けられている。第１のバンプ電極１７は、第１の回路素子層１６の表面１６ａに、第１の金属層１８と、第２の金属層１９と、が順次積層形成された構成とされている。
第１の金属層１８としては、例えば、Ｃｕ層を用いることができる。第２の金属層１９としては、例えば、Ｎｉ層と、Ａｕ層と、を順次積層したＮｉ／Ａｕ層を用いることができる。この場合、第２の金属層１９の最上層は、Ａｕ層となる。
第１のバンプ電極１７を構成する第１及び第２の金属層１８，１９は、例えば、電解めっき法により形成することができる。
【００２４】
上記構成とされた第１の半導体チップ１１は、第１の回路素子層１６の表面１６ａのみにバンプ電極が形成されており、半導体基板１５の裏面１５ｂ側にはバンプ電極が形成されていない。そのため、第１の半導体チップ１１の裏面側は、平坦な面（半導体基板１５の裏面１５ｂ）とされている。
【００２５】
次に、第１の半導体チップ１２−１の構成について説明する。
第１の半導体チップ１２−１は、薄板化（例えば、厚さが５０μｍ以下）された矩形のメモリ用半導体チップであり、第１の半導体チップ１１の構成に、さらに、貫通孔２２、第１の貫通電極２４、及び第３のバンプ電極２５を設けた以外は、第１の半導体チップ１１と同様に構成される。
【００２６】
貫通孔２２は、第１の回路素子層１６及び半導体基板１５のうち、第１のバンプ電極１７と対向する部分を貫通するように形成されている。貫通孔２２は、第２の金属層１９と接触する面とは反対側に位置する第１の金属層１８の面の一部を露出している。
【００２７】
第１の貫通電極２４は、貫通孔２２を充填するように形成されている。第１の貫通電極２４は、第１の回路素子層１６に形成された素子（例えば、ＤＲＡＭ素子）と電気的に接続されている。
【００２８】
第１の貫通電極２４の一端は、第１のバンプ電極１７（具体的には、第１の金属層１８）と接続されている。第１の貫通電極２４は、例えば、電解めっき法により形成することができる。この場合、第１の貫通電極２４の母材としては、Ｃｕめっき膜を用いることができる。
なお、第１の貫通電極２４と半導体基板１５との間には、第１の貫通電極２４と半導体基板１５とを電気的に絶縁する絶縁膜（図示せず）が形成されている。
【００２９】
第３のバンプ電極２５は、第１の貫通電極２４の他端（言い換えれば、半導体基板１５の裏面１５ｂ側）に設けられている。これにより、第３のバンプ電極２５は、第１の貫通電極２４を介して、第１のバンプ電極１７と電気的に接続されている。
第３のバンプ電極２５は、第１の貫通電極２４の他端に、第３の金属層２６と、はんだ層２７（第３のバンプ電極２５の最上層）と、を順次積層した構成とされている。
【００３０】
第３の金属層２６としては、例えば、Ｃｕ層を用いることができる。はんだ層２７としては、例えば、ＳｎＡｇはんだ層を用いることができる。第３のバンプ電極２５は、例えば、電解めっき法により形成することができる。
なお、第１の半導体チップ１２−２，１２−３は、第１の半導体チップ１２−１と同様な構成であるので、その構成の説明を省略する。
【００３１】
また、第１の半導体チップ１２−３は、後述する図３に示すチップ積層体４０を構成する第１の半導体チップ１１，１２−１，１２−２，１２−３のうち、最上段に配置される半導体チップである。
第１の半導体チップ１２−３の第１のバンプ電極１７は、後述する図３に示すチップ積層体４０の外部接続用電極として機能する電極であり、後述する図６に示すはんだ５７が転写されるはんだ転写面１７ａ（第２の金属層１９により構成された面）を有する。
【００３２】
次いで、図２に示す工程では、第１のバンプ電極１７が上面側となるようにステージ３１の上面３１ａに第１の半導体チップ１１を配置（言い換えれば、ステージ３１の上面３１ａと半導体基板１５の裏面１５ｂとが接触するように第１の半導体チップ１１を配置し、ステージ３１に設けられ、図示していない真空ポンプと接続された吸着孔３２により、ステージ３１の上面３１ａに第１の半導体チップ１１を吸着する。
【００３３】
先に説明したように、第１の半導体チップ１１は、第１の回路素子層１６の表面１６ａのみにバンプ電極が形成されており、半導体基板１５の裏面１５ｂ側にはバンプ電極が形成されていない。
これにより、ステージ３１の上面３１ａと接触する第１の半導体チップ１１の裏面側が平坦な面とされているため、ステージ３１の上面３１ａに第１の半導体チップ１１を精度よく吸着することができる。
【００３４】
次いで、ボンディングツール３４の吸着面３４ａ（図示していない真空ポンプと接続された吸着孔３５を露出する面）に、第１のバンプ電極１７が形成された側の第１の半導体チップ１２−１の面を吸着し、第１の半導体チップ１１，１２−１が離間した状態で、第１の半導体チップ１１の第１のバンプ電極１７と第１の半導体チップ１２−１の第３のバンプ電極２５とを対向配置させる。
【００３５】
次いで、ボンディングツール３４に設けられた加熱手段３７により、第１の半導体チップ１２−１を高温（例えば、３００℃程度）に加熱しながら、第１の半導体チップ１１の第１のバンプ電極１７と第１の半導体チップ１２−１の第３のバンプ電極２５とを接触させ、荷重を印加することで、該加熱により溶融したはんだ層２７により、第１のバンプ電極１７と第３のバンプ電極２５とを熱圧着する。
【００３６】
これにより、第１の半導体チップ１１上に第１の半導体チップ１２−１が積層されると共に、第１の半導体チップ１１に対して、第１の半導体チップ１２−１がフリップチップ接続される。このとき、第１の半導体チップ１１と第１の半導体チップ１２−１との間には、隙間が形成される。
【００３７】
また、第１のバンプ電極１７と第３のバンプ電極２５とを熱圧着させる際、ボンディングツール３４の吸着面３４ａに、はんだ層２７が形成されていない側（第１のバンプ電極１７が形成された側）の第１の半導体チップ１２−１の面を吸着することで、溶融したはんだ層２７がボンディングツール３４に付着することを防止できる。
【００３８】
次いで、図３に示す工程では、図２に示す工程と同様な手法により、第１の半導体チップ１２−１の第１のバンプ電極１７と第１の半導体チップ１２−２の第３のバンプ電極２５とを接続する。
これにより、第１の半導体チップ１２−１上に第１の半導体チップ１２−２が積層されると共に、第１の半導体チップ１２−１に対して、第１の半導体チップ１２−２がフリップチップ接続される。このとき、第１の半導体チップ１２−１と第１の半導体チップ１２−２との間には、隙間が形成される。
【００３９】
次いで、図２に示す工程と同様な手法により、第１の半導体チップ１２−２の第１のバンプ電極１７と第１の半導体チップ１２−３の第３のバンプ電極２５とを熱圧着する。
これにより、第１の半導体チップ１２−２上に第１の半導体チップ１２−３が積層されると共に、第１の半導体チップ１２−２に対して、第１の半導体チップ１２−３がフリップチップ接続される。このとき、第１の半導体チップ１２−２と第１の半導体チップ１２−３との間には、隙間が形成される。
【００４０】
このように、第１の半導体チップ１１上に、第１の半導体チップ１２−１と、第１の半導体チップ１２−２と、第１の半導体チップ１２−３と、を順次積層させて、実装することで、互いに第１の貫通電極２４を介して電気的に接続されると共に、積層された第１の半導体チップ１１，１２−１,１２−２,１２−３よりなり、最上段に配置された第１の半導体チップ１２−３に第１の貫通電極２４と電気的に接続された第１のバンプ電極１７を有するチップ積層体４０が形成される。
【００４１】
次いで、図４に示す工程では、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填する第１の封止樹脂４５を形成する。
このとき、第１の半導体チップ１２−３を構成する第１のバンプ電極１７及び第１の回路素子層１６の表面１６ａを、第１の封止樹脂４５から露出させる。
【００４２】
具体的には、以下の方法により、第１の封止樹脂４５を形成する。始めに、アンダーフィル樹脂４６（第１の封止樹脂４５の母材）に対する濡れ性の悪いシート４３の上面４３ａと第１のバンプ電極１７が形成されていない側のチップ積層体４０の面（第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂ）とを接触させる。
【００４３】
次いで、チップ積層体４０の側壁にディスペンサー４４から供給したアンダーフィル樹脂４６を滴下し、毛細管現象により、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填する。濡れ性の悪いシート４３としては、フッ素系シート材、或いはシリコーン系接着剤を備えたシート材等を用いることができる。
その後、アンダーフィル樹脂４６を所定の温度（例えば、１５０℃）でキュアして、アンダーフィル樹脂４６を完全に硬化させることで、第１の封止樹脂４５が形成される。
【００４４】
このように、アンダーフィル樹脂４６（第１の封止樹脂４５の母材）に対する濡れ性の悪いシート４３の上面４３ａにチップ積層体４０を配置した後、チップ積層体４０の側壁にアンダーフィル樹脂４６を滴下して、第１の半導体チップ１１，１２−１,１２−２,１２−３間の隙間を充填することにより、アンダーフィル樹脂４６がチップ積層体４０の外周側面よりも外側に広がることを抑制可能となるので、第１の封止樹脂４５のフィレット幅を低減できる。
【００４５】
また、濡れ性の悪いシート４３の上面４３ａと第１のバンプ電極１７が形成されていない側のチップ積層体４０の面とを接触させることで、第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂにアンダーフィル樹脂４６が回り込むことを抑制できる。
【００４６】
次いで、図５に示す工程では、図４に示す第１の封止樹脂４５が形成されたチップ積層体４０を濡れ性の悪いシート４３から剥離させる。
【００４７】
次いで、図６に示す工程では、基板本体５１、電極パッド５３、パッシベーション膜５４、第２のバンプ電極５５、及びはんだ５７を有したはんだ搭載用基板５０を準備する。
【００４８】
ここで、図６を参照して、はんだ搭載用基板５０の構成について説明する。基板本体５１は、第１の半導体チップ１２−３の外形と略等しい大きさとされた矩形の基板である。基板本体５１は、平坦な面とされた表面５１ａと、平坦な面とされた裏面５１ｂ（はんだ搭載用基板５０の他面）と、を有する。
基板本体５１の材料としては、第１の半導体チップ１２−３を構成する半導体基板１５と同じ材料（例えば、単結晶シリコン基板）を用いるとよい。
【００４９】
電極パッド５３は、基板本体５１の表面５１ａに設けられている。電極パッド５３は、第２のバンプ電極５５及びはんだ５７を介して、第１のバンプ電極１７と対向するように配置されている。
パッシベーション膜５４（絶縁膜）は、基板本体５１の表面５１ａに設けられている。パッシベーション膜５４は、電極パッド５３の上面５３ａを露出する開口部５４Ａを有する。
【００５０】
第２のバンプ電極５５は、電極パッド５３の上面５３ａに、開口部５４Ａを埋め込むと共に、パッシベーション膜５４の表面５４ａ（はんだ搭載用基板５０の一面）から突出するように形成されたバンプ電極本体６１と、バンプ電極本体６１に積層された拡散防止用めっき層６２と、を有する。
バンプ電極本体６１は、電解めっき法により形成することができる。バンプ電極本体６１の母材としては、例えば、Ｃｕめっき膜を用いることができる。
【００５１】
拡散防止用めっき層６２は、バンプ電極本体６１とはんだ５７との間に配置されており、バンプ電極本体６１を構成するＣｕめっき膜に含まれるＣｕがはんだ５７に拡散することを防止する機能を有する。拡散防止用めっき層６２としては、例えば、電解めっき法により形成されたＮｉめっき層（例えば、厚さ３μｍ）を用いることができる。
第２のバンプ電極５５は、第１のバンプ電極１７のはんだ転写面１７ａと対向配置されている。
【００５２】
このように、バンプ電極本体６１とはんだ５７との間に、バンプ電極本体６１に含まれるＣｕがはんだ５７に拡散することを防止する拡散防止用めっき層６２を形成することにより、後述する図９に示す工程において、チップ積層体４０を構成する第１のバンプ電極１７のはんだ転写面１７ａに、バンプ電極本体６１に含まれるＣｕが拡散されていないはんだ５７を転写することができる。
【００５３】
はんだ５７は、第２のバンプ電極５５のはんだ形成面５５ａ（表面）に形成されている。はんだ５７としては、例えば、電解めっき法により形成されたＳｎＡｇめっき層を用いることができる。
また、上記説明した第２のバンプ電極５５及びはんだ５７は、セミアディティブ法を用いて、連続して形成することができる。
【００５４】
次いで、図７に示す工程では、ステージ３１の上面３１ａに、図５に示す構造体（第１の封止樹脂４５が形成されたチップ積層体４０）に設けられたはんだ転写面１７ａが上面側となるように、第１の封止樹脂４５が形成されたチップ積層体４０を吸着する。
【００５５】
次いで、ボンディングツール３４により、はんだ搭載用基板５０を構成する基板本体５１の裏面５１ｂ側（はんだ搭載用基板５０の他面）を吸着保持すると共に、高温の加熱（例えば、はんだ５７の融点よりも高い温度（例えば、３００℃程度）の加熱）によりはんだ５７を溶融させ、チップ積層体を構成する第１のバンプ電極１７のはんだ転写面１７ａと、第２のバンプ電極５５のはんだ形成面５５ａに形成され、溶融したはんだ５７とを対向配置させる。
【００５６】
本実施の形態では、複数の第２のバンプ電極５５のはんだ形成面５５ａにはんだ５７を配置しているため、はんだ５７を溶融させた際、はんだ５７がはんだ形成面５５ａから横方向に広がることがない。
これにより、はんだ転写面１７ａに対する溶融したはんだ５７の位置ずれを抑制できると共に、溶融したはんだ５７により、隣接する第１のバンプ電極１７間にショートが発生することを抑制できる。
特に、はんだ転写面１７ａを有する第１のバンプ電極１７の形状が微細で、かつ狭ピッチで配置された場合に有効である。
【００５７】
次いで、図８に示す工程では、溶融したはんだ５７と第１のバンプ電極１７のはんだ転写面１７ａとを接触させる。このとき、はんだ５７は、はんだ５７の融点よりも高い温度で溶融しているため、第１のバンプ電極１７のはんだ転写面１７ａに移動する。
【００５８】
次いで、図９に示す工程では、チップ積層体４０からはんだ搭載用基板５０を上方に離間させることで、第１のバンプ電極１７のはんだ転写面１７ａにはんだ５７を転写させる。
【００５９】
このように、はんだ搭載用基板５０を高温に加熱して、はんだ搭載用基板５０に設けられたはんだ５７を溶融させ、チップ積層体４０のはんだ転写面１７ａに溶融したはんだ５７を転写させることにより、チップ積層体４０を高温に加熱する必要がなくなるため、チップ積層体４０を構成する第１の半導体チップ１１及び第１の半導体チップ１２−１,１２−２,１２−３が熱により破損することを抑制できる。
【００６０】
また、はんだ形成面５５ａを下向きにして、はんだ形成面５５ａに形成されたはんだ５７をチップ積層体４０のはんだ転写面１７ａに転写することで、重力の影響により、はんだ転写面１７ａに転写されるはんだ５７の量を多くすることができる。
特に、第１のバンプ電極１７の形状が微細な場合（言い換えれば、はんだ転写面１７ａの面積が小さい場合）に有効である。
【００６１】
次いで、図１０に示す工程では、一面（基板本体７１の一面７１ａ）に接続パッド７２を有する配線基板６５が複数連結された配線母基板６６を準備する。
ここで、図１０を参照して、配線母基板６６の構成について説明する。配線母基板６６は、複数の配線基板６５が連結された構成とされており、基板本体７１と、接続パッド７２と、外部接続用パッド７４と、配線パターン７５と、第１のソルダーレジスト７７と、第２のソルダーレジスト７８と、を有する。
【００６２】
基板本体７１は、ダイシングラインＢにより区画され、配線基板６５が形成される配線基板形成領域Ａを複数有する。基板本体７１としては、例えば、ガラスエポキシ基板を用いることができる。
接続パッド７２は、図９に示すチップ積層体４０に形成されたはんだ５７と対向するように、基板本体７１の一面７１ａに配置されている。接続パッド７２は、はんだ５７を介して、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７と電気的に接続されるパッドである。
【００６３】
外部接続用パッド７４は、配線基板形成領域Ａに対応する基板本体７１の他面７１ｂ（配線基板６５の他面）に形成されている。
配線パターン７５は、ビア及び配線により構成されており、基板本体７１に内設されている。配線パターン７５が、その一端が接続パッド７２と接続されており、他端が外部接続用パッド７４と接続されている。これにより、接続パッド７２は、配線パターン７５を介して、外部接続用パッド７４と電気的に接続されている。
【００６４】
第１のソルダーレジスト７７は、接続パッド７２を露出するように、配線基板形成領域Ａ及びダイシングラインＢに対応する基板本体７１の一面７１ａに設けられている。
第２のソルダーレジスト７８は、外部接続用パッド７４を露出するように、配線基板形成領域Ａ及びダイシングラインＢに対応する基板本体７１の他面７１ｂに設けられている。
【００６５】
配線基板６５は、配線基板形成領域Ａに対応する基板本体７１と、配線基板形成領域Ａに形成された接続パッド７２、外部接続用パッド７４、配線パターン７５、第１のソルダーレジスト７７、及び第２のソルダーレジスト７８と、により構成されている。
【００６６】
次いで、図１１に示す工程では、第２の貫通電極８７、第２の貫通電極８７の一端に設けられた第１の電極８５、及び第２の貫通電極８７の他端に設けられた第２の電極８９を有する第２の半導体チップ８１を準備する。
第２の半導体チップ８１としては、例えば、ロジック用半導体チップを用いることができる。以下、第２の半導体チップ８１としてロジック用半導体チップを用いた場合を例に挙げて説明する。
【００６７】
ここで、図１１を参照して、第２の半導体チップ８１の構成について説明する。
第２の半導体チップ８１は、矩形とされたチップであり、半導体基板８２と、第２の回路素子層８３と、第１の電極８５と、貫通孔８６と、第２の貫通電極８７と、第２の電極８９と、を有する。
【００６８】
半導体基板８２は、薄板化（例えば、厚さが５０μｍ以下）されている。半導体基板８２としては、例えば、単結晶シリコン基板を用いることができる。半導体基板８２は、平坦な面とされた表面８２ａ及び裏面８２ｂ（第２の半導体チップ８１の一面）を有する。
第２の回路素子層８３は、半導体基板８２の表面８２ａに形成されている。第２の回路素子層８３は、図示していないトランジスタ、積層された複数の層間絶縁膜、及び該複数の層間絶縁膜に形成された配線パターン（ビア及び配線）等により構成されている。第２の回路素子層８３には、ロジック用回路素子が形成されている。
【００６９】
第１の電極８５は、第２の回路素子層８３の表面８３ａ（第２の半導体チップ８１の他面８１ａ）に設けられている。第１の電極８５は、第２の回路素子層８３の表面８３ａに、第１の金属層１８（例えば、Ｃｕ層）と、はんだ層２７（例えば、ＳｎＡｇはんだ層）と、を順次積層した積層構造とされている。第１の電極８５の最上層には、はんだ層２７が配置されている。第１の電極８５を構成する第１の金属層１８及びはんだ層２７は、例えば、電解めっき法により形成することができる。
【００７０】
貫通孔８６は、第１の電極８５と対向する第２の回路素子層８３及び半導体基板８２を貫通するように形成されている。貫通孔８６は、はんだ層２７と接触する面とは反対側に位置する第１の金属層１８の面を露出している。
【００７１】
第２の貫通電極８７は、貫通孔８６を充填するように設けられている。第２の貫通電極８７は、第２の回路素子層８３に形成されたロジック回路素子（図示せず）と電気的に接続されている。
第２の貫通電極８７の一端は、第１の電極８５（具体的には、第１の金属層１８）と接続されている。第２の貫通電極８７は、例えば、電解めっき法により形成することができる。この場合、第２の貫通電極８７の母材としては、Ｃｕめっき膜を用いることができる。
なお、第２の貫通電極８７と半導体基板８２との間には、第２の貫通電極８７と半導体基板８２とを電気的に絶縁する絶縁膜（図示せず）が形成されている。
【００７２】
第２の電極８９は、第２の貫通電極８７の他端（言い換えれば、第２の半導体チップ８１の一面８１ｂ）に設けられている。これにより、第３のバンプ電極２５は、第２の貫通電極８７を介して、第１の電極８５と電気的に接続されている。
第２の電極８９は、第２の貫通電極８７の他端に、第３の金属層２６（例えば、Ｃｕ層）と、第２の金属層１９（例えば、Ｎｉ層と、Ａｕ層と、を順次積層したＮｉ／Ａｕ層）と、を順次積層した構成とされている。第２の電極８９は、例えば、電解めっき法により形成することができる。
【００７３】
次いで、図１２に示す工程では、図１１に示す第２の半導体チップ８１を上下反転させ、はんだ層２７が形成されていない側の第２の半導体チップ８１の面を、ボンディングツール（図示せず）で吸着し、その後、第１の電極８５のはんだ層２７と接続パッド７２とを対向配置させる。
【００７４】
次いで、第２の半導体チップ８１を高温に加熱することではんだ層２７を溶融させ、ボンディングツールで吸着した第２の半導体チップ８１を配線基板６５に押圧することで、第１の電極８５と接続パッド７２とを熱圧着させる。これにより、配線基板１１に対して、第２の半導体チップ８１がフリップチップ実装されると共に、第２の半導体チップ８１と配線基板１１との間に隙間が形成される。
【００７５】
このように、はんだ層２７が形成されていない側の第２の半導体チップ８１の面を、ボンディングツール（図示せず）で吸着し、配線基板１１に対して第２の半導体チップ８１をフリップチップ実装することにより、高温に加熱されることで溶融したはんだ層２７がボンディングツールに付着することを抑制できる。
なお、第２の半導体チップ８１の実装は、全ての配線基板１１に対して行なう。
【００７６】
次いで、第２の半導体チップ８１と配線基板１１との隙間を封止する第２の封止樹脂９２を形成する。
具体的には、アンダーフィル樹脂（第２の封止樹脂９２の母材）を用いた毛細管現象により、第２の半導体チップ８１と配線基板１１との隙間をアンダーフィル樹脂で充填する。その後、所定の温度（例えば、１５０℃程度）でキュアして、アンダーフィル樹脂を完全に硬化させることで、第２の封止樹脂９２を形成する。
【００７７】
次いで、図１３に示す工程では、第２の電極８９が形成された第２の半導体チップ８１の一面、及び第２の電極８９を覆う絶縁樹脂９４を形成する。
具体的には、例えば、第２の電極８９が形成された第２の半導体チップ８１の面に、ＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を供給することで、ＮＣＰよりなる絶縁樹脂９４を形成する。
【００７８】
次いで、図１４に示す工程では、ボンディングツール３４により、はんだ５７が形成されていない側のチップ積層体４０の面（第１の半導体チップ１１を構成する半導体基板１５の裏面１５ｂ）を吸着し、第１のバンプ電極１７に形成されたはんだ５７と第２の半導体チップ８１の第２の電極８９とが対向するように、絶縁樹脂９４が形成された第２の半導体チップ８１の上方にチップ積層体４０を配置する。
【００７９】
次いで、図１５に示す工程では、ボンディングツール３４に吸着されたチップ積層体４０を高温（はんだ５７の融点よりも高い温度（例えば、３００℃））で加熱しながら、絶縁樹脂９４を介して、ボンディングツール３４に吸着されたチップ積層体４５を第２の半導体チップ８１に押圧する。
【００８０】
これにより、チップ積層体４０と第２の半導体チップ８１との間に絶縁樹脂９４が広がり、はんだ５７を介して、第１のバンプ電極１７と第２の電極８９とが接続されると共に、チップ積層体４０と第２の半導体チップ８１との隙間が絶縁樹脂９４により封止される。
つまり、第２の半導体チップ８１に対するチップ積層体４０のフリップチップ実装と、チップ積層体４０と第２の半導体チップ８１との隙間の封止と、が同時に行なわれる。
【００８１】
このように、はんだ５７を介して、第１のバンプ電極１７と第２の電極８９とを接続することにより、第１のバンプ電極１７と第２の電極８９との接続強度が向上するため、チップ積層体４０と第２の半導体チップ８１との間の電気的接続信頼性を向上させることができる。
なお、絶縁樹脂９４を介したチップ積層体４０の実装は、配線母基板６６に実装された全ての第２の半導体チップ８１に対して行なう。
【００８２】
また、第２の半導体チップ８１上に実装されるチップ積層体４０を構成する第１の半導体チップ１１には貫通電極が形成されていないため、チップ積層体４０の厚さ方向に接続された貫通電極２４の熱に起因した膨張による第１の半導体チップ１１への応力をメモリ用半導体チップ８１で抑制することが可能となる。
これにより、第１の半導体チップ１１にチップクラックが発生することを抑制できる。
【００８３】
次いで、図１６に示す工程では、配線母基板６６の一面に実装された複数の第２の半導体チップ８１、及び複数の第２の半導体チップ８１に実装されたチップ積層体７５を一括して封止し、かつ上面９６ａが平坦な面とされた第３の封止樹脂９６を形成する。第３の封止樹脂９６は、例えば、トランスファーモールド法により形成することができる。言い換えれば、第３の封止樹脂９６としては、モールド樹脂を用いることができる。
【００８４】
上記トランスファーモールド法を用いる場合、上部金型と下部金型との間に形成された空間内に、図１５に示す構造体（但し、図１５に示すボンディングツール３４は除く）を収容し、次いで、該空間内に加熱溶融された樹脂（第３の封止樹脂９６の母材）を注入する。
次いで、溶融した樹脂を所定の温度（例えば、１８０℃程度）で加熱（キュア）し、その後、所定の温度でベークしてモールド樹脂を完全に硬化させることで、第３の封止樹脂９６を形成する。第３の封止樹脂９６の母材となる樹脂としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
【００８５】
次いで、図１７に示す工程では、図１６に示す構造体の上下を反転させ、その後、複数の配線基板６５（言い換えれば、配線母基板６６）に形成された複数の外部接続用パッド７４に外部接続端子９８を形成する。外部接続端子９８としては、例えば、はんだボールを用いることができる。
【００８６】
具体的には、外部接続端子９８としてはんだボールを用いる場合、図示していない複数の吸着孔を有するボールマウンターのマウントツールにより、複数のはんだボールを吸着保持しながら、複数のはんだボールにフラックスを転写形成する。
次いで、配線母基板６６に形成された複数の外部接続用パッド７４に、はんだボールを載置し、その後、はんだボールが形成された配線母基板８１を熱処理（リフロー処理）することで、外部接続用パッド７４に外部接続端子９８となるはんだボールを形成する。
【００８７】
これにより、配線基板６５、第２の半導体チップ８１、チップ積層体４０、第１〜第３の封止樹脂４５，９２，９６、絶縁樹脂９４、及び外部接続端子９８を有し、かつ連結された複数の半導体装置１０が形成される。
【００８８】
次いで、図１８に示す工程では、第３の封止樹脂９６の上面９６ａにダイシングテープ１０１を貼着する。次いで、ダイシングブレード１０２により、ダイシングラインＢに沿って、図１７に示す配線母基板６６及び第３の封止樹脂９６を切断することで、複数の半導体装置１０が個片化される。このとき、複数の配線基板６５も個片化される。
【００８９】
次いで、図１９に示す工程では、図１８に示す構造体を上下反転させた後、ダイシングテープ１０１を剥離することで、ＣｏＣ型（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）の半導体装置１０が複数製造される。
【００９０】
第１の実施の形態の半導体装置の製造方法によれば、互いに第１の貫通電極２４を介して電気的に接続されると共に、積層された複数の第１の半導体チップ１１，１２−１，１２−２，１２−３よりなり、最上段に配置された第１の半導体チップ１２−３に第１の貫通電極２４と電気的に接続された第１のバンプ電極１７を有するチップ積層体４０を準備し、次いで、チップ積層体４０の第１のバンプ電極１７と対向配置された第２のバンプ電極５５を一面に有し、第２のバンプ電極５５のはんだ形成面５５ａ（表面）にはんだ５７が形成されたはんだ搭載用基板５０を準備し、次いで、ボンディングツール３４によりはんだ搭載用基板５０の他面を保持すると共に、第２のバンプ電極５５に形成されたはんだ５７を加熱により溶融させ、はんだ搭載用基板５０の第２のバンプ電極５５をチップ積層体４０の第１のバンプ電極１７と対向配置させ、次いで、第２のバンプ電極５５に形成され、かつ溶融したはんだ５７を、チップ積層体４０の第１のバンプ電極１７に接触させた後、チップ積層体４０からはんだ搭載用基板５０を離間させることで、第１のバンプ電極１７にはんだ５７を転写させることで、溶融したはんだ５７が第２のバンプ電極５５のはんだ形成面５５ａから横方向に広がることがなくなるため、はんだ形成面５５ａと対向する第１のバンプ電極１７のはんだ転写面１７ａにのみに精度よく、はんだ５７を形成することが可能となる。
【００９１】
これにより、第１のバンプ電極１７が微細化され、かつ狭ピッチで配置された場合でも、はんだ５７により、隣接する第１のバンプ電極１７間がショートすることなく、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７にはんだ５７を精度よく形成することができる。
【００９２】
また、チップ積層体４０の外部接続用電極として機能する第１のバンプ電極１７にはんだ５７を形成することにより、はんだ５７を介して、配線基板６５に実装された第２の半導体チップ８１の第２の電極８９とチップ積層体４０の第１のバンプ電極１７とを電気的に接続することが可能となる。
【００９３】
これにより、チップ積層体４０と第２の半導体チップ８１との間の接続強度が向上するため、チップ積層体４０と第２の半導体チップ８１との間の電気的接続信頼性を向上させることができる。
【００９４】
図２０は、はんだ搭載用基板の他の例を示す断面図である。図２０では、図６に示すはんだ搭載用基板５０と同一構成部分には同一符号を付す。
【００９５】
ここで、図２０を参照して、本実施の形態の半導体装置１０の製造方法に適用可能なはんだ搭載用基板１１０について説明する。
はんだ搭載用基板１１０は、先に説明した図６に示すはんだ搭載用基板５０の構成に、さらにはんだ５７及び第２の金属層１９を構成するＡｕ層との結合力の弱い金属層１１３を設けた以外は、はんだ搭載用基板５０と同様に構成される。
この場合、基板本体５１の裏面５１ｂが、はんだ搭載用基板１１０の他面１１０ｂとなり、パッシベーション膜５４の表面５４ａがはんだ搭載用基板１１０の一面１１０ａとなる。
【００９６】
図２１は、本発明の実施の形態に係る半導体装置の製造方法を適用可能な他の半導体装置の概略構成を示す断面図である。
【００９７】
図２１を参照するに、他の半導体装置１１５は、先に説明した半導体装置１０を構成する第２の半導体チップ８１の替わりに、第２の半導体チップ１１６（例えば、ロジック用半導体チップ）を設けた以外は、同様に構成される。
【００９８】
第２の半導体チップ１１６は、第２の半導体チップ８１を構成する第１の電極８５が第２の回路素子層８３の表面８３ａ（第２の半導体チップ１１６の他面）のうち、外周部に形成されている。つまり、第２の半導体チップ８１では、第２の半導体チップ１１６の他面に第１及び第２の電極８５，８９が形成されている。
第１の電極８５は、チップ積層体４０の第１のバンプ電極１７にはんだ５７を介して接続される電極パッドであり、第２の電極８６は、金属ワイヤ１１９（例えば、Ａｕワイヤ）により、接続パッド７２と電気的に接続される電極パッドである。
【００９９】
このような構成とされた半導体装置１１５を製造する場合、先に説明した半導体装置１０の製造方法を適用することが可能であり、半導体装置１０の製造方法と同様な効果を得ることができる。
【０１００】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１０１】
なお、本実施の形態では、一例として、４つのメモリ用半導体チップ（第１及び第２の半導体チップ１１，１２−１，１２−２，１２−３）よりなるチップ積層体４０を第２の半導体チップ８１，１１６（ロジック用半導体チップ）上に実装する場合を例に挙げて説明したが、チップ積層体と半導体チップとを積層するのであれば、メモリ用半導体チップとインターポーザ等、どのような種類及びサイズのチップを積層させてもよい。
【０１０２】
また、本実施の形態では、４つの第１の半導体チップ１１，１２−１，１２−２，１２−３よりなるチップ積層体４０を第２の半導体チップ８１，１１６上に実装する場合を例に挙げて説明したが、チップ積層体４０を構成する第１の半導体チップの積層数は、２段以上であればよく、４段に限定されない。
【産業上の利用可能性】
【０１０３】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１０４】
１０，１１５…半導体装置、１１，１２−１，１２−２，１２−３…第１の半導体チップ、１５,８２…半導体基板、１５ａ，１６ａ，５１ａ，５４ａ，８２ａ,８３ａ…表面、１５ｂ，５１ｂ，８２ｂ…裏面、１６…第１の回路素子層、１７…第１のバンプ電極、１７ａ…はんだ転写面、１８…第１の金属層、１９…第２の金属層、２２，８６…貫通孔、２４…第１の貫通電極、２５…第１の裏面バンプ電極、２６…第３の金属層、２７…はんだ層、３１,４１…ステージ、３１ａ，４３ａ，５３ａ，９６ａ…上面、３２，３５…吸着孔、３４…ボンディングツール、３４ａ…吸着面、３７…加熱手段、４０…チップ積層体、４３…濡れ性の悪いシート、４４…ディスペンサー、４５…第１の封止樹脂、４６…アンダーフィル樹脂、５０，１１０…はんだ搭載用基板、５１…基板本体、５３…電極パッド、５４…パッシベーション膜、５４Ａ…開口部、５５,１１１…第２のバンプ電極、５５ａ…はんだ形成面、５７…はんだ、６１…バンプ電極本体、６２…拡散防止用めっき層、６５…配線基板、６６…配線母基板、７１…基板本体、７１ａ，８１ａ，１１０ａ…一面、７１ｂ，８１ｂ，１１０ｂ…他面、７２…接続パッド、７４…外部接続用パッド、７５…配線パターン、７７…第１のソルダーレジスト、７８…第２のソルダーレジスト、８１，１１６…第２の半導体チップ、８３…第２の回路素子層、８５…第２の表面バンプ電極、８７…第２の貫通電極、８９…第２の裏面バンプ電極、９２…第２の封止樹脂、９４…絶縁樹脂、９６…第３の封止樹脂、９８…外部接続用端子、１０１…ダイシングテープ、１０２…ダイシングブレード、１１３…金属層、１１９…金属ワイヤ、Ａ…配線基板形成領域、Ｂ…ダイシングライン
【特許請求の範囲】
【請求項１】
互いに貫通電極を介して電気的に接続されると共に、積層された複数の第１の半導体チップよりなり、最上段に配置された第１の半導体チップに前記貫通電極と電気的に接続された第１のバンプ電極を有するチップ積層体を準備する工程と、
前記チップ積層体の前記第１のバンプ電極と対向配置された第２のバンプ電極を一面に有し、前記第２のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、
ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第２のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第２のバンプ電極を前記チップ積層体の前記第１のバンプ電極と対向配置させる工程と、
前記第２のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第１のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第１のバンプ電極に前記はんだを転写させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
一面に接続パッドを有する配線基板を準備する工程と、
前記配線基板の一面に、第１の電極及び第２の電極を有する第２の半導体チップを実装し、前記接続パッドと前記第１の電極とを電気的に接続する工程と、
前記ボンディングツールにより、前記はんだが形成されていない側の前記チップ積層体の面を保持し、前記チップ積層体の前記第１のバンプ電極と前記第２の半導体チップの前記第２の電極とを前記はんだを介して接続することで、前記第２の半導体チップ上に前記チップ積層体を実装する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法
【請求項３】
前記第２の電極を前記第２の半導体チップの一面に形成し、前記第１の電極を前記第２の半導体チップの他面に形成し、
前記第１の電極と前記接続パッドとをフリップチップ接続したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の電極及び前記第２の電極を前記第２の半導体チップの一面に形成し、
前記第１の電極と前記接続パッドとをワイヤボンディング接続したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２のバンプ電極は、電解めっき法により、Ｃｕめっき膜よりなるバンプ電極本体と、前記Ｃｕめっき膜に含まれるＣｕが前記はんだに拡散することを防止する拡散防止用めっき層と、を順次積層して形成することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記拡散防止用めっき層として、Ｎｉめっき層を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の電極は、積層構造とされており、
前記第１の電極の最上層がはんだ層であることを特徴とする請求項３項記載の半導体装置の製造方法。
【請求項８】
複数の前記第１の半導体チップのうち、最下段以外の位置に配置された第１の半導体チップは、一端に前記第１のバンプ電極が配置された前記貫通電極と、該貫通電極の他端に配置された第３のバンプ電極と、を有し、
最下段に配置された第１の半導体チップは、前記貫通電極及び前記第３のバンプ電極を有しないことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１及び第３のバンプ電極は、積層構造とされており、
前記第１のバンプ電極の最上層がＡｕ層であり、前記第３のバンプ電極の最上層がはんだ層であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記拡散防止用めっき層と前記はんだとの間に、電解めっき法により、前記はんだ及び前記Ａｕ層に対して結合力の弱い金属層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記金属層として、Ａｌめっき層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記はんだ搭載用基板を構成する基板本体として、前記第１の半導体チップを構成する半導体基板と同じ材料を用いることを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１の半導体チップとしてメモリ用半導体チップを用い、
前記第２の半導体チップとしてロジック用半導体チップを用いることを特徴とする請求項１ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第２の半導体チップの一面を覆う絶縁樹脂を形成し、その後、前記絶縁樹脂を介して、前記第２の半導体チップ上に前記チップ積層体を実装することを特徴とする請求項２ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第１の半導体チップ間の隙間を封止する第１の封止樹脂を形成することを特徴とする請求項２ないし１４のうちいずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記第１の封止樹脂は、アンダーフィル樹脂に対する濡れ性の悪いシートの上面と前記第１のバンプ電極が形成されていない側の前記チップ積層体の面とを接触させた後、該チップ積層体の側壁に前記アンダーフィル樹脂を滴下して形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第２の半導体チップと前記配線基板との隙間を封止する第２の封止樹脂を形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１８】
前記配線基板の一面に、前記チップ積層体、及び前記第２の半導体チップを封止する第３の封止樹脂を形成する工程を有することを特徴とする請求項２ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１９】
前記配線基板を準備する工程では、該配線基板の他面に、前記接続パッドと電気的に接続される外部接続用パッドを形成することを特徴とする請求項２ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２０】
前記外部接続用パッドに、外部接続端子を形成する工程を有することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項１】
互いに貫通電極を介して電気的に接続されると共に、積層された複数の第１の半導体チップよりなり、最上段に配置された第１の半導体チップに前記貫通電極と電気的に接続された第１のバンプ電極を有するチップ積層体を準備する工程と、
前記チップ積層体の前記第１のバンプ電極と対向配置された第２のバンプ電極を一面に有し、前記第２のバンプ電極の表面にはんだが形成されたはんだ搭載用基板を準備する工程と、
ボンディングツールにより前記はんだ搭載用基板の他面を保持すると共に、前記第２のバンプ電極に形成されたはんだを加熱により溶融させ、前記はんだ搭載用基板の前記第２のバンプ電極を前記チップ積層体の前記第１のバンプ電極と対向配置させる工程と、
前記第２のバンプ電極に形成され、かつ溶融した前記はんだを、前記チップ積層体の第１のバンプ電極に接触させた後、前記チップ積層体から前記はんだ搭載用基板を離間させることで、前記第１のバンプ電極に前記はんだを転写させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
一面に接続パッドを有する配線基板を準備する工程と、
前記配線基板の一面に、第１の電極及び第２の電極を有する第２の半導体チップを実装し、前記接続パッドと前記第１の電極とを電気的に接続する工程と、
前記ボンディングツールにより、前記はんだが形成されていない側の前記チップ積層体の面を保持し、前記チップ積層体の前記第１のバンプ電極と前記第２の半導体チップの前記第２の電極とを前記はんだを介して接続することで、前記第２の半導体チップ上に前記チップ積層体を実装する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法
【請求項３】
前記第２の電極を前記第２の半導体チップの一面に形成し、前記第１の電極を前記第２の半導体チップの他面に形成し、
前記第１の電極と前記接続パッドとをフリップチップ接続したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の電極及び前記第２の電極を前記第２の半導体チップの一面に形成し、
前記第１の電極と前記接続パッドとをワイヤボンディング接続したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２のバンプ電極は、電解めっき法により、Ｃｕめっき膜よりなるバンプ電極本体と、前記Ｃｕめっき膜に含まれるＣｕが前記はんだに拡散することを防止する拡散防止用めっき層と、を順次積層して形成することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記拡散防止用めっき層として、Ｎｉめっき層を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の電極は、積層構造とされており、
前記第１の電極の最上層がはんだ層であることを特徴とする請求項３項記載の半導体装置の製造方法。
【請求項８】
複数の前記第１の半導体チップのうち、最下段以外の位置に配置された第１の半導体チップは、一端に前記第１のバンプ電極が配置された前記貫通電極と、該貫通電極の他端に配置された第３のバンプ電極と、を有し、
最下段に配置された第１の半導体チップは、前記貫通電極及び前記第３のバンプ電極を有しないことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１及び第３のバンプ電極は、積層構造とされており、
前記第１のバンプ電極の最上層がＡｕ層であり、前記第３のバンプ電極の最上層がはんだ層であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記拡散防止用めっき層と前記はんだとの間に、電解めっき法により、前記はんだ及び前記Ａｕ層に対して結合力の弱い金属層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記金属層として、Ａｌめっき層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記はんだ搭載用基板を構成する基板本体として、前記第１の半導体チップを構成する半導体基板と同じ材料を用いることを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１の半導体チップとしてメモリ用半導体チップを用い、
前記第２の半導体チップとしてロジック用半導体チップを用いることを特徴とする請求項１ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第２の半導体チップの一面を覆う絶縁樹脂を形成し、その後、前記絶縁樹脂を介して、前記第２の半導体チップ上に前記チップ積層体を実装することを特徴とする請求項２ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第１の半導体チップ間の隙間を封止する第１の封止樹脂を形成することを特徴とする請求項２ないし１４のうちいずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記第１の封止樹脂は、アンダーフィル樹脂に対する濡れ性の悪いシートの上面と前記第１のバンプ電極が形成されていない側の前記チップ積層体の面とを接触させた後、該チップ積層体の側壁に前記アンダーフィル樹脂を滴下して形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２の半導体チップ上に前記チップ積層体を実装する前に、前記第２の半導体チップと前記配線基板との隙間を封止する第２の封止樹脂を形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１８】
前記配線基板の一面に、前記チップ積層体、及び前記第２の半導体チップを封止する第３の封止樹脂を形成する工程を有することを特徴とする請求項２ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１９】
前記配線基板を準備する工程では、該配線基板の他面に、前記接続パッドと電気的に接続される外部接続用パッドを形成することを特徴とする請求項２ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２０】
前記外部接続用パッドに、外部接続端子を形成する工程を有することを特徴とする請求項１９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
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【図４】
【図５】
【図６】
【図７】
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【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−２１０５８（Ｐ２０１３−２１０５８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５１８１９（Ｐ２０１１−１５１８１９）
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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