半導体装置
【課題】消費電流を削減する。
【解決手段】第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【解決手段】第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、入力回路として差動増幅器を備える半導体装置に係る。
【背景技術】
【０００２】
差動増幅器は、半導体装置における入力回路等に幅広く用いられている。近年、アナログ回路で用いられる電源電圧は、消費電力低減、高速化などを目的として低下する傾向がある。このようなアナログ回路に適用することを目的に、低電圧電源で利用可能な出力精度の高い差動増幅器が特許文献１等において開示されている。
【０００３】
図５は、特許文献１に記載の差動増幅器の回路図である。図５において、差動増幅器１１０は、差動増幅部からなるメイン差動増幅回路１１１と、メイン差動増幅回路１１１が出力する信号を増幅しオープンドレイン出力回路１３１で増幅された出力信号を出力する。バイアス制御差動増幅回路１２１は、メイン差動増幅回路１１１の差動増幅部の差動出力信号に含まれるオフセット電圧を検出し、検出したオフセット電圧に基づいてメイン差動増幅回路１１１の差動増幅部の動作点を制御して出力信号に含まれるオフセット電圧を低減する。
【０００４】
メイン差動増幅回路１１１においてＮＭＯＳ ＭＮ１は、ゲートが負入力端子ＩＮ（−）に接続される。ＮＭＯＳ ＭＮ２は、ゲートが正入力端子ＩＮ（＋）に接続され、ソースがＮＭＯＳ ＭＮ１のソースに接続される。ＮＭＯＳ ＭＮ３は、ソースが接地電位ＶＳＳに、ドレインがＮＭＯＳ ＭＮ１のソースに接続され、ゲートを回路点ＢＣＯＮＴ１とする。ＰＭＯＳ ＭＰ１は、ソースが電源ＶＤＤに、回路点ＤＯＰ１を示すドレインがＮＭＯＳ ＭＮ１のドレインに、ゲートが自身のドレインに接続される。ＰＭＯＳ ＭＰ２は、ソースが電源ＶＤＤに、回路点ＤＯＮ１を示すドレインがＮＭＯＳ ＭＮ２のドレインに、ゲートがＰＭＯＳ ＭＰ１のゲートに接続される。
【０００５】
バイアス制御差動増幅回路１２１は、ＮＭＯＳ ＭＮ４、ＮＭＯＳ ＭＮ５、ＰＭＯＳ ＭＰ４、ＰＭＯＳ ＭＰ５を備える。バイアス制御差動増幅回路１２１においてＰＭＯＳ ＭＰ４は、ソースが電源ＶＤＤに、回路点ＤＩＰ１を示すゲートがＰＭＯＳ ＭＰ１のドレイン（回路点ＤＯＰ１）に接続される。ＰＭＯＳ ＭＰ５は、ソースが電源ＶＤＤに、回路点ＤＩＮ１を示すゲートがＰＭＯＳ ＭＰ２のドレイン（回路点ＤＯＮ１）に、回路点ＳＯ１を示すドレインがＮＭＯＳ ＭＮ３のゲートに接続される。ＮＭＯＳ ＭＮ４は、ソースが接地電位ＶＳＳに、ドレインがＰＭＯＳ ＭＰ４のドレインに、ゲートが自身のドレインに接続される。ＮＭＯＳ ＮＭ５は、ソースが接地電位ＶＳＳに、ドレインがＰＭＯＳ ＭＰ５のドレインに、ゲートがＮＭＯＳ ＭＮ４のゲートに接続される。
【０００６】
オープンドレイン出力回路１３１は、ＰＭＯＳ ＭＰ３を備える。オープンドレイン出力回路１３１においてＰＭＯＳ ＭＰ３は、ソースが電源ＶＤＤに、ゲートがＰＭＯＳ ＭＰ２のドレイン（回路点ＤＯＮ１）に、ドレインが出力端子ＯＵＴに接続される。
【０００７】
各構成間の接続を整理すると、メイン差動増幅回路１１１の差動出力端子（ＤＯＰ１、ＤＯＮ１）には、バイアス制御差動増幅回路１２１の差動入力端子(ＤＩＰ１、ＤＩＮ１)が接続される。メイン差動増幅回路１１１の対となる差動出力端子の正出力端子ＤＯＰ１と負出力端子ＤＯＮ１は、バイアス制御差動増幅回路１２１の対となる正入力端子ＤＩＰ１と負入力端子ＤＩＮ１の差動入力端子それぞれに接続される、バイアス制御差動増幅回路１２１の出力ＳＯ１には、メイン差動増幅回路１１１の制御端子ＢＣＯＮＴ１が接続される。
【０００８】
このような差動増幅器１１０によれば、メイン差動増幅回路１１１の相補の出力端子に接続されるオープンドレイン出力回路１３１から出力される出力信号電圧における電源電圧変動の影響を低減可能とすることにより、電源電圧変動に対する安定性の高い差動増幅器とすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−０５６８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は本発明において与えられる。
【００１１】
ところで、図５のバイアス制御差動増幅回路１２１において、電源ＶＤＤから接地電位ＶＳＳへの電流のパスが、ＰＭＯＳ ＭＰ４、ＮＭＯＳ ＭＮ４の直列回路と、ＰＭＯＳ ＭＰ５、ＮＭＯＳ ＭＮ５の直列回路との２系統存在し、消費電流が多い。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプと、差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、差動アンプの負荷となるカレントミラー回路と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタを有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、バイアス制御回路における電源のパスが１系統のみであるので、消費電流を削減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一の実施例に係る半導体装置の構成を示す図である。
【図２】本発明の一の実施例に係る入力回路の回路図と動作波形を示す図である。
【図３】リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の各部の信号レベルを示す図である。
【図４】本発明の一の実施例に係る入力回路が用いられるシステムの構成図である。
【図５】従来の差動増幅器の回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の一実施形態に係る半導体装置は、第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【００１７】
半導体装置は、半導体記憶装置であって、半導体記憶装置における入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。
【００１８】
入力回路は、半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれるようにしてもよい。
【００１９】
半導体装置は、半導体記憶装置を制御する制御装置であって、制御装置における半導体記憶装置と接続される入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。
【００２０】
以上のような半導体装置によれば、バイアス制御回路における電源のパスが第１及び第２のトランジスタの１系統のみであるので、消費電流を削減することができる。
【００２１】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の一の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、タイミングジェネレータ２１、ＤＬＬ回路２２、ＦＩＦＯ回路２３、入出力回路２４、内部電源発生回路２５を備える。
【００２３】
アドレス入力回路１１は、外部からアドレス信号ＡＤＤ、リファレンス信号ＶＲＥＦを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。
【００２４】
コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リファレンス信号ＶＲＥＦ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をクロック信号ＩＣＬＫのタイミングでラッチしてデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定タイミングをモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力し、リセット信号ＤＬＬＲＥＳＥＴをＤＬＬ回路２２に出力する。
【００２５】
モードレジスタ１５は、モード設定タイミングに合わせてＤＲＡＭの動作モードを設定する。リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。
【００２６】
カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。
【００２７】
クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４、タイミングジェネレータ２１およびＤＬＬ回路２２に出力する。タイミングジェネレータ２１は、クロック信号ＩＣＬＫに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。ＤＬＬ回路２２は、クロック信号ＩＣＬＫ、リセット信号ＤＬＬＲＥＳＥＴを入力し、クロック信号ＩＣＬＫの位相を調整したクロック信号ＬＣＬＫをＦＩＦＯ回路２３および入出力回路２４に出力する。
【００２８】
ＦＩＦＯ回路２３は、メモリセルアレイ１９と入出力回路２４間にあって入出力データをバッファリングする。入出力回路２４は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２３に出力し、また、ＦＩＦＯ回路２３から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。
【００２９】
内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを入力し、内部の電源電圧に変更して各部に電源を供給する。
【００３０】
ここで、アドレス入力回路１１、コマンド入力回路１３、入出力回路２４に含まれる各入力回路では、外部から入力するアドレス、コマンド、データに係るそれぞれの信号をリファレンス信号ＶＲＥＦと比較し、比較結果に応じて論理的なＨ／Ｌレベルを決定する。
【００３１】
次に、入力回路について説明する。図２は、１つの入力信号に対応する１個の入力回路の回路図と動作波形を示す図である。図２（Ａ）において、図５と同一の符号は、同一物を表し、その説明を省略する。
【００３２】
ＰＭＯＳトランジスタＭＰ４は、ソースを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ドレインをＰＭＯＳトランジスタＭＰ６のソースおよびＮＭＯＳトランジスタＭＮ３のゲートに接続する。ＰＭＯＳトランジスタＭＰ６は、ゲートをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ドレインを電源ＶＳＳに接続する。ＰＭＯＳトランジスタＭＰ４、ＭＰ６は、ＰＭＯＳトランジスタＭＰ１のドレインの電圧ＮＯＴに応じてＮＭＯＳトランジスタＭＮ３のゲートの電圧ＶＮを制御するバイアス制御回路を構成する。
【００３３】
ＰＭＯＳトランジスタＭＰ７は、ソースを電源ＶＤＤに接続し、ゲートをＮＭＯＳトランジスタＭＮ１のドレインに接続し、ドレインをＮＭＯＳトランジスタＭＮ６のドレインおよびゲートに接続する。ＮＭＯＳトランジスタＭＮ６は、ソースを電源ＶＳＳに接続する。ＮＭＯＳトランジスタＭＮ７は、ドレインをＰＭＯＳトランジスタＭＰ３のドレインに接続して出力信号ＯＵＴを出力し、ゲートをＮＭＯＳトランジスタＭＮ６のドレインに接続し、ソースを電源ＶＳＳに接続する。ＰＭＯＳトランジスタＭＰ３は、ＮＭＯＳトランジスタＭＮ２のドレインの信号ＮＯＢを反転し、出力信号ＯＵＴとして出力するに際し、電源ＶＤＤ側に駆動能力を持った出力回路として機能する。また、ＮＭＯＳトランジスタＭＮ７は、ＮＭＯＳトランジスタＭＮ１のドレインの信号ＮＯＴを正転し、出力信号ＯＵＴとして出力するに際し、電源ＶＳＳ側に駆動能力を持った出力回路として機能する。
【００３４】
以上のような構成の入力回路は、図２（Ｂ）に示すように、リファレンス信号ＶＲＥＦ（一例として１．１Ｖ）と入力信号ＩＮ（振幅は、１．０Ｖ〜１．２Ｖ＝ＶＤＤのレベル）のレベル比較から増幅した出力信号ＯＵＴ（振幅は、ＶＤＤ：１．２Ｖ〜ＶＳＳ：０Ｖ）を出力する。
【００３５】
次に、リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の動作について説明する。図３は、リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の各部の信号レベルを示す図である。
【００３６】
まず、リファレンス信号ＶＲＥＦが低下する（１．１Ｖ→０．７２Ｖ）と、ＮＭＯＳトランジスタＭＮ１の能力低下によりＮＯＴのレベルが上昇する（０．５７→０．５７＋α）。ＮＯＴはＰＭＯＳトランジスタＭＰ４、ＭＰ６の双方のゲートに与えられ、ＰＭＯＳトランジスタＭＰ４、ＭＰ６は、其々三極管領域、飽和領域で動作するようになっている。ＮＯＴの変化による電流変化は、飽和領域で動作するＭＰ６の方がより強く受け、ＭＰ６の能力がＭＰ４のそれと比して大きく低下し、ＶＮのレベルを引き上げる（０．９２Ｖ＋α）。すると、ＮＭＯＳトランジスタＭＮ３の能力が上昇し、ＮＭＯＳトランジスタＭＮ１を経由してＮＯＴのレベルを下げる方向に動作する（０．５７→０．５７＋α→０．６３）。ＮＯＴのレベル低下は、ＰＭＯＳトランジスタＭＰ４、ＭＰ６のそれぞれにも作用し、結果的に図３に示す信号レベルに各接点が落ち着くこととなる。
【００３７】
最終的なＮＯＴ、ＮＯＢのレベル変化を抑えることでリファレンス信号ＶＲＥＦのレベルの変化による動作速度の変化を抑えることが可能となる。また、バイアス制御回路は、ＰＭＯＳトランジスタＭＰ４、ＭＰ６のみの１系統で構成されているため、電圧の制約がＶＤＤ＞｜ＶＴＰ｜＋Ｖｏｄである。差動アンプ本体、後段の擬似差動アンプの制約がＶＤＤ＞ＶＴＮ＋Ｖｏｄであり、各部の接続部の制約もこの２つの制約になる。ここでＶＴＰは、ＰＭＯＳトランジスタの閾値電圧、ＶＴＮは、ＮＭＯＳトランジスタの閾値電圧、Ｖｏｄは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの飽和電圧である。
【００３８】
図４は、本発明の一の実施例に係る入力回路が用いられるシステムの構成図である。上記においてはメモリ装置４０内の入力回路を例として説明したが、これに限定されない。すなわち、図４において、メモリ装置４０がコントローラ３０からアドレス信号ＡＤＤやコマンド信号ＣＯＭを受信するのと同様に、コントローラ３０もメモリ装置４０からのリードデータＤＡＴＡを受信する。このようなコントローラ３０の入力回路３５においても、図２（Ａ）に示す入力回路を用いることが可能であることはいうまでも無い。
【００３９】
さらに、以上のようにメモリ装置における入力回路を例として挙げたが、それに限らず、本発明における入力回路は、データ転送等に関わる回路全般に適用することが可能である。
【００４０】
なお、前述の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ モードレジスタ
１６ リフレッシュ制御回路
１７ カラムデコーダ
１８ ロウデコーダ
１９ メモリセルアレイ
２０ クロック入力回路
２１ タイミングジェネレータ
２２ ＤＬＬ回路
２３ ＦＩＦＯ回路
２４ 入出力回路
２５ 内部電源発生回路
３０ コントローラ
３５ 入力回路
４０ メモリ装置
ＭＮ１〜ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＮ７ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、入力回路として差動増幅器を備える半導体装置に係る。
【背景技術】
【０００２】
差動増幅器は、半導体装置における入力回路等に幅広く用いられている。近年、アナログ回路で用いられる電源電圧は、消費電力低減、高速化などを目的として低下する傾向がある。このようなアナログ回路に適用することを目的に、低電圧電源で利用可能な出力精度の高い差動増幅器が特許文献１等において開示されている。
【０００３】
図５は、特許文献１に記載の差動増幅器の回路図である。図５において、差動増幅器１１０は、差動増幅部からなるメイン差動増幅回路１１１と、メイン差動増幅回路１１１が出力する信号を増幅しオープンドレイン出力回路１３１で増幅された出力信号を出力する。バイアス制御差動増幅回路１２１は、メイン差動増幅回路１１１の差動増幅部の差動出力信号に含まれるオフセット電圧を検出し、検出したオフセット電圧に基づいてメイン差動増幅回路１１１の差動増幅部の動作点を制御して出力信号に含まれるオフセット電圧を低減する。
【０００４】
メイン差動増幅回路１１１においてＮＭＯＳ ＭＮ１は、ゲートが負入力端子ＩＮ（−）に接続される。ＮＭＯＳ ＭＮ２は、ゲートが正入力端子ＩＮ（＋）に接続され、ソースがＮＭＯＳ ＭＮ１のソースに接続される。ＮＭＯＳ ＭＮ３は、ソースが接地電位ＶＳＳに、ドレインがＮＭＯＳ ＭＮ１のソースに接続され、ゲートを回路点ＢＣＯＮＴ１とする。ＰＭＯＳ ＭＰ１は、ソースが電源ＶＤＤに、回路点ＤＯＰ１を示すドレインがＮＭＯＳ ＭＮ１のドレインに、ゲートが自身のドレインに接続される。ＰＭＯＳ ＭＰ２は、ソースが電源ＶＤＤに、回路点ＤＯＮ１を示すドレインがＮＭＯＳ ＭＮ２のドレインに、ゲートがＰＭＯＳ ＭＰ１のゲートに接続される。
【０００５】
バイアス制御差動増幅回路１２１は、ＮＭＯＳ ＭＮ４、ＮＭＯＳ ＭＮ５、ＰＭＯＳ ＭＰ４、ＰＭＯＳ ＭＰ５を備える。バイアス制御差動増幅回路１２１においてＰＭＯＳ ＭＰ４は、ソースが電源ＶＤＤに、回路点ＤＩＰ１を示すゲートがＰＭＯＳ ＭＰ１のドレイン（回路点ＤＯＰ１）に接続される。ＰＭＯＳ ＭＰ５は、ソースが電源ＶＤＤに、回路点ＤＩＮ１を示すゲートがＰＭＯＳ ＭＰ２のドレイン（回路点ＤＯＮ１）に、回路点ＳＯ１を示すドレインがＮＭＯＳ ＭＮ３のゲートに接続される。ＮＭＯＳ ＭＮ４は、ソースが接地電位ＶＳＳに、ドレインがＰＭＯＳ ＭＰ４のドレインに、ゲートが自身のドレインに接続される。ＮＭＯＳ ＮＭ５は、ソースが接地電位ＶＳＳに、ドレインがＰＭＯＳ ＭＰ５のドレインに、ゲートがＮＭＯＳ ＭＮ４のゲートに接続される。
【０００６】
オープンドレイン出力回路１３１は、ＰＭＯＳ ＭＰ３を備える。オープンドレイン出力回路１３１においてＰＭＯＳ ＭＰ３は、ソースが電源ＶＤＤに、ゲートがＰＭＯＳ ＭＰ２のドレイン（回路点ＤＯＮ１）に、ドレインが出力端子ＯＵＴに接続される。
【０００７】
各構成間の接続を整理すると、メイン差動増幅回路１１１の差動出力端子（ＤＯＰ１、ＤＯＮ１）には、バイアス制御差動増幅回路１２１の差動入力端子(ＤＩＰ１、ＤＩＮ１)が接続される。メイン差動増幅回路１１１の対となる差動出力端子の正出力端子ＤＯＰ１と負出力端子ＤＯＮ１は、バイアス制御差動増幅回路１２１の対となる正入力端子ＤＩＰ１と負入力端子ＤＩＮ１の差動入力端子それぞれに接続される、バイアス制御差動増幅回路１２１の出力ＳＯ１には、メイン差動増幅回路１１１の制御端子ＢＣＯＮＴ１が接続される。
【０００８】
このような差動増幅器１１０によれば、メイン差動増幅回路１１１の相補の出力端子に接続されるオープンドレイン出力回路１３１から出力される出力信号電圧における電源電圧変動の影響を低減可能とすることにより、電源電圧変動に対する安定性の高い差動増幅器とすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−０５６８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は本発明において与えられる。
【００１１】
ところで、図５のバイアス制御差動増幅回路１２１において、電源ＶＤＤから接地電位ＶＳＳへの電流のパスが、ＰＭＯＳ ＭＰ４、ＮＭＯＳ ＭＮ４の直列回路と、ＰＭＯＳ ＭＰ５、ＮＭＯＳ ＭＮ５の直列回路との２系統存在し、消費電流が多い。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプと、差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、差動アンプの負荷となるカレントミラー回路と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタを有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、バイアス制御回路における電源のパスが１系統のみであるので、消費電流を削減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一の実施例に係る半導体装置の構成を示す図である。
【図２】本発明の一の実施例に係る入力回路の回路図と動作波形を示す図である。
【図３】リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の各部の信号レベルを示す図である。
【図４】本発明の一の実施例に係る入力回路が用いられるシステムの構成図である。
【図５】従来の差動増幅器の回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の一実施形態に係る半導体装置は、第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。
【００１７】
半導体装置は、半導体記憶装置であって、半導体記憶装置における入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。
【００１８】
入力回路は、半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれるようにしてもよい。
【００１９】
半導体装置は、半導体記憶装置を制御する制御装置であって、制御装置における半導体記憶装置と接続される入力回路は、差動アンプとバイアストランジスタとカレントミラー回路とバイアス制御回路とを備えるようにしてもよい。
【００２０】
以上のような半導体装置によれば、バイアス制御回路における電源のパスが第１及び第２のトランジスタの１系統のみであるので、消費電流を削減することができる。
【００２１】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の一の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、タイミングジェネレータ２１、ＤＬＬ回路２２、ＦＩＦＯ回路２３、入出力回路２４、内部電源発生回路２５を備える。
【００２３】
アドレス入力回路１１は、外部からアドレス信号ＡＤＤ、リファレンス信号ＶＲＥＦを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。
【００２４】
コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リファレンス信号ＶＲＥＦ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をクロック信号ＩＣＬＫのタイミングでラッチしてデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定タイミングをモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力し、リセット信号ＤＬＬＲＥＳＥＴをＤＬＬ回路２２に出力する。
【００２５】
モードレジスタ１５は、モード設定タイミングに合わせてＤＲＡＭの動作モードを設定する。リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。
【００２６】
カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。
【００２７】
クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４、タイミングジェネレータ２１およびＤＬＬ回路２２に出力する。タイミングジェネレータ２１は、クロック信号ＩＣＬＫに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。ＤＬＬ回路２２は、クロック信号ＩＣＬＫ、リセット信号ＤＬＬＲＥＳＥＴを入力し、クロック信号ＩＣＬＫの位相を調整したクロック信号ＬＣＬＫをＦＩＦＯ回路２３および入出力回路２４に出力する。
【００２８】
ＦＩＦＯ回路２３は、メモリセルアレイ１９と入出力回路２４間にあって入出力データをバッファリングする。入出力回路２４は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２３に出力し、また、ＦＩＦＯ回路２３から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。
【００２９】
内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを入力し、内部の電源電圧に変更して各部に電源を供給する。
【００３０】
ここで、アドレス入力回路１１、コマンド入力回路１３、入出力回路２４に含まれる各入力回路では、外部から入力するアドレス、コマンド、データに係るそれぞれの信号をリファレンス信号ＶＲＥＦと比較し、比較結果に応じて論理的なＨ／Ｌレベルを決定する。
【００３１】
次に、入力回路について説明する。図２は、１つの入力信号に対応する１個の入力回路の回路図と動作波形を示す図である。図２（Ａ）において、図５と同一の符号は、同一物を表し、その説明を省略する。
【００３２】
ＰＭＯＳトランジスタＭＰ４は、ソースを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ドレインをＰＭＯＳトランジスタＭＰ６のソースおよびＮＭＯＳトランジスタＭＮ３のゲートに接続する。ＰＭＯＳトランジスタＭＰ６は、ゲートをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ドレインを電源ＶＳＳに接続する。ＰＭＯＳトランジスタＭＰ４、ＭＰ６は、ＰＭＯＳトランジスタＭＰ１のドレインの電圧ＮＯＴに応じてＮＭＯＳトランジスタＭＮ３のゲートの電圧ＶＮを制御するバイアス制御回路を構成する。
【００３３】
ＰＭＯＳトランジスタＭＰ７は、ソースを電源ＶＤＤに接続し、ゲートをＮＭＯＳトランジスタＭＮ１のドレインに接続し、ドレインをＮＭＯＳトランジスタＭＮ６のドレインおよびゲートに接続する。ＮＭＯＳトランジスタＭＮ６は、ソースを電源ＶＳＳに接続する。ＮＭＯＳトランジスタＭＮ７は、ドレインをＰＭＯＳトランジスタＭＰ３のドレインに接続して出力信号ＯＵＴを出力し、ゲートをＮＭＯＳトランジスタＭＮ６のドレインに接続し、ソースを電源ＶＳＳに接続する。ＰＭＯＳトランジスタＭＰ３は、ＮＭＯＳトランジスタＭＮ２のドレインの信号ＮＯＢを反転し、出力信号ＯＵＴとして出力するに際し、電源ＶＤＤ側に駆動能力を持った出力回路として機能する。また、ＮＭＯＳトランジスタＭＮ７は、ＮＭＯＳトランジスタＭＮ１のドレインの信号ＮＯＴを正転し、出力信号ＯＵＴとして出力するに際し、電源ＶＳＳ側に駆動能力を持った出力回路として機能する。
【００３４】
以上のような構成の入力回路は、図２（Ｂ）に示すように、リファレンス信号ＶＲＥＦ（一例として１．１Ｖ）と入力信号ＩＮ（振幅は、１．０Ｖ〜１．２Ｖ＝ＶＤＤのレベル）のレベル比較から増幅した出力信号ＯＵＴ（振幅は、ＶＤＤ：１．２Ｖ〜ＶＳＳ：０Ｖ）を出力する。
【００３５】
次に、リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の動作について説明する。図３は、リファレンス信号ＶＲＥＦがあるタイミングで高→低へシフトした際の各部の信号レベルを示す図である。
【００３６】
まず、リファレンス信号ＶＲＥＦが低下する（１．１Ｖ→０．７２Ｖ）と、ＮＭＯＳトランジスタＭＮ１の能力低下によりＮＯＴのレベルが上昇する（０．５７→０．５７＋α）。ＮＯＴはＰＭＯＳトランジスタＭＰ４、ＭＰ６の双方のゲートに与えられ、ＰＭＯＳトランジスタＭＰ４、ＭＰ６は、其々三極管領域、飽和領域で動作するようになっている。ＮＯＴの変化による電流変化は、飽和領域で動作するＭＰ６の方がより強く受け、ＭＰ６の能力がＭＰ４のそれと比して大きく低下し、ＶＮのレベルを引き上げる（０．９２Ｖ＋α）。すると、ＮＭＯＳトランジスタＭＮ３の能力が上昇し、ＮＭＯＳトランジスタＭＮ１を経由してＮＯＴのレベルを下げる方向に動作する（０．５７→０．５７＋α→０．６３）。ＮＯＴのレベル低下は、ＰＭＯＳトランジスタＭＰ４、ＭＰ６のそれぞれにも作用し、結果的に図３に示す信号レベルに各接点が落ち着くこととなる。
【００３７】
最終的なＮＯＴ、ＮＯＢのレベル変化を抑えることでリファレンス信号ＶＲＥＦのレベルの変化による動作速度の変化を抑えることが可能となる。また、バイアス制御回路は、ＰＭＯＳトランジスタＭＰ４、ＭＰ６のみの１系統で構成されているため、電圧の制約がＶＤＤ＞｜ＶＴＰ｜＋Ｖｏｄである。差動アンプ本体、後段の擬似差動アンプの制約がＶＤＤ＞ＶＴＮ＋Ｖｏｄであり、各部の接続部の制約もこの２つの制約になる。ここでＶＴＰは、ＰＭＯＳトランジスタの閾値電圧、ＶＴＮは、ＮＭＯＳトランジスタの閾値電圧、Ｖｏｄは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの飽和電圧である。
【００３８】
図４は、本発明の一の実施例に係る入力回路が用いられるシステムの構成図である。上記においてはメモリ装置４０内の入力回路を例として説明したが、これに限定されない。すなわち、図４において、メモリ装置４０がコントローラ３０からアドレス信号ＡＤＤやコマンド信号ＣＯＭを受信するのと同様に、コントローラ３０もメモリ装置４０からのリードデータＤＡＴＡを受信する。このようなコントローラ３０の入力回路３５においても、図２（Ａ）に示す入力回路を用いることが可能であることはいうまでも無い。
【００３９】
さらに、以上のようにメモリ装置における入力回路を例として挙げたが、それに限らず、本発明における入力回路は、データ転送等に関わる回路全般に適用することが可能である。
【００４０】
なお、前述の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ モードレジスタ
１６ リフレッシュ制御回路
１７ カラムデコーダ
１８ ロウデコーダ
１９ メモリセルアレイ
２０ クロック入力回路
２１ タイミングジェネレータ
２２ ＤＬＬ回路
２３ ＦＩＦＯ回路
２４ 入出力回路
２５ 内部電源発生回路
３０ コントローラ
３５ 入力回路
４０ メモリ装置
ＭＮ１〜ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＮ７ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプと、
前記差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、
前記差動アンプの負荷となるカレントミラー回路と、
前記カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に前記第１及び第２の電源間に直列に接続される、前記バイアストランジスタと逆導電型の第１及び第２のトランジスタを有し、前記第１及び第２のトランジスタの間の接続ノードを前記バイアストランジスタの制御端に接続するバイアス制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置は、半導体記憶装置であって、
前記半導体記憶装置における入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。
【請求項３】
前記入力回路は、前記半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれることを特徴とする請求項２記載の半導体装置。
【請求項４】
請求項１記載の半導体装置は、半導体記憶装置を制御する制御装置であって、
前記制御装置における前記半導体記憶装置と接続される入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。
【請求項１】
第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプと、
前記差動アンプを動作させるバイアス電流を制御するバイアストランジスタと、
前記差動アンプの負荷となるカレントミラー回路と、
前記カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に前記第１及び第２の電源間に直列に接続される、前記バイアストランジスタと逆導電型の第１及び第２のトランジスタを有し、前記第１及び第２のトランジスタの間の接続ノードを前記バイアストランジスタの制御端に接続するバイアス制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置は、半導体記憶装置であって、
前記半導体記憶装置における入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。
【請求項３】
前記入力回路は、前記半導体記憶装置におけるアドレス入力回路、コマンド入力回路、および入出力回路内に含まれることを特徴とする請求項２記載の半導体装置。
【請求項４】
請求項１記載の半導体装置は、半導体記憶装置を制御する制御装置であって、
前記制御装置における前記半導体記憶装置と接続される入力回路は、前記差動アンプと前記バイアストランジスタと前記カレントミラー回路と前記バイアス制御回路とを備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−２６９１０（Ｐ２０１３−２６９１０Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６１１２２（Ｐ２０１１−１６１１２２）
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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