【課題】低電圧までの広い電圧範囲で動作可能で、バイアス電流の温度係数を設定可能なバイアス回路及び増幅回路を提供する。
【解決手段】電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合のうちの接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する。前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する。 （もっと読む）

【課題】消費電流を削減する。
【解決手段】第１及び第２の入力端子に現れる電位差を第１及び第２の電源に基づいて増幅する差動アンプ（図２のＭＮ１、ＭＮ２が相当）と、差動アンプを動作させるバイアス電流を制御するバイアストランジスタ（図２のＭＮ３が相当）と、差動アンプの負荷となるカレントミラー回路（図２のＭＰ１、ＭＰ２が相当）と、カレントミラー回路のダイオード接続側と其々の制御端が接続されると共に第１及び第２の電源間に直列に接続される、バイアストランジスタと逆導電型の第１及び第２のトランジスタ（図２のＭＰ４、ＭＰ６が相当）を有し、第１及び第２のトランジスタの間の接続ノードをバイアストランジスタの制御端に接続するバイアス制御回路と、を備える。 （もっと読む）

【課題】低ノイズ電流、多レンジ、高速応答、低回路電源電圧、バイポーラ動作、小規模回路の要件を満足する自動レンジ切り替え可能な電流／電圧変換回路及び集積回路、及びそれらを用いた電子回路基板又は電子機器を得る。
【解決手段】電流入力端子とグランド端子間に入力される入力電流に対し、レンジを複数レンジグループに分けてＩ／Ｖ変換する為に、第１の演算増幅器と各レンジグループ毎のＩ／Ｖ変換部を設け、各Ｉ／Ｖ変換部毎にＩ／Ｖ変換用演算増幅器を設けてレンジグループ内の自動レンジ切り替えを行なうと同時に、レンジグループ間でも自動レンジ切り替え動作を行なう様にして、全体として低ノイズ電流、多レンジ、高速応答、低回路電源電圧、バイポーラ動作、小規模回路の要件を満足する自動レンジ切り替え可能な電流／電圧変換回路を実現する。 （もっと読む）

【課題】通信信号を増幅する絶縁破壊に耐えるトランジスタ構造を提供する。
【解決手段】入力無線周波数信号を受信するため接地点と第１のゲートに接続されたソースを有する第１のＮＭＯＳトランジスタ１２は、第１のトランスコンダクタンスと第１の破壊電圧とを有する。また第２のＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのドレインに接続されたソースと、基準ＤＣ電圧に接続されたゲートと、増幅された無線信号の出力を与えるドレインと、基準ＤＣ電圧と第２のＮＭＯＳトランジスタのドレインとの間に配置された負荷とを有する。第２のＮＭＯＳトランジスタ１４は第２のトランスコンダクタンスと第２の破壊電圧とを有し、第２の絶縁体は第１の絶縁体よりも厚い。この結果、第１のトランスコンダクタンスは第２のトランスコンダクタンスよりも大きく、第２の破壊電圧は第１の破壊電圧よりも大きい。 （もっと読む）

【課題】プロセス変動があった場合でも広い出力電圧範囲が得られるカレントミラー回路を提供する。
【解決手段】この低電圧カスコードカレントミラー回路は、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５と抵抗素子１を備える。トランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３は、トランジスタＱ４，Ｑ５のオーバードライブ電圧Ｖｏｖ＿Ｑ４，Ｖｏｖ＿Ｑ５の和に等しい。定電流Ｉｃと抵抗素子１の抵抗値Ｒ１との積は、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５となる。したがって、プロセス変動があった場合でも、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５は変化しない。 （もっと読む）

【課題】単電源駆動で、歪が小さく、大振幅の信号出力電圧が得られるドライバ回路を提供する。
【解決手段】１は入力端子、２、３は出力端子、４は第１の反転型オペアンプ、５は第２の反転型オペアンプ、６は非反転型オペアンプ、７はトランス、８は正電源電圧ＶＣＣ、９はアナロググランドＡＧＮＤ（ＶＣＣ／２）、１０はグランドＧＮＤ（０Ｖ）を示す。第１の反転型のドライバ用オペアンプの出力を第２の反転型のドライバ用オペアンプと非反転型のドライバ用オペアンプで受け、それらの出力を差動構成とすることで、低電圧での単電源駆動でも大振幅で、歪の小さい出力信号電圧が得られる構成とした。 （もっと読む）

【課題】低電源電圧を用いて高性能な電子回路を提供すること。
【解決手段】信号が入力される制御端子と第１端子と第２端子とを有する第１トランジスタＴ１と、第１トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第２トランジスタＴ２と、第２トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第３トランジスタＴ３と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路３１と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路とは異なる第２直流経路３２と、第１および第２直流経路の間を共通に接続する共通接続点Ｎ１と、を具備する電子回路。 （もっと読む）

【課題】より低い電源電圧で動作できる定電流回路を提供する。
【解決手段】電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。定電流回路の電源電圧ＶＤＤとして、１つのドレイン・ソース間電圧と１つのゲート・ソース間電圧との加算電圧が必要になり、１つのドレイン・ソース間電圧と２つのゲート・ソース間電圧との加算電圧は必要ならないので、定電流回路の最低動作電源電圧が低くなる。 （もっと読む）

【課題】集積回路化されたＲＦ信号処理回路について低電圧動作でも良好な歪特性を実現する。
【解決手段】半導体集積回路は、入力された信号を可変減衰量で減衰させるアッテネータ（１０）と、アッテネータ（１０）の出力を受けるソースフォロワ（２０）と、ソースフォロワ（２０）の出力に対してフィルタリング処理を行ってから可変ゲインで増幅する増幅手段（３０）とを備えている。 （もっと読む）

【課題】パススルーモード時の通過特性を向上できかつ低電源電圧化に対応できるパススルー付き増幅器を提供する。
【解決手段】パススルーモード時に、信号伝達用トランジスタ（Ｍ１）とともにバイアス制御用トランジスタ（Ｍ２）をオンさせて、出力端子ＯＵＴの電圧をバイアス制御用トランジスタ及び抵抗（Ｒ１）を介してグランド電位に維持させる。これにより、信号伝達用トランジスタの制御端子には電源電圧が印加され、信号伝達用トランジスタの一方の主端子はグランド電位に維持されるので、信号伝達用トランジスタのオン抵抗が最大限に減少する。 （もっと読む）

【課題】低電圧のバッテリを用いて高電力を得ることが可能であり、且つ、低電力時の動作安定性を確保した高周波回路を提供する。
【解決手段】送信すべき高周波信号を増幅する増幅回路を複数並列に接続し、各増幅回路の出力を合成して空中線に供給する増幅部と、増幅部に低出力の動作をさせるローパワーモード時に、ローパワー信号を出力する制御部と、ローパワー信号によって複数の増幅回路のうち一部を停止させる動作抑制回路とを備えた。 （もっと読む）

【課題】伝達特性の対称性を向上し、低電圧動作が可能な電力増幅回路を提供する。
【解決手段】電力増幅回路は、Ｇｍアンプと、ミラー回路を構成する第１、第２のトランジスタと、ミラー回路を構成する第３、第４のトランジスタと、ミラー回路を構成する第５、第６のトランジスタと、ミラー回路を構成する第７、第８のトランジスタと、第１の電源レールに一端が接続され、増幅した信号を出力するための信号出力端子に他端が接続され、反転出力端子に制御端子が接続された第９のトランジスタと、信号出力端子に一端が接続され、第２の電源レールに他端が接続され、非反転出力端子に制御端子が接続された第１０のトランジスタと、を備える。 （もっと読む）

【課題】低電源電圧、低消費電流に対応可能とし、高利得、広帯域化を図る演算増幅回路を提供する。
【解決手段】入力信号を差動で受け低抵抗負荷Ｒ１、Ｒ２を持つ差動対Ｍ１、Ｍ２を含む初段増幅部と、前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部を備え、次段増幅部は前記差動対Ｍ１、Ｍ２の出力対の一つをゲートに入力し前記出力端子にドレインが接続されたトランジスタＭ１９，Ｍ２０を含む１段構成の第１の信号経路と、前記差動対の出力対の他方をゲートに入力するトランジスタＭ５，Ｍ６を含む入力段と、前記出力端子にドレインが接続されたトランジスタＭ１７，Ｍ１８を含む出力段とを備えた第２の信号経路とを備えている。さらに次段増幅部において、第１の信号経路のトランジスタＭ１９，Ｍ２０と第２の信号経路のトランジスタＭ５，Ｍ６に流れるバイアス電流を設定するバイアス回路を備えている。 （もっと読む）

【課題】低電圧でも動作し、ドレイン電圧の変化を反映させた電流を制御できるバイアス回路を提供する。
【解決手段】オペアンプＢＩＡＳの出力をゲート端子に入力するＦＥＴＭ３のドレイン端子電流をオペアンプＢＩＡＳの入力端子に帰還する第１のカレントミラー回路ＣＭ１と第２のカレントミラー回路ＣＭ２を並列に接続する。第１のカレントミラー回路ＣＭ１には可変電圧を接続し、第２のカレントミラー回路ＣＭ２には固定電圧を接続する。可変電圧の値が、第１のカレントミラー回路ＣＭ１を構成するＦＥＴの閾値電圧以下となっても、第２のカレントミラー回路ＣＭ２により確実にオペアンプＢＩＡＳの入力端子に電流を帰還する。 （もっと読む）

【課題】高速低消費電力の電流検出型センスアンプの実現には、低バイアス電流でゲイン帯域積が大きな増幅器をゲート接地型トランジスタに設ける必要がある。
【解決手段】ソースが電流入力端子Iin1,Iin2、ドレインが負荷8,9および電圧出力端子Vout1,Vout2に接続されたゲート接地型トランジスタペアM1,M2のゲート・ソース間に、トランジスタM3とM5およびM4とM6の２組のソースが共通のプシュプル型CMOS反転増幅器で構成される差動増幅器の共通ソースに定電流トランジスタM7が設けられた差動増幅器AMPを設ける。 （もっと読む）

【課題】電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得る。
【解決手段】第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。レプリカ回路４及びコンパレータ５によって、入力電圧Ｖinと基準電圧Ｖrefとの入力電位差が“０”のバランス状態時の出力電圧Ｖoutｐ及びＶoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、レプリカ回路４の基準出力コモン電圧Ｖoutcm_idealを設定する。 （もっと読む）

【課題】スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を実現する。
【解決手段】サンプリングモード時とホールドモード時とで演算増幅器１１０の入力側のキャパシタＣ１〜Ｃ４をスイッチ回路ＳＷで切り換えて単相入力信号を差動出力信号に変換するについて、サンプルモード時にサンプリング用キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の一端側に供給する第２の入力信号（電圧ＶＨ）を第１の信号入力電圧ＶＩＰと第１の参照信号電圧ＶＩＮの中間の電圧とするような電圧生成部２０を設けた。 （もっと読む）

【課題】最低所要供給電圧が低く、小さいチップ領域を占め、電流消費が低く、供給電圧の変動に強いバンドギャップリファレンス回路を提供する。
【解決手段】電圧ジェネレータ（ＶＧ）と、供給回路（ＳＣ）と、バイアス要素（ＢＢ）および制御要素（ＣＢ）を含むバイアス回路（ＢＣ）とを、バンドギャップリファレンス回路は含む。供給回路（ＳＣ）の制御要素（ＣＳ）およびバイアス回路（ＢＣ）の制御要素（ＣＢ）のうちの一つは、擬似格子整合型高電子移動度トランジスタまたはヘテロ接合バイポーラトランジスタを含み、供給回路（ＳＣ）のバイアス要素（ＢＳ）およびバイアス回路（ＢＣ）のバイアス要素（ＢＢ）のうちの一つは、ロングゲート擬似格子整合型高電子移動度トランジスタまたは抵抗を含む。擬似構成整合型高電子移動度トランジスタおよびヘテロ接合バイポーラトランジスタは、ＧａＡｓ ＢｉＦＥＴ技術プロセスを用いて製造される。 （もっと読む）

【課題】 回路のダイナミックレンジを圧迫しないと共に、チップサイズの増大を抑制することができるバッファリング回路及び増幅回路を提供する。
【解決手段】 入力端子及び出力端子を有するバッファリング回路でドレインが第１電圧ラインに接続され、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第１プルアップドライバと、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第２プルアップドライバと、前記第２プルアップドライバのドレインに定電流を供給する定電流回路と、前記出力端子と第２電圧ラインとの間に配置されたプルダウンドライバとを備え、前記プルダウンドライバは、前記定電流回路の定電流から前記第２プルアップドライバに流れる電流を減じた差電流に基づいた電流を流すように構成されている。 （もっと読む）

【課題】出力端子の電位の変動が位相補償キャパシタを介して出力トランジスタのゲートの電位を変動させることによる貫通電流の発生を防ぐ。
【解決手段】演算増幅器１が、出力ＰＭＯＳトランジスタＭＰ６と、出力ＮＭＯＳトランジスタＭＮ６と、ノードＮ１と出力端子Ｖｏｕｔの間に接続された位相補償キャパシタＣ１と、ノードＮ２と出力端子Ｖｏｕｔの間に接続された位相補償キャパシタＣ２と、浮遊電流源６を構成しているＰＭＯＳトランジスタＭＰ５Ａ及びＮＭＯＳトランジスタＭＮ５Ａと、ノードＮ１と浮遊電流源６の間に接続されたＰＭＯＳトランジスタＭＰ５Ｂと、浮遊電流源６とノードＮ２の間に接続されたＮＭＯＳトランジスタＭＮ５Ｂとを備えている。ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートは共通に接続され、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂのゲートは共通に接続されている。 （もっと読む）