カレントミラー回路およびそれを用いた半導体装置
【課題】プロセス変動があった場合でも広い出力電圧範囲が得られるカレントミラー回路を提供する。
【解決手段】この低電圧カスコードカレントミラー回路は、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５と抵抗素子１を備える。トランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３は、トランジスタＱ４，Ｑ５のオーバードライブ電圧Ｖｏｖ＿Ｑ４，Ｖｏｖ＿Ｑ５の和に等しい。定電流Ｉｃと抵抗素子１の抵抗値Ｒ１との積は、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５となる。したがって、プロセス変動があった場合でも、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５は変化しない。
【解決手段】この低電圧カスコードカレントミラー回路は、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５と抵抗素子１を備える。トランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３は、トランジスタＱ４，Ｑ５のオーバードライブ電圧Ｖｏｖ＿Ｑ４，Ｖｏｖ＿Ｑ５の和に等しい。定電流Ｉｃと抵抗素子１の抵抗値Ｒ１との積は、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５となる。したがって、プロセス変動があった場合でも、トランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５は変化しない。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はカレントミラー回路およびそれを用いた半導体装置に関し、特に、低電圧カスコードカレントミラー回路と、それを用いた半導体装置に関する。
【背景技術】
【０００２】
従来より、カレントミラー回路の精度を上げるため、２つのカレントミラー回路を縦積みにしたカスコードカレントミラー回路が知られている。また、低い電源電圧でも動作可能な低電圧カスコードカレントミラー回路も知られている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“CMOS Analog Circuit Design ,Second Edition” Phillip E. Allen, Douglas R. Holberg, OXFORD, p133, fig 4.3-7
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の低電圧カスコードカレントミラー回路では、出力回路のＮチャネルＭＯＳトランジスタＱ５の飽和マージンをカスコード電圧生成回路のＮチャネルＭＯＳトランジスタＱ３で生成していた（図２参照）。このため、プロセス変動によってＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧が大きくなった場合は、出力電圧の最低必要電圧が大きくなり、出力電圧範囲が狭くなると言う問題があった。
【０００５】
それゆえに、この発明の主たる目的は、プロセス変動があった場合でも広い出力電圧範囲が得られるカレントミラー回路と、それを用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るカレントミラー回路は、第１のトランジスタと、そのドレインが第１のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが第１のトランジスタのドレインに接続された第２のトランジスタと、そのゲートおよびドレインが互いに接続された第３のトランジスタと、その第１の電極が第３のトランジスタのソースに接続され、その第２の電極が基準電圧のラインに接続された第１の抵抗素子と、そのドレインが出力端子に接続され、そのゲートが第１および第３のトランジスタのゲートに接続された第４のトランジスタと、そのドレインが第４のトランジスタのソースに接続され、そのゲートが第２のトランジスタのゲートに接続され、そのソースが基準電圧のラインに接続された第５のトランジスタとを備えたものである。第１〜第５のトランジスタは同じ導電型のトランジスタである。第２のトランジスタのソースと、第１の抵抗素子の第２の電極と、第５のトランジスタのソースとは同じ電圧となる。
【発明の効果】
【０００７】
この発明に係るカレントミラー回路では、第５のトランジスタの飽和マージンが第１の抵抗素子の抵抗値により決定されるので、プロセス変動があった場合でも第５のトランジスタの飽和マージンは変化しない。したがって、プロセス変動があった場合でも広い出力電圧範囲を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図２】実施の形態１の比較例を示す回路図である。
【図３】この発明の実施の形態２による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図４】この発明の実施の形態３による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図５】この発明の実施の形態４による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図６】この発明の実施の形態５による半導体装置の構成を示す回路ブロック図である。
【図７】図６に示した定電流発生回路の構成を示す回路図である。
【図８】この発明の実施の形態６による差動増幅回路の構成を示す回路図である。
【図９】図８に示した低電圧カスコードカレントミラー回路２２のレイアウトを示す図である。
【発明を実施するための形態】
【０００９】
［実施の形態１］
本願発明の実施の形態１による低電圧カスコードカレントミラー回路は、図１に示すように、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５および抵抗素子１を備える。ＮチャネルＭＯＳトランジスタＱ１のドレインは、定電流源（図示せず）からの定電流Ｉｃを受ける。ＮチャネルＭＯＳトランジスタＱ２のドレインはＮチャネルＭＯＳトランジスタＱ１のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１のドレインに接続され、そのソースは接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２は、入力回路を構成する。
【００１０】
ＮチャネルＭＯＳトランジスタＱ３のドレインは他の定電流源（図示せず）からの定電流Ｉｃを受け、そのゲートはそのドレインに接続されるとともに、ＮチャネルＭＯＳトランジスタＱ１のゲートに接続される。抵抗素子１の第１の電極はＮチャネルＭＯＳトランジスタＱ３のソースに接続され、その第２の電極は接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ３および抵抗素子１は、カスコード電圧生成回路を構成する。なお、抵抗素子１は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。
【００１１】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ５は、出力回路を構成する。ＮチャネルＭＯＳトランジスタＱ４のドレインは出力端子ＴＯに接続されるとともに電流源（図示せず）に接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１，Ｑ３のゲートに接続される。ＮチャネルＭＯＳトランジスタＱ５のドレインはＮチャネルＭＯＳトランジスタＱ４のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ２のゲートに接続され、そのソースは接地電圧ＶＳＳのラインに接続される。したがって、ＮチャネルＭＯＳトランジスタＱ２，Ｑ５の各々のソースと、抵抗素子１の第２の電極とには、同じ電圧ＶＳＳが印加される。
【００１２】
ＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ４のゲートは互いに接続され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ５のゲートは互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３に定電流Ｉｃが流されると、ＮチャネルＭＯＳトランジスタＱ４，Ｑ５には定電流Ｉｃに応じた値の電流が流れる。ＮチャネルＭＯＳトランジスタＱ４，Ｑ５のサイズがそれぞれＮチャネルＭＯＳトランジスタＱ１，Ｑ２のサイズのＡ倍（ただし、Ａは正の実数である）である場合、ＮチャネルＭＯＳトランジスタＱ４，Ｑ５には定電流ＩｃのＡ倍の値の定電流Ａ×Ｉｃが流れる。ただし、ＭＯＳトランジスタのサイズとは、ＭＯＳトランジスタのチャネル長（ドレインとソースの間の距離）に対するチャネル幅の比、すなわちＷ／Ｌの値を指す。ここで、Ｗはチャネル長であり、Ｌはチャネル長である。
【００１３】
また、出力電圧ＶＯの最低必要電圧ＶＯminは、ＶＯmin＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ４＋Ｖｄｓｍ＿Ｑ５となり、低電源電圧動作が可能になる。ここで、Ｖｏｖはトランジスタのオーバードライブ電圧であり、Ｖｄｓｍはトランジスタの飽和マージンＶｄｓｍである。また、トランジスタのゲート−ソース間電圧Ｖｇｓは、トランジスタのしきい値電圧Ｖｔｈとオーバードライブ電圧Ｖｏｖとの和Ｖｔｈ＋Ｖｏｖである。また、トランジスタの飽和マージンＶｄｓｍは、トランジスタのドレイン−ソース間電圧Ｖｄｓとオーバードライブ電圧Ｖｏｖの差Ｖｄｓ−Ｖｏｖである。なお、Ｖｏｖ＿Ｑ４，Ｖｏｖ＿Ｑ５は、それぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ５のオーバードライブ電圧であり、Ｖｄｓｍ＿Ｑ４，Ｖｄｓｍ＿Ｑ５はそれぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ５の飽和マージンである。
【００１４】
次に、この低電圧カスコードカレントミラー回路の効果について説明する。ＮチャネルＭＯＳトランジスタＱ３のソースの電圧Ｖ１は、定電流Ｉｃと抵抗素子１の抵抗値Ｒ１との積Ｉｃ×Ｒ１となる。また、ＮチャネルＭＯＳトランジスタＱ３のゲート−ソース間電圧Ｖｇｓ＿Ｑ３は、そのしきい値電圧Ｖｔｈ＿Ｑ３と、そのオーバードライブ電圧Ｖｏｖ＿Ｑ３との和Ｖｔｈ＿Ｑ３＋Ｖｏｖ＿Ｑ３である。また、ＮチャネルＭＯＳトランジスタＱ４のゲート−ソース間電圧Ｖｇｓ＿Ｑ４は、そのしきい値電圧Ｖｔｈ＿Ｑ４と、そのオーバードライブ電圧Ｖｏｖ＿Ｑ４との和Ｖｔｈ＿Ｑ４＋Ｖｏｖ＿Ｑ４である。
【００１５】
ＮチャネルＭＯＳトランジスタＱ３，Ｑ４は同一種類のトランジスタであるので、ＮチャネルＭＯＳトランジスタＱ３のしきい値電圧Ｖｔｈ＿Ｑ３とＮチャネルＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈ＿Ｑ４は略等しい。
【００１６】
したがって、ＮチャネルＭＯＳトランジスタＱ４のソース電圧Ｖ２は、次式（１）で表わされる。
Ｖ２＝Ｖ１＋Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４
＝Ｉｃ×Ｒ１＋Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４ …（１）
一方、ＮチャネルＭＯＳトランジスタＱ５のドレイン−ソース間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（１）に代入すると、次式（２）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５＋Ｉｃ×Ｒ１ …（２）
ここで、トランジスタに流れる電流をＩとすると、トランジスタのオーバードライブ電圧Ｖｏｖは、Ｖｏｖ＝［２Ｉ／ａ(Ｗ／Ｌ）］１／２となる。ここで、ａはプロセスで決まる定数である。プロセス変動により、ａが変化する。したがって、トランジスタのＷ／Ｌを調整することにより、トランジスタのオーバードライブ電圧Ｖｏｖを調整することが可能である。
【００１７】
そこで、ＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３がＮチャネルＭＯＳトランジスタＱ４のオーバードライブ電圧Ｖｏｖ＿Ｑ４とＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５との和になるように、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌを調整する。これにより、数式（２）のＶｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５が０になり、次式（３）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｉｃ×Ｒ１ …（３）
Ｉｃ×Ｒ１は、定電流Ｉｃが抵抗素子１に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓ＿Ｑ５はプロセス変動に無関係になる。
【００１８】
図２は、実施の形態１の比較例となる低電圧カスコードカレントミラー回路の構成を示す回路図であって、図１と対比される図である。図２を参照して、この低電圧カスコードカレントミラー回路が図１の低電圧カスコードカレントミラー回路と異なる点は、抵抗素子１が除去されてＮチャネルＭＯＳトランジスタＱ３のソースが接地電圧ＶＳＳのラインに接続されている点である。
【００１９】
この比較例では、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ４のＷ／Ｌの１／４以下に調整される。これにより、出力電圧ＶＯの最低必要電圧ＶＯminは、ＶＯmin＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ４＋Ｖｄｓｍ＿Ｑ５となり、低電源電圧動作が可能になる。
【００２０】
この比較例では、ＮチャネルＭＯＳトランジスタＱ４のソース電圧Ｖ２は、次式（４）で表わされる。
Ｖ２＝Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４ …（４）
一方、ＮチャネルＭＯＳトランジスタＱ５のソース−ドレイン間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（４）に代入すると、次式（５）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５ …（５）
したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３に依存する。このため、プロセス変動によってＶｏｖ＿Ｑ３が大きくなった場合には、Ｖｄｓｍ＿Ｑ５も余分に大きくなり、最低必要電圧ＶＯminが大きくなり、広い出力電圧範囲をとることができない。
【００２１】
これに対して本願発明では、数式（３）で示したように、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はＩｃ×Ｒ１となり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＱ４のドレインに必要な最低電圧ＶＯminを小さくし、出力電圧範囲を広くすることができる。
【００２２】
なお、この実施の形態１では、Ｖｏｖ＿Ｑ３＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５としたが、ＮチャネルＭＯＳトランジスタＱ５を飽和領域で動作させるためにはＶ２＞Ｖｏｖ＿Ｑ５とすることが必須であるので、Ｖｏｖ＿Ｑ３をＶｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５よりも若干大きくしてもよい。
【００２３】
［実施の形態２］
本願発明の実施の形態２による低電圧カスコードカレントミラー回路は、図３に示すように、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ５および抵抗素子２を備える。ＰチャネルＭＯＳトランジスタＰ１のソースは電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ２のソースはＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、そのドレインはＰチャネルＭＯＳトランジスタＰ１のゲートに接続されるとともに、
定電流Ｉｃを流出させる定電流源（図示せず）に接続される。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、入力回路を構成する。
【００２４】
抵抗素子２の第１の電極は電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ３のソースは抵抗素子２の第２の電極に接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２のゲートに接続され、そのドレインはそのゲートに接続されるとともに、定電流Ｉｃを流出させる他の定電流源（図示せず）に接続される。抵抗素子２およびＰチャネルＭＯＳトランジスタＰ３は、カスコード電圧生成回路を構成する。なお、抵抗素子２は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。
【００２５】
ＰチャネルＭＯＳトランジスタＰ４のソースは電源電圧ＶＤＤのラインに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。したがって、ＰチャネルＭＯＳトランジスタＰ１，Ｐ４の各々のソースと、抵抗素子２の第１の電極とには、同じ電圧ＶＤＤが印加される。ＰチャネルＭＯＳトランジスタＰ５のソースはＰチャネルＭＯＳトランジスタＰ４のドレインに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２，Ｐ３のゲートに接続され、そのドレインは出力端子ＴＯに接続されるとともに、電流を流出させる電流源（図示せず）に接続される。
【００２６】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ４のゲートは互いに接続され、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３，Ｐ５のゲートは互いに接続されている。したがって、トランジスタＰ１，Ｐ２，Ｐ３に定電流Ｉｃが流されると、トランジスタＰ４，Ｐ５には定電流Ｉｃに応じた値の電流が流れる。トランジスタＰ４，Ｐ５のサイズがそれぞれトランジスタＰ１，Ｐ２のサイズのＡ倍（ただし、Ａは正の実数である）である場合、トランジスタＰ４，Ｐ５には定電流ＩｃのＡ倍の値の定電流Ａ×Ｉｃが流れる。
【００２７】
また、ＶＤＤ−ＶＯの最低必要電圧は、｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５｜となり、低電源電圧動作が可能になる。なお、｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５｜は、Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５の絶対値である。また、ＰチャネルＭＯＳトランジスタでは、Ｖｔｈ，Ｖｏｖ，Ｖｄｓｍはともに負電圧である。
【００２８】
次に、この低電圧カスコードカレントミラー回路の効果について説明する。ＰチャネルＭＯＳトランジスタＰ３のソースの電圧Ｖ３は、定電流Ｉｃと抵抗素子２の抵抗値Ｒ１の積Ｉｃ×Ｒ２だけ電源電圧ＶＤＤよりも低い電圧となり、Ｖ３＝ＶＤＤ−Ｉｃ×Ｒ２となる。また、ＰチャネルＭＯＳトランジスタＰ３のゲート−ソース間電圧Ｖｇｓ＿Ｐ３は、そのしきい値電圧Ｖｔｈ＿Ｐ３と、そのオーバードライブ電圧Ｖｏｖ＿Ｐ３との和Ｖｔｈ＿Ｐ３＋Ｖｏｖ＿Ｐ３である。また、ＰチャネルＭＯＳトランジスタＰ５のゲート−ソース間電圧Ｖｇｓ＿Ｐ５は、そのしきい値電圧Ｖｔｈ＿Ｐ５と、そのオーバードライブ電圧Ｖｏｖ＿Ｐ５との和Ｖｔｈ＿Ｐ５＋Ｖｏｖ＿Ｐ５である。
【００２９】
ＰチャネルＭＯＳトランジスタＰ３，Ｐ５は同一種類のトランジスタであるので、ＰチャネルＭＯＳトランジスタＰ３のしきい値電圧Ｖｔｈ＿Ｐ３とＰチャネルＭＯＳトランジスタＰ５のしきい値電圧Ｖｔｈ＿Ｐ５は略等しい。
【００３０】
したがって、ＰチャネルＭＯＳトランジスタＰ５のソース電圧Ｖ４は、次式（６）で表わされる。
Ｖ４＝Ｖ３＋Ｖｇｓ＿Ｐ３−Ｖｇｓ＿Ｐ５
＝ＶＤＤ−Ｉｃ×Ｒ２＋Ｖｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ５ …（６）
一方、ＰチャネルＭＯＳトランジスタＰ４のドレイン電圧は、ＶＤＤ＋Ｖｏｖ＿Ｐ４＋Ｖｄｓｍ＿Ｐ４＝Ｖ４である。これを数式（６）に代入すると、次式（７）が得られる。
Ｖｄｓｍ＿Ｐ４＝Ｖｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ４−Ｖｏｖ＿Ｐ５−Ｉｃ×Ｒ２ …（７）
ここで、ＰチャネルＭＯＳトランジスタＰ３のオーバードライブ電圧Ｖｏｖ＿ＱＰがＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４とＰチャネルＭＯＳトランジスタＰ５のオーバードライブ電圧Ｖｏｖ＿Ｐ５との和になるように、ＰチャネルＭＯＳトランジスタＰ３のサイズを調整する。これにより、数式（７）のＶｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ４−Ｖｏｖ＿Ｐ５が０になり、次式（８）が得られる。
Ｖｄｓｍ＿Ｐ４＝−Ｉｃ×Ｒ２ …（８）
Ｉｃ×Ｒ２は、定電流Ｉｃが抵抗素子２に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＰ４の飽和マージンＶｄｓｍ＿Ｐ４はプロセス変動に無関係になる。したがって、ＰチャネルＭＯＳトランジスタＰ５のドレインに必要な最高電圧ＶＯmaxを大きくし、出力電圧範囲を広くすることができる。
【００３１】
なお、この実施の形態２では、Ｖｏｖ＿Ｐ３＝Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５としたが、ＰチャネルＭＯＳトランジスタＰ４を飽和領域で動作させるためにはＶＤＤ−Ｖ４＞｜Ｖｏｖ＿Ｐ４｜とすることが必須であるので、｜Ｖｏｖ＿Ｐ３｜を｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５｜よりも若干大きくしてもよい。
【００３２】
［実施の形態３］
図４は、本願発明の実施の形態３による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図１と対比される図である。図４を参照して、この低電圧カスコードカレントミラー回路が図１の低電圧カスコードカレントミラー回路と異なる点は、ＮチャネルＭＯＳトランジスタＱ６が追加されている点である。ＮチャネルＭＯＳトランジスタＱ６のドレインはＮチャネルＭＯＳトランジスタＱ３のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ４のゲートに接続され、そのソースは抵抗素子１の第１の電極に接続される。
【００３３】
この低電圧カスコードカレントミラー回路では、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ１，Ｑ４のＷ／Ｌと同じ値に設定される。また、ＮチャネルＭＯＳトランジスタＱ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＮチャネルＭＯＳトランジスタＱ６を流れることにより発生するＮチャネルＭＯＳトランジスタＱ６のドレイン−ソース間電圧Ｖｄｓ＿Ｑ６がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整する。換言すると、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積（電圧降下）がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整する。
【００３４】
この場合、ＮチャネルＭＯＳトランジスタＱ４のドレイン電圧Ｖ２は、次式（９）で表わされる。
Ｖ２＝Ｖ１＋Ｖｄｓ＿Ｑ６＋Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４
＝Ｉｃ×Ｒ１＋Ｖｏｖ＿Ｑ５ …（９）
一方、ＮチャネルＭＯＳトランジスタＱ５のドレイン−ソース間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（９）に代入すると、次式（１０）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｉｃ×Ｒ１ …（１０）
したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はプロセス変動に関係なく一定になる。また、ＮチャネルＭＯＳトランジスタＱ６とＱ５は同種類のトランジスタであるので、ＮチャネルＭＯＳトランジスタＱ６とＱ５のドレイン−ソース電圧Ｖｄｓは、プロセス変動があっても常に互いに等しくなる。一方で、ＮチャネルＭＯＳトランジスタＱ３とＱ４を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態３では、実施の形態１と同一の効果を精度よく得ることができる。
【００３５】
なお、この実施の形態３では、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積がＶｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整した。しかし、ＮチャネルＭＯＳトランジスタＱ５を飽和領域で動作させるためにはＶ２＞Ｖｏｖ＿Ｑ５とすることが必須であるので、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積がＶｏｖ＿Ｑ５よりも若干大きくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整してもよい。
【００３６】
［実施の形態４］
図５は、本願発明の実施の形態４による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図３と対比される図である。図５を参照して、この低電圧カスコードカレントミラー回路が図３の低電圧カスコードカレントミラー回路と異なる点は、ＰチャネルＭＯＳトランジスタＰ６が追加されている点である。ＰチャネルＭＯＳトランジスタＰ６のソースは抵抗素子２の第２の電極に接続され、そのドレインはＰチャネルＭＯＳトランジスタＰ３のソースに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２，Ｑ３，Ｐ５のゲートに接続される。
【００３７】
この低電圧カスコードカレントミラー回路では、ＰチャネルＭＯＳトランジスタＰ３のＷ／Ｌは、ＰチャネルＭＯＳトランジスタＰ２，Ｐ５のＷ／Ｌと同じ値に設定される。また、ＰチャネルＭＯＳトランジスタＰ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＰチャネルＭＯＳトランジスタＰ６を流れることにより発生するＰチャネルＭＯＳトランジスタＰ６のドレイン−ソース間電圧Ｖｄｓ＿Ｐ６がＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整する。換言すると、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積（電圧降下）がＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４の絶対値に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整する。
【００３８】
この場合、ＰチャネルＭＯＳトランジスタＰ４のソース電圧Ｖ４は、次式（１１）で表わされる。
Ｖ４＝Ｖ３＋Ｖｄｓ＿Ｐ６＋Ｖｇｓ＿Ｐ３−Ｖｇｓ＿Ｐ５
＝ＶＤＤ−Ｉｃ×Ｒ２＋Ｖｏｖ＿Ｐ４ …（１１）
一方、ＰチャネルＭＯＳトランジスタＰ４のドレイン−ソース間電圧Ｖｄｓ＿Ｐ４は、ＶＤＤ＋Ｖｏｖ＿Ｐ４＋Ｖｄｓｍ＿Ｐ４＝Ｖ４である。これを数式（１１）に代入すると、次式（１２）が得られる。
Ｖｄｓｍ＿Ｐ４＝−Ｉｃ×Ｒ２ …（１２）
したがって、ＰチャネルＭＯＳトランジスタＰ４の飽和マージンＶｄｓｍ＿Ｐ４はプロセス変動に関係なく一定になる。また、ＮチャネルＭＯＳトランジスタＰ６とＰ４は同種類のトランジスタであるので、ＰチャネルＭＯＳトランジスタＰ６とＰ４のドレイン−ソース電圧Ｖｄｓは、プロセス変動があっても常に互いに等しくなる。一方で、ＰチャネルＭＯＳトランジスタＰ３とＰ５を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態４では、実施の形態２と同一の効果を精度よく得ることができる。
【００３９】
なお、この実施の形態４では、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積が｜Ｖｏｖ＿Ｐ４｜に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整した。しかし、ＰチャネルＭＯＳトランジスタＰ４を飽和領域で動作させるためにはＶＤＤ−Ｖ４＞｜Ｖｏｖ＿Ｐ４｜とすることが必須であるので、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積が｜Ｖｏｖ＿Ｐ４｜よりも若干大きくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整してもよい。
【００４０】
［実施の形態５］
本願発明の実施の形態５による半導体装置は、図６に示すように、定電流発生回路１０と図４で示した低電圧カスコードカレントミラー回路とを備える。定電流発生回路１０は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２に定電流Ｉｃを流すとともに、ＮチャネルＭＯＳトランジスタＱ３，Ｑ６および抵抗素子１に定電流Ｉｃを流す。
【００４１】
定電流発生回路１０は、図７に示すように、演算増幅器１１、抵抗素子１２、およびＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１６を含む。ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２および抵抗素子１２は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ１のドレインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ３のドレインとの間に直列接続される。トランジスタＰ１１，Ｐ１３，Ｐ１５は同じサイズであり、トランジスタＰ１２，Ｐ１４，Ｐ１６は同じサイズである。
【００４２】
演算増幅器１１の非反転入力端子（＋端子）は参照電圧ＶＲを受け、その非反転入力端子（−端子）はＰチャネルＭＯＳトランジスタＰ１２のドレイン（ノードＮ１２）に接続され、その出力端子はＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３，Ｐ１５に接続される。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１６のゲートは、バイアス電圧Ｖｂｐを受ける。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１６は、飽和領域で動作し、同じ値の電流を流す。
【００４３】
演算増幅器１１は、ノードＮ１２の電圧Ｖ１２が参照電圧ＶＲに一致するように、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３，Ｐ１５のゲート電圧を制御する。抵抗素子１２の抵抗値をＲ１２とし、抵抗素子１２に流れる電流をＩｃとすると、Ｖ１２＝Ｉｃ×Ｒ１２＝ＶＲとなる。したがって、Ｉｃ＝ＶＲ／Ｒ１２となり、定電流Ｉｃは抵抗素子１２の抵抗値Ｒ１２に反比例する。
【００４４】
この実施の形態５では、プロセス変動によって抵抗素子１，１２の抵抗値が増大すると定電流Ｉｃが減少し、抵抗素子１，１２の抵抗値が減少すると定電流Ｉｃが増大する。したがって、抵抗素子１の電極間電圧Ｖ１、すなわちＰチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５をプロセス変動に無関係にすることができ、さらに広い出力電圧範囲をとることができる。
【００４５】
［実施の形態６］
本願発明の実施の形態６による差動増幅回路は、図８に示すように、定電流発生回路２０、低電圧カスコードカレントミラー回路２１，２２、およびＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８を含む。定電流発生回路２０は、図７で示した定電流発生回路１０からＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６を除去したものであり、抵抗素子１２の抵抗値Ｒ１２に反比例する値の定電流Ｉｃを発生する。
【００４６】
定電圧カスコードカレントミラー回路２１は、図５で示した定電圧カスコードカレントミラー回路にＰチャネルＭＯＳトランジスタＰ２１〜Ｐ２６を追加したものである。定電圧カスコードカレントミラー回路２２は、図４で示した定電圧カスコードカレントミラー回路にＮチャネルＭＯＳトランジスタＰ２１〜Ｐ２６を追加したものである。
【００４７】
ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ１のドレインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ３のドレインとの間に直列接続される。
【００４８】
ＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２は、ＰチャネルＭＯＳトランジスタＰ３のドレインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４は、ＰチャネルＭＯＳトランジスタＰ２のドレインと接地電圧ＶＳＳのラインとの間に直列接続される。
【００４９】
ＰチャネルＭＯＳトランジスタＰ５のドレインとＮチャネルＭＯＳトランジスタＱ４のドレインとは、出力端子ＴＯＰに共通接続される。ＰチャネルＭＯＳトランジスタＰ２３，Ｐ２４は、電源電圧ＶＤＤのラインと出力端子ＴＯＮとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ２５，Ｑ２６は、出力端子ＴＯＮと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ２５，Ｐ２６は、電源電圧ＶＤＤのラインとノードＮ２６との間に直列接続される。
【００５０】
ＰチャネルＭＯＳトランジスタＰ２１，Ｐ１，Ｐ４，Ｐ２３，Ｐ２５のゲートは互いに接続されている。ＰチャネルＭＯＳトランジスタＰ２２，Ｐ３，Ｐ６，Ｐ２，Ｐ５，Ｐ２４，Ｐ２６のゲートは互いに接続されている。ＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ６，Ｑ２１，Ｑ２３，Ｑ４，Ｑ２５のゲートは互いに接続されている。ＮチャネルＭＯＳトランジスタＱ２，Ｑ２２，Ｑ２４，Ｑ５，Ｑ２６のゲートは互いに接続されている。したがって、低電圧カスコードカレントミラー回路２１，２２のトランジスタＰ，Ｑの各々には定電流Ｉｃが流れる。
【００５１】
トランジスタＰ１，Ｐ２１は同じサイズである。出力用のトランジスタＰ４，Ｐ２３のサイズはトランジスタＰ１のサイズと同じとしてもよいが、トランジスタＰ１のサイズのＡ倍（Ａは正の実数であり、望ましくは２以上の整数である）にし、トランジスタＰ４，Ｐ２３に流れる電流をトランジスタＰ１，Ｐ２１に流れる電流のＡ倍にしてもよい。
【００５２】
トランジスタＰ２，Ｐ３，Ｐ２２は同じサイズである。出力用のトランジスタＰ５，Ｐ２４のサイズはトランジスタＰ２のサイズと同じとしてもよいが、トランジスタＰ２のサイズのＡ倍にし、トランジスタＰ５，Ｐ２４に流れる電流をトランジスタＰ２，Ｐ３，Ｐ２２に流れる電流のＡ倍にしてもよい。
【００５３】
トランジスタＱ１，Ｑ３，Ｑ２１，Ｑ２３は同じサイズである。出力用のトランジスタＱ４，Ｑ２５のサイズはトランジスタＱ１のサイズと同じとしてもよいが、トランジスタＱ１のサイズのＡ倍にし、トランジスタＱ１，Ｑ３，Ｑ２１，Ｑ２３に流れる電流をトランジスタＰ１，Ｐ２１に流れる電流のＡ倍にしてもよい。
【００５４】
トランジスタＱ２，Ｑ２２，Ｑ２４は同じサイズである。出力用のトランジスタＱ５，Ｑ２６のサイズはトランジスタＱ２のサイズと同じとしてもよいが、トランジスタＱ２のサイズのＡ倍にし、トランジスタＱ５，Ｑ２６に流れる電流をトランジスタＱ２，Ｑ２２，Ｑ２４に流れる電流のＡ倍にしてもよい。
【００５５】
ＰチャネルＭＯＳトランジスタＰ２７のソースはノードＮ２６に接続され、そのゲートは入力端子ＴＩＮに接続され、そのドレインはＮチャネルＭＯＳトランジスタＱ５のドレインに接続される。ＰチャネルＭＯＳトランジスタＰ２８のソースはノードＮ２６に接続され、そのゲートは入力端子ＴＩＰに接続され、そのドレインはＮチャネルＭＯＳトランジスタＱ２６のドレインに接続される。入力端子ＴＩＮ，ＴＩＰには、それぞれ入力電圧ＶＩＮ，ＶＩＰが与えられる。
【００５６】
入力電圧ＶＩＮが入力電圧ＶＩＰよりも低い場合は、ＰチャネルＭＯＳトランジスタＰ２７に流れる電流がＰチャネルＭＯＳトランジスタＰ２８に流れる電流よりも大きくなり、出力端子ＴＯＰの電圧ＶＯＰが出力端子ＴＯＮの電圧ＶＯＮよりも高くなる。逆に、入力電圧ＶＩＮが入力電圧ＶＩＰよりも高い場合は、ＰチャネルＭＯＳトランジスタＰ２８に流れる電流がＰチャネルＭＯＳトランジスタＰ２７に流れる電流よりも大きくなり、出力端子ＴＯＮの電圧ＶＯＮが出力端子ＴＯＰの電圧ＶＯＰよりも高くなる。
【００５７】
この実施の形態６では、実施の形態３〜５と同じ効果が得られる。
図９は、低電圧カスコードカレントミラー回路２２のレイアウトを示す図である。図９中の上部に、左右方向（Ｘ方向）に延在する抵抗素子１が配置される。抵抗素子１は、シリコン基板の表面に形成された所定寸法のポリシリコン層によって構成されている。抵抗素子１の抵抗値Ｒ１は、Ｉｃ×Ｒ１がＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５になるように設定されている。抵抗素子１の左端部（第２の電極）は接地電圧ＶＳＳのラインに接続される。
【００５８】
図９中の中央部に、左側から順にＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６，Ｑ３，Ｑ２１，Ｑ２５がＸ方向に配列される。Ｐ型ウェルの表面に１８本のゲート電極ｇが所定のピッチで形成される。各ゲート電極ｇは、ポリシリコン層によって構成され、上下方向（Ｙ方向）に延在する。１８本のゲート電極ｇのＹ方向の長さは同じである。ＮチャネルＭＯＳトランジスタＱ６用のゲート電極ｇのＸ方向の幅は、他の１７本のゲート電極ｇのＸ方向の幅よりも広い。１８本のゲート電極ｇの中央部をマスクとして帯状のＮ型不純物拡散領域３０が形成される。
【００５９】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５の各々は、隣接する２本のゲート電極ｇと、それらの２本のゲート電極ｇ間のドレインｄと、それらの２本のゲート電極ｇの両側のソースｓとを含む。両側のソースは、配線により互いに接続されている。
【００６０】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５の各々では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さの２倍（Ｎ型不純物拡散領域３０のＹ方向の幅の２倍）がチャネル幅Ｗとなる。ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ１，Ｑ４のＷ／Ｌと同じ値に設定される。
【００６１】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６の間の３本のゲート電極ｇは、ともに接地電圧ＶＳＳのラインに接続される。これらの３本のゲート電極ｇにより、ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６が電気的に分離される。ＮチャネルＭＯＳトランジスタＱ３、Ｑ２１，Ｑ２５の間の２本のゲート電極ｇは、ともに接地電圧ＶＳＳのラインに接続される。これらの２本のゲート電極ｇにより、ＮチャネルＭＯＳトランジスタＱ３、Ｑ２１，Ｑ２５が電気的に分離される。
【００６２】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５のドレインは、それぞれＰチャネルＭＯＳトランジスタＰ５，Ｐ２，Ｐ１４，Ｐ２２，Ｐ３，Ｐ２４のドレインに接続される。
【００６３】
ＮチャネルＭＯＳトランジスタＱ６は、１本のゲート電極ｇと、そのゲート電極ｇの左側のソースｓと、そのゲート電極ｇの右側のドレインｄとを含む。ＮチャネルＭＯＳトランジスタＱ６のソースは、配線により、抵抗素子１の右端部（第１の電極）に接続される。ＮチャネルＭＯＳトランジスタＱ６では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さ（Ｎ型不純物拡散領域３０のＹ方向の幅）がチャネル幅Ｗとなる。
【００６４】
ＮチャネルＭＯＳトランジスタＱ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＮチャネルＭＯＳトランジスタＱ６を流れることにより発生するＮチャネルＭＯＳトランジスタＱ６のドレイン−ソース間電圧Ｖｄｓ＿Ｑ６がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズが調整されている。
【００６５】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６，Ｑ３，Ｑ２１，Ｑ２５のゲート電極ｇは、配線により、互いに接続されている。
【００６６】
図９中の下部に、左側から順にＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６がＸ方向に配列される。Ｐ型ウェルの表面に１０本のゲート電極ｇが所定のピッチで形成される。各ゲート電極ｇは、ポリシリコン層によって構成され、上下方向（Ｙ方向）に延在する。１０本のゲート電極ｇのＹ方向の長さは同じである。１０本のゲート電極ｇのＸ方向の幅は同じである。１０本のゲート電極ｇの中央部をマスクとして帯状のＮ型不純物拡散領域３１が形成される。
【００６７】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６の各々は、隣接する２本のゲート電極ｇと、それらの２本のゲート電極ｇ間のドレインｄと、それらの２本のゲート電極ｇの両側のソースｓとを含む。
【００６８】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６の各々では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さの２倍（Ｎ型不純物拡散領域３０のＹ方向の幅の２倍）がチャネル幅Ｗとなる。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のＷ／Ｌは、同じ値に設定される。
【００６９】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のドレインｄは、それぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ２１，Ｑ２５に接続される。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のゲート電極ｇは、互いに接続されるとともに、ＮチャネルＭＯＳトランジスタＱ１のソースに接続される。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のソースは、ともに接地電圧ＶＳＳのラインに接続される。
【００７０】
なお、この実施の形態６では、入力トランジスタとしてＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８を用いたが、入力トランジスタとしてＮチャネルＭＯＳトランジスタを使用してもよい。また、本実施の形態６の差動増幅回路は、サンプルホールド回路、積分回路、ＰＧＡ（Programmable Gain Amplifier）などに応用可能である。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７２】
１，２，１２ 抵抗素子、Ｑ ＮチャネルＭＯＳトランジスタ、ＴＯ 出力端子、Ｐ ＰチャネルＭＯＳトランジスタ、１０，２０ 定電流発生回路、２１，２２ 低電圧カスコードカレントミラー回路、３０，３１ Ｎ型不純物拡散領域。
【技術分野】
【０００１】
この発明はカレントミラー回路およびそれを用いた半導体装置に関し、特に、低電圧カスコードカレントミラー回路と、それを用いた半導体装置に関する。
【背景技術】
【０００２】
従来より、カレントミラー回路の精度を上げるため、２つのカレントミラー回路を縦積みにしたカスコードカレントミラー回路が知られている。また、低い電源電圧でも動作可能な低電圧カスコードカレントミラー回路も知られている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“CMOS Analog Circuit Design ,Second Edition” Phillip E. Allen, Douglas R. Holberg, OXFORD, p133, fig 4.3-7
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の低電圧カスコードカレントミラー回路では、出力回路のＮチャネルＭＯＳトランジスタＱ５の飽和マージンをカスコード電圧生成回路のＮチャネルＭＯＳトランジスタＱ３で生成していた（図２参照）。このため、プロセス変動によってＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧が大きくなった場合は、出力電圧の最低必要電圧が大きくなり、出力電圧範囲が狭くなると言う問題があった。
【０００５】
それゆえに、この発明の主たる目的は、プロセス変動があった場合でも広い出力電圧範囲が得られるカレントミラー回路と、それを用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るカレントミラー回路は、第１のトランジスタと、そのドレインが第１のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが第１のトランジスタのドレインに接続された第２のトランジスタと、そのゲートおよびドレインが互いに接続された第３のトランジスタと、その第１の電極が第３のトランジスタのソースに接続され、その第２の電極が基準電圧のラインに接続された第１の抵抗素子と、そのドレインが出力端子に接続され、そのゲートが第１および第３のトランジスタのゲートに接続された第４のトランジスタと、そのドレインが第４のトランジスタのソースに接続され、そのゲートが第２のトランジスタのゲートに接続され、そのソースが基準電圧のラインに接続された第５のトランジスタとを備えたものである。第１〜第５のトランジスタは同じ導電型のトランジスタである。第２のトランジスタのソースと、第１の抵抗素子の第２の電極と、第５のトランジスタのソースとは同じ電圧となる。
【発明の効果】
【０００７】
この発明に係るカレントミラー回路では、第５のトランジスタの飽和マージンが第１の抵抗素子の抵抗値により決定されるので、プロセス変動があった場合でも第５のトランジスタの飽和マージンは変化しない。したがって、プロセス変動があった場合でも広い出力電圧範囲を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図２】実施の形態１の比較例を示す回路図である。
【図３】この発明の実施の形態２による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図４】この発明の実施の形態３による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図５】この発明の実施の形態４による低電圧カスコードカレントミラー回路の構成を示す回路図である。
【図６】この発明の実施の形態５による半導体装置の構成を示す回路ブロック図である。
【図７】図６に示した定電流発生回路の構成を示す回路図である。
【図８】この発明の実施の形態６による差動増幅回路の構成を示す回路図である。
【図９】図８に示した低電圧カスコードカレントミラー回路２２のレイアウトを示す図である。
【発明を実施するための形態】
【０００９】
［実施の形態１］
本願発明の実施の形態１による低電圧カスコードカレントミラー回路は、図１に示すように、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５および抵抗素子１を備える。ＮチャネルＭＯＳトランジスタＱ１のドレインは、定電流源（図示せず）からの定電流Ｉｃを受ける。ＮチャネルＭＯＳトランジスタＱ２のドレインはＮチャネルＭＯＳトランジスタＱ１のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１のドレインに接続され、そのソースは接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２は、入力回路を構成する。
【００１０】
ＮチャネルＭＯＳトランジスタＱ３のドレインは他の定電流源（図示せず）からの定電流Ｉｃを受け、そのゲートはそのドレインに接続されるとともに、ＮチャネルＭＯＳトランジスタＱ１のゲートに接続される。抵抗素子１の第１の電極はＮチャネルＭＯＳトランジスタＱ３のソースに接続され、その第２の電極は接地電圧ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタＱ３および抵抗素子１は、カスコード電圧生成回路を構成する。なお、抵抗素子１は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。
【００１１】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ５は、出力回路を構成する。ＮチャネルＭＯＳトランジスタＱ４のドレインは出力端子ＴＯに接続されるとともに電流源（図示せず）に接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１，Ｑ３のゲートに接続される。ＮチャネルＭＯＳトランジスタＱ５のドレインはＮチャネルＭＯＳトランジスタＱ４のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ２のゲートに接続され、そのソースは接地電圧ＶＳＳのラインに接続される。したがって、ＮチャネルＭＯＳトランジスタＱ２，Ｑ５の各々のソースと、抵抗素子１の第２の電極とには、同じ電圧ＶＳＳが印加される。
【００１２】
ＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ４のゲートは互いに接続され、ＮチャネルＭＯＳトランジスタＱ２，Ｑ５のゲートは互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ３に定電流Ｉｃが流されると、ＮチャネルＭＯＳトランジスタＱ４，Ｑ５には定電流Ｉｃに応じた値の電流が流れる。ＮチャネルＭＯＳトランジスタＱ４，Ｑ５のサイズがそれぞれＮチャネルＭＯＳトランジスタＱ１，Ｑ２のサイズのＡ倍（ただし、Ａは正の実数である）である場合、ＮチャネルＭＯＳトランジスタＱ４，Ｑ５には定電流ＩｃのＡ倍の値の定電流Ａ×Ｉｃが流れる。ただし、ＭＯＳトランジスタのサイズとは、ＭＯＳトランジスタのチャネル長（ドレインとソースの間の距離）に対するチャネル幅の比、すなわちＷ／Ｌの値を指す。ここで、Ｗはチャネル長であり、Ｌはチャネル長である。
【００１３】
また、出力電圧ＶＯの最低必要電圧ＶＯminは、ＶＯmin＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ４＋Ｖｄｓｍ＿Ｑ５となり、低電源電圧動作が可能になる。ここで、Ｖｏｖはトランジスタのオーバードライブ電圧であり、Ｖｄｓｍはトランジスタの飽和マージンＶｄｓｍである。また、トランジスタのゲート−ソース間電圧Ｖｇｓは、トランジスタのしきい値電圧Ｖｔｈとオーバードライブ電圧Ｖｏｖとの和Ｖｔｈ＋Ｖｏｖである。また、トランジスタの飽和マージンＶｄｓｍは、トランジスタのドレイン−ソース間電圧Ｖｄｓとオーバードライブ電圧Ｖｏｖの差Ｖｄｓ−Ｖｏｖである。なお、Ｖｏｖ＿Ｑ４，Ｖｏｖ＿Ｑ５は、それぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ５のオーバードライブ電圧であり、Ｖｄｓｍ＿Ｑ４，Ｖｄｓｍ＿Ｑ５はそれぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ５の飽和マージンである。
【００１４】
次に、この低電圧カスコードカレントミラー回路の効果について説明する。ＮチャネルＭＯＳトランジスタＱ３のソースの電圧Ｖ１は、定電流Ｉｃと抵抗素子１の抵抗値Ｒ１との積Ｉｃ×Ｒ１となる。また、ＮチャネルＭＯＳトランジスタＱ３のゲート−ソース間電圧Ｖｇｓ＿Ｑ３は、そのしきい値電圧Ｖｔｈ＿Ｑ３と、そのオーバードライブ電圧Ｖｏｖ＿Ｑ３との和Ｖｔｈ＿Ｑ３＋Ｖｏｖ＿Ｑ３である。また、ＮチャネルＭＯＳトランジスタＱ４のゲート−ソース間電圧Ｖｇｓ＿Ｑ４は、そのしきい値電圧Ｖｔｈ＿Ｑ４と、そのオーバードライブ電圧Ｖｏｖ＿Ｑ４との和Ｖｔｈ＿Ｑ４＋Ｖｏｖ＿Ｑ４である。
【００１５】
ＮチャネルＭＯＳトランジスタＱ３，Ｑ４は同一種類のトランジスタであるので、ＮチャネルＭＯＳトランジスタＱ３のしきい値電圧Ｖｔｈ＿Ｑ３とＮチャネルＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈ＿Ｑ４は略等しい。
【００１６】
したがって、ＮチャネルＭＯＳトランジスタＱ４のソース電圧Ｖ２は、次式（１）で表わされる。
Ｖ２＝Ｖ１＋Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４
＝Ｉｃ×Ｒ１＋Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４ …（１）
一方、ＮチャネルＭＯＳトランジスタＱ５のドレイン−ソース間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（１）に代入すると、次式（２）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５＋Ｉｃ×Ｒ１ …（２）
ここで、トランジスタに流れる電流をＩとすると、トランジスタのオーバードライブ電圧Ｖｏｖは、Ｖｏｖ＝［２Ｉ／ａ(Ｗ／Ｌ）］１／２となる。ここで、ａはプロセスで決まる定数である。プロセス変動により、ａが変化する。したがって、トランジスタのＷ／Ｌを調整することにより、トランジスタのオーバードライブ電圧Ｖｏｖを調整することが可能である。
【００１７】
そこで、ＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３がＮチャネルＭＯＳトランジスタＱ４のオーバードライブ電圧Ｖｏｖ＿Ｑ４とＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５との和になるように、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌを調整する。これにより、数式（２）のＶｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５が０になり、次式（３）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｉｃ×Ｒ１ …（３）
Ｉｃ×Ｒ１は、定電流Ｉｃが抵抗素子１に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓ＿Ｑ５はプロセス変動に無関係になる。
【００１８】
図２は、実施の形態１の比較例となる低電圧カスコードカレントミラー回路の構成を示す回路図であって、図１と対比される図である。図２を参照して、この低電圧カスコードカレントミラー回路が図１の低電圧カスコードカレントミラー回路と異なる点は、抵抗素子１が除去されてＮチャネルＭＯＳトランジスタＱ３のソースが接地電圧ＶＳＳのラインに接続されている点である。
【００１９】
この比較例では、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ４のＷ／Ｌの１／４以下に調整される。これにより、出力電圧ＶＯの最低必要電圧ＶＯminは、ＶＯmin＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ４＋Ｖｄｓｍ＿Ｑ５となり、低電源電圧動作が可能になる。
【００２０】
この比較例では、ＮチャネルＭＯＳトランジスタＱ４のソース電圧Ｖ２は、次式（４）で表わされる。
Ｖ２＝Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４ …（４）
一方、ＮチャネルＭＯＳトランジスタＱ５のソース−ドレイン間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（４）に代入すると、次式（５）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｖｏｖ＿Ｑ３−Ｖｏｖ＿Ｑ４−Ｖｏｖ＿Ｑ５ …（５）
したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はＮチャネルＭＯＳトランジスタＱ３のオーバードライブ電圧Ｖｏｖ＿Ｑ３に依存する。このため、プロセス変動によってＶｏｖ＿Ｑ３が大きくなった場合には、Ｖｄｓｍ＿Ｑ５も余分に大きくなり、最低必要電圧ＶＯminが大きくなり、広い出力電圧範囲をとることができない。
【００２１】
これに対して本願発明では、数式（３）で示したように、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はＩｃ×Ｒ１となり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＱ４のドレインに必要な最低電圧ＶＯminを小さくし、出力電圧範囲を広くすることができる。
【００２２】
なお、この実施の形態１では、Ｖｏｖ＿Ｑ３＝Ｖｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５としたが、ＮチャネルＭＯＳトランジスタＱ５を飽和領域で動作させるためにはＶ２＞Ｖｏｖ＿Ｑ５とすることが必須であるので、Ｖｏｖ＿Ｑ３をＶｏｖ＿Ｑ４＋Ｖｏｖ＿Ｑ５よりも若干大きくしてもよい。
【００２３】
［実施の形態２］
本願発明の実施の形態２による低電圧カスコードカレントミラー回路は、図３に示すように、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ５および抵抗素子２を備える。ＰチャネルＭＯＳトランジスタＰ１のソースは電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ２のソースはＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、そのドレインはＰチャネルＭＯＳトランジスタＰ１のゲートに接続されるとともに、
定電流Ｉｃを流出させる定電流源（図示せず）に接続される。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、入力回路を構成する。
【００２４】
抵抗素子２の第１の電極は電源電圧ＶＤＤのラインに接続される。ＰチャネルＭＯＳトランジスタＰ３のソースは抵抗素子２の第２の電極に接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２のゲートに接続され、そのドレインはそのゲートに接続されるとともに、定電流Ｉｃを流出させる他の定電流源（図示せず）に接続される。抵抗素子２およびＰチャネルＭＯＳトランジスタＰ３は、カスコード電圧生成回路を構成する。なお、抵抗素子２は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。
【００２５】
ＰチャネルＭＯＳトランジスタＰ４のソースは電源電圧ＶＤＤのラインに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。したがって、ＰチャネルＭＯＳトランジスタＰ１，Ｐ４の各々のソースと、抵抗素子２の第１の電極とには、同じ電圧ＶＤＤが印加される。ＰチャネルＭＯＳトランジスタＰ５のソースはＰチャネルＭＯＳトランジスタＰ４のドレインに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２，Ｐ３のゲートに接続され、そのドレインは出力端子ＴＯに接続されるとともに、電流を流出させる電流源（図示せず）に接続される。
【００２６】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ４のゲートは互いに接続され、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３，Ｐ５のゲートは互いに接続されている。したがって、トランジスタＰ１，Ｐ２，Ｐ３に定電流Ｉｃが流されると、トランジスタＰ４，Ｐ５には定電流Ｉｃに応じた値の電流が流れる。トランジスタＰ４，Ｐ５のサイズがそれぞれトランジスタＰ１，Ｐ２のサイズのＡ倍（ただし、Ａは正の実数である）である場合、トランジスタＰ４，Ｐ５には定電流ＩｃのＡ倍の値の定電流Ａ×Ｉｃが流れる。
【００２７】
また、ＶＤＤ−ＶＯの最低必要電圧は、｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５｜となり、低電源電圧動作が可能になる。なお、｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５｜は、Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５＋Ｖｄｓｍ＿ＱＰ＋Ｖｄｓｍ＿Ｐ５の絶対値である。また、ＰチャネルＭＯＳトランジスタでは、Ｖｔｈ，Ｖｏｖ，Ｖｄｓｍはともに負電圧である。
【００２８】
次に、この低電圧カスコードカレントミラー回路の効果について説明する。ＰチャネルＭＯＳトランジスタＰ３のソースの電圧Ｖ３は、定電流Ｉｃと抵抗素子２の抵抗値Ｒ１の積Ｉｃ×Ｒ２だけ電源電圧ＶＤＤよりも低い電圧となり、Ｖ３＝ＶＤＤ−Ｉｃ×Ｒ２となる。また、ＰチャネルＭＯＳトランジスタＰ３のゲート−ソース間電圧Ｖｇｓ＿Ｐ３は、そのしきい値電圧Ｖｔｈ＿Ｐ３と、そのオーバードライブ電圧Ｖｏｖ＿Ｐ３との和Ｖｔｈ＿Ｐ３＋Ｖｏｖ＿Ｐ３である。また、ＰチャネルＭＯＳトランジスタＰ５のゲート−ソース間電圧Ｖｇｓ＿Ｐ５は、そのしきい値電圧Ｖｔｈ＿Ｐ５と、そのオーバードライブ電圧Ｖｏｖ＿Ｐ５との和Ｖｔｈ＿Ｐ５＋Ｖｏｖ＿Ｐ５である。
【００２９】
ＰチャネルＭＯＳトランジスタＰ３，Ｐ５は同一種類のトランジスタであるので、ＰチャネルＭＯＳトランジスタＰ３のしきい値電圧Ｖｔｈ＿Ｐ３とＰチャネルＭＯＳトランジスタＰ５のしきい値電圧Ｖｔｈ＿Ｐ５は略等しい。
【００３０】
したがって、ＰチャネルＭＯＳトランジスタＰ５のソース電圧Ｖ４は、次式（６）で表わされる。
Ｖ４＝Ｖ３＋Ｖｇｓ＿Ｐ３−Ｖｇｓ＿Ｐ５
＝ＶＤＤ−Ｉｃ×Ｒ２＋Ｖｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ５ …（６）
一方、ＰチャネルＭＯＳトランジスタＰ４のドレイン電圧は、ＶＤＤ＋Ｖｏｖ＿Ｐ４＋Ｖｄｓｍ＿Ｐ４＝Ｖ４である。これを数式（６）に代入すると、次式（７）が得られる。
Ｖｄｓｍ＿Ｐ４＝Ｖｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ４−Ｖｏｖ＿Ｐ５−Ｉｃ×Ｒ２ …（７）
ここで、ＰチャネルＭＯＳトランジスタＰ３のオーバードライブ電圧Ｖｏｖ＿ＱＰがＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４とＰチャネルＭＯＳトランジスタＰ５のオーバードライブ電圧Ｖｏｖ＿Ｐ５との和になるように、ＰチャネルＭＯＳトランジスタＰ３のサイズを調整する。これにより、数式（７）のＶｏｖ＿Ｐ３−Ｖｏｖ＿Ｐ４−Ｖｏｖ＿Ｐ５が０になり、次式（８）が得られる。
Ｖｄｓｍ＿Ｐ４＝−Ｉｃ×Ｒ２ …（８）
Ｉｃ×Ｒ２は、定電流Ｉｃが抵抗素子２に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、ＮチャネルＭＯＳトランジスタＰ４の飽和マージンＶｄｓｍ＿Ｐ４はプロセス変動に無関係になる。したがって、ＰチャネルＭＯＳトランジスタＰ５のドレインに必要な最高電圧ＶＯmaxを大きくし、出力電圧範囲を広くすることができる。
【００３１】
なお、この実施の形態２では、Ｖｏｖ＿Ｐ３＝Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５としたが、ＰチャネルＭＯＳトランジスタＰ４を飽和領域で動作させるためにはＶＤＤ−Ｖ４＞｜Ｖｏｖ＿Ｐ４｜とすることが必須であるので、｜Ｖｏｖ＿Ｐ３｜を｜Ｖｏｖ＿Ｐ４＋Ｖｏｖ＿Ｐ５｜よりも若干大きくしてもよい。
【００３２】
［実施の形態３］
図４は、本願発明の実施の形態３による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図１と対比される図である。図４を参照して、この低電圧カスコードカレントミラー回路が図１の低電圧カスコードカレントミラー回路と異なる点は、ＮチャネルＭＯＳトランジスタＱ６が追加されている点である。ＮチャネルＭＯＳトランジスタＱ６のドレインはＮチャネルＭＯＳトランジスタＱ３のソースに接続され、そのゲートはＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ４のゲートに接続され、そのソースは抵抗素子１の第１の電極に接続される。
【００３３】
この低電圧カスコードカレントミラー回路では、ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ１，Ｑ４のＷ／Ｌと同じ値に設定される。また、ＮチャネルＭＯＳトランジスタＱ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＮチャネルＭＯＳトランジスタＱ６を流れることにより発生するＮチャネルＭＯＳトランジスタＱ６のドレイン−ソース間電圧Ｖｄｓ＿Ｑ６がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整する。換言すると、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積（電圧降下）がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整する。
【００３４】
この場合、ＮチャネルＭＯＳトランジスタＱ４のドレイン電圧Ｖ２は、次式（９）で表わされる。
Ｖ２＝Ｖ１＋Ｖｄｓ＿Ｑ６＋Ｖｇｓ＿Ｑ３−Ｖｇｓ＿Ｑ４
＝Ｉｃ×Ｒ１＋Ｖｏｖ＿Ｑ５ …（９）
一方、ＮチャネルＭＯＳトランジスタＱ５のドレイン−ソース間電圧Ｖｄｓ＿Ｑ５は、Ｖｏｖ＿Ｑ５＋Ｖｄｓｍ＿Ｑ５＝Ｖ２である。これを数式（９）に代入すると、次式（１０）が得られる。
Ｖｄｓｍ＿Ｑ５＝Ｉｃ×Ｒ１ …（１０）
したがって、ＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５はプロセス変動に関係なく一定になる。また、ＮチャネルＭＯＳトランジスタＱ６とＱ５は同種類のトランジスタであるので、ＮチャネルＭＯＳトランジスタＱ６とＱ５のドレイン−ソース電圧Ｖｄｓは、プロセス変動があっても常に互いに等しくなる。一方で、ＮチャネルＭＯＳトランジスタＱ３とＱ４を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態３では、実施の形態１と同一の効果を精度よく得ることができる。
【００３５】
なお、この実施の形態３では、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積がＶｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整した。しかし、ＮチャネルＭＯＳトランジスタＱ５を飽和領域で動作させるためにはＶ２＞Ｖｏｖ＿Ｑ５とすることが必須であるので、定電流ＩｃとＮチャネルＭＯＳトランジスタＱ６の導通抵抗値との積がＶｏｖ＿Ｑ５よりも若干大きくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズを調整してもよい。
【００３６】
［実施の形態４］
図５は、本願発明の実施の形態４による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図３と対比される図である。図５を参照して、この低電圧カスコードカレントミラー回路が図３の低電圧カスコードカレントミラー回路と異なる点は、ＰチャネルＭＯＳトランジスタＰ６が追加されている点である。ＰチャネルＭＯＳトランジスタＰ６のソースは抵抗素子２の第２の電極に接続され、そのドレインはＰチャネルＭＯＳトランジスタＰ３のソースに接続され、そのゲートはＰチャネルＭＯＳトランジスタＰ２，Ｑ３，Ｐ５のゲートに接続される。
【００３７】
この低電圧カスコードカレントミラー回路では、ＰチャネルＭＯＳトランジスタＰ３のＷ／Ｌは、ＰチャネルＭＯＳトランジスタＰ２，Ｐ５のＷ／Ｌと同じ値に設定される。また、ＰチャネルＭＯＳトランジスタＰ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＰチャネルＭＯＳトランジスタＰ６を流れることにより発生するＰチャネルＭＯＳトランジスタＰ６のドレイン−ソース間電圧Ｖｄｓ＿Ｐ６がＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整する。換言すると、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積（電圧降下）がＰチャネルＭＯＳトランジスタＰ４のオーバードライブ電圧Ｖｏｖ＿Ｐ４の絶対値に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整する。
【００３８】
この場合、ＰチャネルＭＯＳトランジスタＰ４のソース電圧Ｖ４は、次式（１１）で表わされる。
Ｖ４＝Ｖ３＋Ｖｄｓ＿Ｐ６＋Ｖｇｓ＿Ｐ３−Ｖｇｓ＿Ｐ５
＝ＶＤＤ−Ｉｃ×Ｒ２＋Ｖｏｖ＿Ｐ４ …（１１）
一方、ＰチャネルＭＯＳトランジスタＰ４のドレイン−ソース間電圧Ｖｄｓ＿Ｐ４は、ＶＤＤ＋Ｖｏｖ＿Ｐ４＋Ｖｄｓｍ＿Ｐ４＝Ｖ４である。これを数式（１１）に代入すると、次式（１２）が得られる。
Ｖｄｓｍ＿Ｐ４＝−Ｉｃ×Ｒ２ …（１２）
したがって、ＰチャネルＭＯＳトランジスタＰ４の飽和マージンＶｄｓｍ＿Ｐ４はプロセス変動に関係なく一定になる。また、ＮチャネルＭＯＳトランジスタＰ６とＰ４は同種類のトランジスタであるので、ＰチャネルＭＯＳトランジスタＰ６とＰ４のドレイン−ソース電圧Ｖｄｓは、プロセス変動があっても常に互いに等しくなる。一方で、ＰチャネルＭＯＳトランジスタＰ３とＰ５を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態４では、実施の形態２と同一の効果を精度よく得ることができる。
【００３９】
なお、この実施の形態４では、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積が｜Ｖｏｖ＿Ｐ４｜に等しくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整した。しかし、ＰチャネルＭＯＳトランジスタＰ４を飽和領域で動作させるためにはＶＤＤ−Ｖ４＞｜Ｖｏｖ＿Ｐ４｜とすることが必須であるので、定電流ＩｃとＰチャネルＭＯＳトランジスタＰ６の導通抵抗値との積が｜Ｖｏｖ＿Ｐ４｜よりも若干大きくなるように、ＰチャネルＭＯＳトランジスタＰ６のサイズを調整してもよい。
【００４０】
［実施の形態５］
本願発明の実施の形態５による半導体装置は、図６に示すように、定電流発生回路１０と図４で示した低電圧カスコードカレントミラー回路とを備える。定電流発生回路１０は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２に定電流Ｉｃを流すとともに、ＮチャネルＭＯＳトランジスタＱ３，Ｑ６および抵抗素子１に定電流Ｉｃを流す。
【００４１】
定電流発生回路１０は、図７に示すように、演算増幅器１１、抵抗素子１２、およびＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１６を含む。ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２および抵抗素子１２は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ１のドレインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ３のドレインとの間に直列接続される。トランジスタＰ１１，Ｐ１３，Ｐ１５は同じサイズであり、トランジスタＰ１２，Ｐ１４，Ｐ１６は同じサイズである。
【００４２】
演算増幅器１１の非反転入力端子（＋端子）は参照電圧ＶＲを受け、その非反転入力端子（−端子）はＰチャネルＭＯＳトランジスタＰ１２のドレイン（ノードＮ１２）に接続され、その出力端子はＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３，Ｐ１５に接続される。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１６のゲートは、バイアス電圧Ｖｂｐを受ける。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１６は、飽和領域で動作し、同じ値の電流を流す。
【００４３】
演算増幅器１１は、ノードＮ１２の電圧Ｖ１２が参照電圧ＶＲに一致するように、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３，Ｐ１５のゲート電圧を制御する。抵抗素子１２の抵抗値をＲ１２とし、抵抗素子１２に流れる電流をＩｃとすると、Ｖ１２＝Ｉｃ×Ｒ１２＝ＶＲとなる。したがって、Ｉｃ＝ＶＲ／Ｒ１２となり、定電流Ｉｃは抵抗素子１２の抵抗値Ｒ１２に反比例する。
【００４４】
この実施の形態５では、プロセス変動によって抵抗素子１，１２の抵抗値が増大すると定電流Ｉｃが減少し、抵抗素子１，１２の抵抗値が減少すると定電流Ｉｃが増大する。したがって、抵抗素子１の電極間電圧Ｖ１、すなわちＰチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５をプロセス変動に無関係にすることができ、さらに広い出力電圧範囲をとることができる。
【００４５】
［実施の形態６］
本願発明の実施の形態６による差動増幅回路は、図８に示すように、定電流発生回路２０、低電圧カスコードカレントミラー回路２１，２２、およびＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８を含む。定電流発生回路２０は、図７で示した定電流発生回路１０からＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６を除去したものであり、抵抗素子１２の抵抗値Ｒ１２に反比例する値の定電流Ｉｃを発生する。
【００４６】
定電圧カスコードカレントミラー回路２１は、図５で示した定電圧カスコードカレントミラー回路にＰチャネルＭＯＳトランジスタＰ２１〜Ｐ２６を追加したものである。定電圧カスコードカレントミラー回路２２は、図４で示した定電圧カスコードカレントミラー回路にＮチャネルＭＯＳトランジスタＰ２１〜Ｐ２６を追加したものである。
【００４７】
ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ１のドレインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２は、電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタＱ３のドレインとの間に直列接続される。
【００４８】
ＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２は、ＰチャネルＭＯＳトランジスタＰ３のドレインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４は、ＰチャネルＭＯＳトランジスタＰ２のドレインと接地電圧ＶＳＳのラインとの間に直列接続される。
【００４９】
ＰチャネルＭＯＳトランジスタＰ５のドレインとＮチャネルＭＯＳトランジスタＱ４のドレインとは、出力端子ＴＯＰに共通接続される。ＰチャネルＭＯＳトランジスタＰ２３，Ｐ２４は、電源電圧ＶＤＤのラインと出力端子ＴＯＮとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ２５，Ｑ２６は、出力端子ＴＯＮと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ２５，Ｐ２６は、電源電圧ＶＤＤのラインとノードＮ２６との間に直列接続される。
【００５０】
ＰチャネルＭＯＳトランジスタＰ２１，Ｐ１，Ｐ４，Ｐ２３，Ｐ２５のゲートは互いに接続されている。ＰチャネルＭＯＳトランジスタＰ２２，Ｐ３，Ｐ６，Ｐ２，Ｐ５，Ｐ２４，Ｐ２６のゲートは互いに接続されている。ＮチャネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ６，Ｑ２１，Ｑ２３，Ｑ４，Ｑ２５のゲートは互いに接続されている。ＮチャネルＭＯＳトランジスタＱ２，Ｑ２２，Ｑ２４，Ｑ５，Ｑ２６のゲートは互いに接続されている。したがって、低電圧カスコードカレントミラー回路２１，２２のトランジスタＰ，Ｑの各々には定電流Ｉｃが流れる。
【００５１】
トランジスタＰ１，Ｐ２１は同じサイズである。出力用のトランジスタＰ４，Ｐ２３のサイズはトランジスタＰ１のサイズと同じとしてもよいが、トランジスタＰ１のサイズのＡ倍（Ａは正の実数であり、望ましくは２以上の整数である）にし、トランジスタＰ４，Ｐ２３に流れる電流をトランジスタＰ１，Ｐ２１に流れる電流のＡ倍にしてもよい。
【００５２】
トランジスタＰ２，Ｐ３，Ｐ２２は同じサイズである。出力用のトランジスタＰ５，Ｐ２４のサイズはトランジスタＰ２のサイズと同じとしてもよいが、トランジスタＰ２のサイズのＡ倍にし、トランジスタＰ５，Ｐ２４に流れる電流をトランジスタＰ２，Ｐ３，Ｐ２２に流れる電流のＡ倍にしてもよい。
【００５３】
トランジスタＱ１，Ｑ３，Ｑ２１，Ｑ２３は同じサイズである。出力用のトランジスタＱ４，Ｑ２５のサイズはトランジスタＱ１のサイズと同じとしてもよいが、トランジスタＱ１のサイズのＡ倍にし、トランジスタＱ１，Ｑ３，Ｑ２１，Ｑ２３に流れる電流をトランジスタＰ１，Ｐ２１に流れる電流のＡ倍にしてもよい。
【００５４】
トランジスタＱ２，Ｑ２２，Ｑ２４は同じサイズである。出力用のトランジスタＱ５，Ｑ２６のサイズはトランジスタＱ２のサイズと同じとしてもよいが、トランジスタＱ２のサイズのＡ倍にし、トランジスタＱ５，Ｑ２６に流れる電流をトランジスタＱ２，Ｑ２２，Ｑ２４に流れる電流のＡ倍にしてもよい。
【００５５】
ＰチャネルＭＯＳトランジスタＰ２７のソースはノードＮ２６に接続され、そのゲートは入力端子ＴＩＮに接続され、そのドレインはＮチャネルＭＯＳトランジスタＱ５のドレインに接続される。ＰチャネルＭＯＳトランジスタＰ２８のソースはノードＮ２６に接続され、そのゲートは入力端子ＴＩＰに接続され、そのドレインはＮチャネルＭＯＳトランジスタＱ２６のドレインに接続される。入力端子ＴＩＮ，ＴＩＰには、それぞれ入力電圧ＶＩＮ，ＶＩＰが与えられる。
【００５６】
入力電圧ＶＩＮが入力電圧ＶＩＰよりも低い場合は、ＰチャネルＭＯＳトランジスタＰ２７に流れる電流がＰチャネルＭＯＳトランジスタＰ２８に流れる電流よりも大きくなり、出力端子ＴＯＰの電圧ＶＯＰが出力端子ＴＯＮの電圧ＶＯＮよりも高くなる。逆に、入力電圧ＶＩＮが入力電圧ＶＩＰよりも高い場合は、ＰチャネルＭＯＳトランジスタＰ２８に流れる電流がＰチャネルＭＯＳトランジスタＰ２７に流れる電流よりも大きくなり、出力端子ＴＯＮの電圧ＶＯＮが出力端子ＴＯＰの電圧ＶＯＰよりも高くなる。
【００５７】
この実施の形態６では、実施の形態３〜５と同じ効果が得られる。
図９は、低電圧カスコードカレントミラー回路２２のレイアウトを示す図である。図９中の上部に、左右方向（Ｘ方向）に延在する抵抗素子１が配置される。抵抗素子１は、シリコン基板の表面に形成された所定寸法のポリシリコン層によって構成されている。抵抗素子１の抵抗値Ｒ１は、Ｉｃ×Ｒ１がＮチャネルＭＯＳトランジスタＱ５の飽和マージンＶｄｓｍ＿Ｑ５になるように設定されている。抵抗素子１の左端部（第２の電極）は接地電圧ＶＳＳのラインに接続される。
【００５８】
図９中の中央部に、左側から順にＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６，Ｑ３，Ｑ２１，Ｑ２５がＸ方向に配列される。Ｐ型ウェルの表面に１８本のゲート電極ｇが所定のピッチで形成される。各ゲート電極ｇは、ポリシリコン層によって構成され、上下方向（Ｙ方向）に延在する。１８本のゲート電極ｇのＹ方向の長さは同じである。ＮチャネルＭＯＳトランジスタＱ６用のゲート電極ｇのＸ方向の幅は、他の１７本のゲート電極ｇのＸ方向の幅よりも広い。１８本のゲート電極ｇの中央部をマスクとして帯状のＮ型不純物拡散領域３０が形成される。
【００５９】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５の各々は、隣接する２本のゲート電極ｇと、それらの２本のゲート電極ｇ間のドレインｄと、それらの２本のゲート電極ｇの両側のソースｓとを含む。両側のソースは、配線により互いに接続されている。
【００６０】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５の各々では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さの２倍（Ｎ型不純物拡散領域３０のＹ方向の幅の２倍）がチャネル幅Ｗとなる。ＮチャネルＭＯＳトランジスタＱ３のＷ／Ｌは、ＮチャネルＭＯＳトランジスタＱ１，Ｑ４のＷ／Ｌと同じ値に設定される。
【００６１】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６の間の３本のゲート電極ｇは、ともに接地電圧ＶＳＳのラインに接続される。これらの３本のゲート電極ｇにより、ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６が電気的に分離される。ＮチャネルＭＯＳトランジスタＱ３、Ｑ２１，Ｑ２５の間の２本のゲート電極ｇは、ともに接地電圧ＶＳＳのラインに接続される。これらの２本のゲート電極ｇにより、ＮチャネルＭＯＳトランジスタＱ３、Ｑ２１，Ｑ２５が電気的に分離される。
【００６２】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ３，Ｑ２１，Ｑ２５のドレインは、それぞれＰチャネルＭＯＳトランジスタＰ５，Ｐ２，Ｐ１４，Ｐ２２，Ｐ３，Ｐ２４のドレインに接続される。
【００６３】
ＮチャネルＭＯＳトランジスタＱ６は、１本のゲート電極ｇと、そのゲート電極ｇの左側のソースｓと、そのゲート電極ｇの右側のドレインｄとを含む。ＮチャネルＭＯＳトランジスタＱ６のソースは、配線により、抵抗素子１の右端部（第１の電極）に接続される。ＮチャネルＭＯＳトランジスタＱ６では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さ（Ｎ型不純物拡散領域３０のＹ方向の幅）がチャネル幅Ｗとなる。
【００６４】
ＮチャネルＭＯＳトランジスタＱ６は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流ＩｃがＮチャネルＭＯＳトランジスタＱ６を流れることにより発生するＮチャネルＭＯＳトランジスタＱ６のドレイン−ソース間電圧Ｖｄｓ＿Ｑ６がＮチャネルＭＯＳトランジスタＱ５のオーバードライブ電圧Ｖｏｖ＿Ｑ５に等しくなるように、ＮチャネルＭＯＳトランジスタＱ６のサイズが調整されている。
【００６５】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ６，Ｑ３，Ｑ２１，Ｑ２５のゲート電極ｇは、配線により、互いに接続されている。
【００６６】
図９中の下部に、左側から順にＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６がＸ方向に配列される。Ｐ型ウェルの表面に１０本のゲート電極ｇが所定のピッチで形成される。各ゲート電極ｇは、ポリシリコン層によって構成され、上下方向（Ｙ方向）に延在する。１０本のゲート電極ｇのＹ方向の長さは同じである。１０本のゲート電極ｇのＸ方向の幅は同じである。１０本のゲート電極ｇの中央部をマスクとして帯状のＮ型不純物拡散領域３１が形成される。
【００６７】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６の各々は、隣接する２本のゲート電極ｇと、それらの２本のゲート電極ｇ間のドレインｄと、それらの２本のゲート電極ｇの両側のソースｓとを含む。
【００６８】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６の各々では、ゲート電極ｇのＸ方向の幅がチャネル長Ｌとなり、Ｎ型不純物拡散領域３０のうちのゲート電極ｇで覆われている部分のＹ方向の長さの２倍（Ｎ型不純物拡散領域３０のＹ方向の幅の２倍）がチャネル幅Ｗとなる。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のＷ／Ｌは、同じ値に設定される。
【００６９】
ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のドレインｄは、それぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ２３，Ｑ１，Ｑ２１，Ｑ２５に接続される。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のゲート電極ｇは、互いに接続されるとともに、ＮチャネルＭＯＳトランジスタＱ１のソースに接続される。ＮチャネルＭＯＳトランジスタＱ５，Ｑ２４，Ｑ２，Ｑ２２，Ｑ２６のソースは、ともに接地電圧ＶＳＳのラインに接続される。
【００７０】
なお、この実施の形態６では、入力トランジスタとしてＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８を用いたが、入力トランジスタとしてＮチャネルＭＯＳトランジスタを使用してもよい。また、本実施の形態６の差動増幅回路は、サンプルホールド回路、積分回路、ＰＧＡ（Programmable Gain Amplifier）などに応用可能である。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７２】
１，２，１２ 抵抗素子、Ｑ ＮチャネルＭＯＳトランジスタ、ＴＯ 出力端子、Ｐ ＰチャネルＭＯＳトランジスタ、１０，２０ 定電流発生回路、２１，２２ 低電圧カスコードカレントミラー回路、３０，３１ Ｎ型不純物拡散領域。
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
そのドレインが前記第１のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが前記第１のトランジスタのドレインに接続された第２のトランジスタと、
そのゲートおよびドレインが互いに接続された第３のトランジスタと、
その第１の電極が前記第３のトランジスタのソースに接続され、その第２の電極が前記基準電圧のラインに接続された第１の抵抗素子と、
そのドレインが出力端子に接続され、そのゲートが前記第１および第３のトランジスタのゲートに接続された第４のトランジスタと、
そのドレインが前記第４のトランジスタのソースに接続され、そのゲートが前記第２のトランジスタのゲートに接続され、そのソースが前記基準電圧のラインに接続された第５のトランジスタとを備え、
前記第１〜第５のトランジスタは同じ導電型のトランジスタであり、
前記第２のトランジスタのソースと、前記第１の抵抗素子の前記第２の電極と、前記第５のトランジスタのソースとは同じ電圧となる、カレントミラー回路。
【請求項２】
前記第３のトランジスタのオーバードライブ電圧は、前記第４および第５のトランジスタのオーバードライブ電圧の和に略等しい、請求項１に記載のカレントミラー回路。
【請求項３】
さらに、前記第３のトランジスタのソースと前記第１の抵抗素子の前記第１の電極との間に介挿され、そのゲートが前記第３のトランジスタのゲートに接続された第６のトランジスタを備え、
前記第６のトランジスタは、前記第１〜第５のトランジスタと同じ導電型のトランジスタである、請求項１に記載のカレントミラー回路。
【請求項４】
前記第３のトランジスタのオーバードライブ電圧は、前記第４のトランジスタのオーバードライブ電圧に略等しく、
前記第６のトランジスタの導通抵抗値と前記第６のトランジスタのドレインおよびソースの間に流れる電流の値との積は、前記第５のトランジスタのオーバードライブ電圧に略等しい、請求項３に記載のカレントミラー回路。
【請求項５】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
第２の抵抗素子を含み、電流値が前記第２の抵抗素子の抵抗値に反比例する値の定電流を発生し、前記第１および第３のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。
【請求項６】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
その一方の電極に前記第１の抵抗素子の第２の電極と同じ電圧を受ける第２の抵抗素子を含み、参照電圧を前記第２の抵抗素子の抵抗値で除算することによって得られる値の定電流を発生し、前記第１および第３のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。
【請求項７】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
前記第１のトランジスタのドレインと電源電圧のラインとの間に接続された第７のトランジスタと、
前記第３のトランジスタのドレインと前記電源電圧のラインとの間に接続された第８のトランジスタとを備え、
前記第７および第８のトランジスタの各々は、前記第１〜第５のトランジスタと異なる導電型のトランジスタであり、
前記基準電圧は接地電圧である、半導体装置。
【請求項８】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
前記第１のトランジスタのドレインと接地電圧のラインとの間に接続された第７のトランジスタと、
前記第３のトランジスタのドレインと前記接地電圧のラインとの間に接続された第８のトランジスタとを備え、
前記第７および第８のトランジスタの各々は、前記第１〜第５のトランジスタと異なる導電型のトランジスタであり、
前記基準電圧は電源電圧である、半導体装置。
【請求項１】
第１のトランジスタと、
そのドレインが前記第１のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが前記第１のトランジスタのドレインに接続された第２のトランジスタと、
そのゲートおよびドレインが互いに接続された第３のトランジスタと、
その第１の電極が前記第３のトランジスタのソースに接続され、その第２の電極が前記基準電圧のラインに接続された第１の抵抗素子と、
そのドレインが出力端子に接続され、そのゲートが前記第１および第３のトランジスタのゲートに接続された第４のトランジスタと、
そのドレインが前記第４のトランジスタのソースに接続され、そのゲートが前記第２のトランジスタのゲートに接続され、そのソースが前記基準電圧のラインに接続された第５のトランジスタとを備え、
前記第１〜第５のトランジスタは同じ導電型のトランジスタであり、
前記第２のトランジスタのソースと、前記第１の抵抗素子の前記第２の電極と、前記第５のトランジスタのソースとは同じ電圧となる、カレントミラー回路。
【請求項２】
前記第３のトランジスタのオーバードライブ電圧は、前記第４および第５のトランジスタのオーバードライブ電圧の和に略等しい、請求項１に記載のカレントミラー回路。
【請求項３】
さらに、前記第３のトランジスタのソースと前記第１の抵抗素子の前記第１の電極との間に介挿され、そのゲートが前記第３のトランジスタのゲートに接続された第６のトランジスタを備え、
前記第６のトランジスタは、前記第１〜第５のトランジスタと同じ導電型のトランジスタである、請求項１に記載のカレントミラー回路。
【請求項４】
前記第３のトランジスタのオーバードライブ電圧は、前記第４のトランジスタのオーバードライブ電圧に略等しく、
前記第６のトランジスタの導通抵抗値と前記第６のトランジスタのドレインおよびソースの間に流れる電流の値との積は、前記第５のトランジスタのオーバードライブ電圧に略等しい、請求項３に記載のカレントミラー回路。
【請求項５】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
第２の抵抗素子を含み、電流値が前記第２の抵抗素子の抵抗値に反比例する値の定電流を発生し、前記第１および第３のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。
【請求項６】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
その一方の電極に前記第１の抵抗素子の第２の電極と同じ電圧を受ける第２の抵抗素子を含み、参照電圧を前記第２の抵抗素子の抵抗値で除算することによって得られる値の定電流を発生し、前記第１および第３のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。
【請求項７】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
前記第１のトランジスタのドレインと電源電圧のラインとの間に接続された第７のトランジスタと、
前記第３のトランジスタのドレインと前記電源電圧のラインとの間に接続された第８のトランジスタとを備え、
前記第７および第８のトランジスタの各々は、前記第１〜第５のトランジスタと異なる導電型のトランジスタであり、
前記基準電圧は接地電圧である、半導体装置。
【請求項８】
請求項１から請求項４までのいずれかに記載のカレントミラー回路と、
前記第１のトランジスタのドレインと接地電圧のラインとの間に接続された第７のトランジスタと、
前記第３のトランジスタのドレインと前記接地電圧のラインとの間に接続された第８のトランジスタとを備え、
前記第７および第８のトランジスタの各々は、前記第１〜第５のトランジスタと異なる導電型のトランジスタであり、
前記基準電圧は電源電圧である、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１７８６３８（Ｐ２０１２−１７８６３８Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−３９３６１（Ｐ２０１１−３９３６１）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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