電子回路
【課題】低電源電圧を用いて高性能な電子回路を提供すること。
【解決手段】信号が入力される制御端子と第１端子と第２端子とを有する第１トランジスタＴ１と、第１トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第２トランジスタＴ２と、第２トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第３トランジスタＴ３と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路３１と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路とは異なる第２直流経路３２と、第１および第２直流経路の間を共通に接続する共通接続点Ｎ１と、を具備する電子回路。
【解決手段】信号が入力される制御端子と第１端子と第２端子とを有する第１トランジスタＴ１と、第１トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第２トランジスタＴ２と、第２トランジスタの第２端子が接続された制御端子と第１端子と第２端子とを有する第３トランジスタＴ３と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路３１と、第２および第３トランジスタの少なくとも一方における第１および第２端子間を経由し、経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路とは異なる第２直流経路３２と、第１および第２直流経路の間を共通に接続する共通接続点Ｎ１と、を具備する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース電子回路に関する。
【背景技術】
【０００２】
複数段の電子回路において、後段のＤＣ（直流）電流を前段のＤＣ電流にも用いるカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を逓倍器に用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載のカレントリユース電子回路は、２段のトランジスタにより構成される。例えば、電子回路の性能向上のため、カレントリユース電子回路を３段以上のトランジスタで構成しようとすると、１段当りの電圧を小さくするか、電源電圧を高くすることになる。しかしながら、１段当りの電圧を小さくすると、電子回路の性能が劣化する。また、電源電圧を高くするためには、高い電圧の電源を準備することになる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、低電源電圧を用いて高性能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、信号が入力される制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、前記第１トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第２トランジスタと、前記第２トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第３トランジスタと、前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路と、前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する前記第１直流経路とは異なる第２直流経路と、前記第１および第２直流経路の間を共通に接続する共通接続点と、を具備することを特徴とする電子回路である。本発明によれば、低電源電圧を用いて高性能な電子回路を提供することができる。
【０００７】
上記構成において、前記共通接続点は、前記第１トランジスタの第２端子に接続し、前記第１直流経路は、前記共通接続点と前記第３トランジスタの第１端子との間を接続する経路を含み、前記第２直流経路は、前記共通接続点と前記第２トランジスタの第１端子との間を接続する経路を含む構成とすることができる。この構成によれば、第２トランジスタと第３トランジスタとを直流的に並列接続させることができる。
【０００８】
上記構成において、前記第１直流経路内に直列に接続された第１抵抗と、前記第２直流経路内に直列に接続された第２抵抗と、を具備する構成とすることができる。
【０００９】
上記構成において、前記第１直流経路内には、第１分布定数線路が前記第１抵抗と直列に設けられ、前記第２直流経路内には、第２分布定数線路が前記第２抵抗と直列に設けられる構成とすることができる。
【００１０】
上記構成において、前記第２トランジスタの第２端子と第３トランジスタの制御端子との間に設けられたキャパシタと、一端が前記第１直流経路に接続され、他端が前記キャパシタと前記第３トランジスタの制御端子との間に接続されたバイアス経路と、を具備する構成とすることができる。
【００１１】
上記構成において、前記共通接続点は、前記第３トランジスタの第１端子に接続し、前記第１直流経路は、前記共通接続点と前記第２トランジスタの第２端子との間を接続する経路を含み、前記第２直流経路は、前記共通接続点と前記第１トランジスタの第２端子との間を接続する経路を含む構成とすることができる。この構成によれば、第１トランジスタと第２トランジスタとを直流的に並列接続させることができる。
【００１２】
上記構成において、前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１抵抗と、前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２抵抗と、を具備する構成とすることができる。
【００１３】
上記構成において、前記共通接続点と前記第３トランジスタの第１端子との間に接続された第１抵抗を具備する構成とすることができる。
【００１４】
上記構成において、前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１分布定数線路と、前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２分布定数線路と、を具備する構成とすることができる。
【００１５】
上記構成において、前記第１直流経路は、前記第３トランジスタの制御端子にバイアスを供給する構成とすることができる。
【００１６】
上記構成において、前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間に接続されたキャパシタを具備し、前記第２直流経路は、前記キャパシタと前記第１トランジスタの前記第２端子との間を接続する経路を有し、前記キャパシタと前記第２トランジスタの制御端子との間には、前記第２電流経路とは前記キャパシタによって直流的に分離されたバイアスが供給されてなる構成とすることができる。
【発明の効果】
【００１７】
本発明によれば、低電源電圧を用いて高性能な電子回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１（ａ）は、比較例１に係る電子回路の回路図であり、図１（ｂ）は、比較例１に係る電子回路を直流的にみた回路図である。
【図２】図２（ａ）は、比較例２に係る電子回路の回路図であり、図２（ｂ）は、比較例２に係る電子回路を直流的にみた回路図である。
【図３】図３（ａ）は、実施例１に係る電子回路の回路図であり、図３（ｂ）は、実施例１に係る電子回路を直流的にみた回路図である。
【図４】図４は、実施例１に係る電子回路の周波数に対する利得をシミュレーションした結果である。
【図５】図５（ａ）は、実施例２に係る電子回路の回路図であり、図５（ｂ）は、実施例２に係る電子回路を直流的にみた回路図である。
【図６】図６は、実施例２の変形例に係る電子回路の回路図である。
【発明を実施するための形態】
【００１９】
まず、比較例を用いカレントリユース増幅回路について説明する。図１（ａ）は、比較例１に係る電子回路の回路図であり、図１（ｂ）は、比較例１に係る電子回路を直流的にみた回路図である。図１（ａ）を参照し、電子回路５５は第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）の場合を例に説明する。
【００２０】
電子回路５５の入力端子Ｔｉｎは第１トランジスタＴ１のゲートＧ１（制御端子）に接続されている。第１トランジスタＴ１のソースＳ１（第１端子）はキャパシタＣ１と抵抗Ｒ５とを介し接地されている。キャパシタＣ１と抵抗Ｒ５とは並列に接続されている。キャパシタＣ１は、ソースＳ１を高周波的に接地する。抵抗Ｒ５は、ソースＳ１を直流的に接地する。また、ソースＳ１の電位を定める。これにより、ソースＳ１が直流的かつ高周波的に接地される。第１トランジスタＴ１のドレインＤ１（第２端子）は分布定数線路Ｌ１およびＬ５を介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。
【００２１】
第２トランジスタＴ２のソースＳ２（第１端子）はキャパシタＣ２を介し接地されている。キャパシタＣ２は、ソースＳ２を高周波的に接地するが、直流的には接地させない。分布定数線路Ｌ１とＬ５との間のノードＮ１と、ソースＳ２と、の間に分布定数線路Ｌ２と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ１、Ｌ２およびＬ５は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。第１抵抗Ｒ１は、ソースＳ２とゲートＧ２との間に電位差を設け、ゲートＧ２に加わる電位を定める。さらに、第１抵抗Ｒ１は、１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる際に、抵抗整合的に機能する。第１抵抗Ｒ１はノードＮ１と分布定数線路Ｌ２との間に接続されていてもよい。第２トランジスタＴ２のドレインＤ２（第２端子）は、出力端子Ｔｏｕｔに接続される。また。第２トランジスタＴ２のドレインＤ２には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。
【００２２】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力端子Ｔｏｕｔにされる。
【００２３】
キャパシタＣ２により、第２トランジスタＴ２のソースＳ２は直流的には接地されていない。このため、図１（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される直流経路３０（図１（ａ）参照）を流れる。これにより、直流電圧ＶＤＤは第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、直流電圧ＶＤＤを印加する電源からの電流は第１トランジスタＴ１と第２トランジスタＴ２を流れる。
【００２４】
このように、図１（ａ）において、高周波信号（電子回路５５が増幅器として機能する周波数の信号）は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に高周波経路２０を介し伝搬する。直流電流は、第２トランジスタＴ２のソースＳ２から第１トランジスタＴ１のドレインＤ１に直流経路３０を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに高周波経路２０とは少なくとも一部が異なる直流経路３０により直流電圧が印加される。
【００２５】
これにより、各段のトランジスタに独立に電流を流す増幅回路に比べ、消費電流を削減することができる。例えば、第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅を同じとし、抵抗Ｒ１とＲ２の抵抗値を同じとすることにより、第１トランジスタＴ１と第２トランジスタＴ２には同じ電圧が印加される。カレントリユース増幅回路は、利得が大きくかつ小型化できる。
【００２６】
比較例１のようなカレントリユース回路の性能を向上させる方法として、トランジスタの段数を増やすことがある。例えば、増幅回路の利得を向上させる場合、増幅回路のトランジスタを２段から３段にする。比較例２は、トランジスタを３段とした場合のカレントリユース回路である。
【００２７】
図２（ａ）は、比較例２に係る電子回路の回路図であり、図２（ｂ）は、比較例２に係る電子回路を直流的にみた回路図である。図２（ａ）のように、電子回路５６において、第２トランジスタＴ２のドレインＤ２は分布定数線路Ｌ４およびＬ６を介し第３トランジスタＴ３のゲートＧ３（制御端子）に接続されている。
【００２８】
第３トランジスタＴ３のソースＳ３（第１端子）はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ２を高周波的に接地するが、直流的には接地させない。分布定数線路Ｌ４とＬ６との間のノードＮ２と、ソースＳ３と、の間に分布定数線路Ｌ３と第２抵抗Ｒ２とが直列に接続されている。分布定数線路Ｌ３、Ｌ４およびＬ６は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。第２抵抗Ｒ２は、ソースＳ３とゲートＧ３との間に電位差を設け、ゲートＧ３に加わる電位を定める。第３トランジスタＴ３のドレインＤ３は、出力端子Ｔｏｕｔに接続される。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００２９】
図２（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第２抵抗Ｒ２、ノードＮ２、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５を介し流れる。これにより、直流電圧ＶＤＤは第１トランジスタＴ１から第３トランジスタＴ３に直列に印加され、直流電源ＶＤＤを印加する電源から供給される電流は第１トランジスタＴ１から第３トランジスタＴ３を流れる。
【００３０】
比較例２によれば、比較例１と同じ直流電圧ＶＤＤを印加すると、トランジスタ１段当たりの電圧が小さくなる。よって、電子回路５６の性能は向上しない。例えば利得が向上しない。一方、性能を向上させるため、トランジスタ１段あたりの電圧を比較例１と同じとすると、直流電圧ＶＤＤは比較例１の１．５倍となる。この場合高い電源を準備することとなる。以下に、低電源電圧を用い、かつ高性能な電子回路を提供することができる実施例について説明する。
【実施例１】
【００３１】
図３（ａ）は、実施例１に係る電子回路の回路図であり、図３（ｂ）は、実施例１に係る電子回路を直流的にみた回路図である。電子回路５０において、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間に、分布定数線路Ｌ４、キャパシタＣ５および分布定数線路Ｌ６が直列に接続されている。分布定数線路Ｌ４とキャパシタＣ５との間のノードＮ２は分布定数線路Ｌ７とキャパシタＣ４を介し接地される。分布定数線路Ｌ７と直流カット用キャパシタＣ４との間のノードにはスタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。ノードＮ１とソースＳ３との間に分布定数線路Ｌ３と第２抵抗Ｒ２が直列に接続されている。分布定数線路Ｌ３と第２抵抗Ｒ２との間の第３ノードＮ３と、キャパシタＣ５と分布定数線路Ｌ６とのノードと、の間には分布定数線路Ｌ８が接続されている。分布定数線路Ｌ４、Ｌ６、Ｌ７およびＬ８、キャパシタＣ５は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。また、キャパシタＣ５は、高周波信号を通過させ、直流電流を遮断する。
【００３２】
第３トランジスタＴ３のソースＳ３はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ３を高周波的に接地するが、直流的には接地させない。また、第３トランジスタＴ３のゲートＧ３と第３トランジスタＴ３のソースＳ３との間には、分布定数線路Ｌ６と分布定数線路Ｌ８と第２抵抗Ｒ２とが直列に接続されている。分布定数線路Ｌ３と分布定数線路Ｌ８とは、ノードＮ３で並列に接続されている。第２抵抗Ｒ２は、ソースＳ３とゲートＧ３との間に電位差を設け、ゲートＧ３に加わる電位を定める。ノードＮ１と分布定数線路Ｌ３との間および分布定数線路Ｌ６と分布定数線路Ｌ８との間にそれぞれ第２抵抗Ｒ２と同じ抵抗値の抵抗を接続してもよい。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００３３】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力される。第２トランジスタＴ２により増幅された信号は、第３トランジスタＴ３のゲートＧ３に入力され第３トランジスタＴ３により増幅され、ドレインＤ３より出力端子Ｔｏｕｔにされる。このように、電子回路５０は、３段増幅回路として機能する。
【００３４】
一方、図３（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第１直流経路３１（図３（ａ）参照）を介し流れる。さらに、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第２抵抗Ｒ２、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第２直流経路３２（図３（ａ）参照）を介し流れる。これにより、直流電圧ＶＤＤは、第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、さらに第１トランジスタＴ１と第３トランジスタＴ３とに直列に印加される。ノードＮ１は、第１直流経路３１と第２直流経路３２の共通接続点である。このように、共通接続点があるため、第１直流経路３１と第２直流経路３２とが並列に接続することができる。よって、直流電圧ＶＤＤの電圧を下げることができる。
【００３５】
実施例１によれば、図３（ａ）において、第２トランジスタＴ２のゲートＧ２と第１トランジスタＴ１のドレインＤ１とが第１高周波経路２１により高周波的に接続し、高周波信号は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に第１高周波経路２１を介し伝搬する。直流電流は、第２トランジスタＴ２のソースＳ２から第１トランジスタＴ１のドレインＤ１に第１直流経路３１を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに第１高周波経路２１とは少なくとも一部が異なる第１直流経路３１により直流電圧が印加される。さらに、第３トランジスタＴ３のゲートＧ３と第２トランジスタＴ２のドレインＤ２とが第２高周波経路２２により高周波的に接続し、高周波信号は第２トランジスタＴ２のドレインＤ２から第３トランジスタＴ３のゲートＧ３に第２高周波経路２２を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第１トランジスタＴ１のドレインＤ１に第２直流経路３２を介して流れる。このように、第３トランジスタＴ３のソースＳ３とドレインＤ３とに第１高周波経路２１、第２高周波経路２２および第１直流経路３１とは少なくとも一部が異なる第２直流経路３２により直流電圧が印加される。
【００３６】
第１直流経路３１は、第２および第３トランジスタの少なくとも一方（例えば、第２トランジスタＴ２）におけるソースＳ２およびドレインＤ２間を経由し、経由したトランジスタ（例えば第２トランジスタＴ２）よりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。第２直流経路３２は、第２および第３トランジスタの少なくとも一方（例えば、第３トランジスタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタ（例えば第３トランジスタＴ３）よりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。第２直流経路３２は、第１直流経路３１とは異なる。さらに、共通接続点（ノードＮ１）は、第１直流経路３１と第２直流経路３２との間を共通に接続する。
【００３７】
以上により、直流的には電源とグランドとの間にトランジスタが２段接続されている。よって、直流電圧ＶＤＤは比較例１と同じで、トランジスタ３段による増幅が可能となり、低電源電圧を用いても高性能となる。
【００３８】
また、実施例１によれば、第１高周波経路２１内のノードＮ１と第２トランジスタＴ２のソースＳ２との間が第１直流経路３１により接続される。ノードＮ１と第３トランジスタＴ３のソースＳ３との間が第２直流経路３２により接続される。第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３とは直流的には接続されていない。第２トランジスタＴ２のソースＳ２は直流的に接地されず高周波的に接地され、第２トランジスタのドレインＤ２に直流電圧ＶＤＤが供給される。第３トランジスタＴ３のソースＳ３は直流的に接地されず高周波的に接地され、第３トランジスタＴ３のドレインＤ３に直流電圧ＶＤＤが供給される。
【００３９】
共通接続点（ノードＮ１）は、第１トランジスタＴ１のドレインＤ１に接続する。第１直流経路３１は、共通接続点（ノードＮ１）と第３トランジスタＴ３のソースＳ３との間を接続する経路を含む。第２直流経路３２は、共通接続点（ノードＮ１）と第２トランジスタＴ２のソースＳ２との間を接続する経路を含む。
【００４０】
これにより、直流的には第２トランジスタＴ２と第３トランジスタＴ３とは並列に接続される。高周波的にはトランジスタ３段が接続される。これにより、第１トランジスタＴ１には、第２トランジスタＴ２と第３トランジスタＴ３とを流れた電流が流れるため、第１トランジスタＴ１のゲート幅は第２トランジスタＴ２および第３トランジスタＴ３より大きくなる。よって、初段の第１トランジスタＴ１のゲート幅が大きくなるため雑音指数（ＮＦ）を小さくすることができる。
【００４１】
例えば、各トランジスタに同じ電圧を印加するためには、第２トランジスタＴ２と第３トランジスタＴ３とのゲート幅を同じとし、第１トランジスタＴ１のゲート幅を第２トランジスタＴ２と第３トランジスタＴ３とのゲート幅の２倍とする。抵抗Ｒ１とＲ２との抵抗値を同じとし、抵抗Ｒ５の抵抗値を抵抗Ｒ１とＲ２との１／２とすることができる。
【００４２】
さらに、実施例１によれば、第１抵抗Ｒ１が第１直流経路３１内に直列に接続され、第２抵抗Ｒ２が第２直流経路３２内に接続される。また、第２トランジスタＴ２のゲートＧ２に所定の電位が定まるように、第１抵抗Ｒ１は、第２トランジスタＴ２のソースＳ２と第２トランジスタＴ２のゲートＧ２との間に電位差を定める。第２抵抗Ｒ２は、第３トランジスタＴ３のソースＳ３と第３トランジスタＴ３のゲートＧ３との間に電位差を設け、第３トランジスタＴ３のゲートＧ３に加わる電位を定める。これにより、各トランジスタの電位を定めることができる。
【００４３】
さらに、実施例１によれば、分布定数線路Ｌ１は、一端が第１トランジスタＴ１のドレインＤ１に、他端がノードＮ１に接続される。分布定数線路Ｌ２がノードＮ１と第２トランジスタＴ２のソースＳ２との間に、第１抵抗Ｒ１と直列に接続される。分布定数線路Ｌ３がノードＮ１と第３トランジスタＴ３のソースＳ３との間に、第２抵抗Ｒ２と直列に接続される。つまり、第１直流経路３１内には、分布定数線路Ｌ１（第１分布定数線路）が第１抵抗Ｒ１と直列に設けられる。第２直流経路３２内には、分布定数線路Ｌ２（第２分布定数線路）が第２抵抗Ｒ２と直列に設けられる。
【００４４】
分布定数線路Ｌ４は、一端が第２トランジスタＴ２のドレインＤ２に、他端がノードＮ２に接続される。分布定数線路Ｌ６は、一端が第３トランジスタＴ３のゲートに、他端がキャパシタＣ５を介してノードＮ２に接続される。分布定数線路Ｌ７は、一端がノードＮ２に他端が直流電圧ＶＤＤに接続される。分布定数線路Ｌ８は、キャパシタＣ５と分布定数線路Ｌ６との間のノードと、第３トランジスタＴ３のソースＳ３と、の間に、第２抵抗Ｒ２と直列に接続される。
【００４５】
分布定数線路Ｌ１と分布定数線路Ｌ５とは、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間のインピーダンスを整合させる。分布定数線路Ｌ２と分布定数線路Ｌ３とは、それぞれ第１トランジスタＴ１と第２トランジスタＴ２との間のオープンスタブとして機能することにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。
【００４６】
また、分布定数線路Ｌ４と分布定数線路Ｌ６とキャパシタＣ５とは、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間のインピーダンスを整合させる。分布定数線路Ｌ７と分布定数線路Ｌ８とは、それぞれ第２トランジスタＴ２と第３トランジスタＴ３との間のオープンスタブとして機能することにより、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。
【００４７】
これにより、第１トランジスタＴ１と第２トランジスタＴ２との間、および、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させることができる。
【００４８】
キャパシタＣ５が、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３の間に設けられている。バイアス経路は、一端が第１直流経路３１に接続され、他端がキャパシタＣ５と第３トランジスタＴ３のゲートＧ３との間に接続されている。キャパシタＣ５により、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３とは直流的に分離される。第３トランジスタＴ３のゲートＧ３には、バイアス経路を介し、第１直流経路３１より直流電圧が供給される。
【００４９】
図４は、実施例１に係る電子回路の周波数に対する利得をシミュレーションした結果である。トランジスタＴ１からＴ３としては、ゲート長が０．１μｍ、電子供給層がＡｌＧａＡｓ、電子走行層がＧａＡｓのＨＥＭＴ（High Electron Mobility Transistor）とした。各トランジスタのゲート幅Ｗ、各抵抗の抵抗値、各キャパシタの容量値および各分布定数線路の寸法（長さＬおよび幅Ｗ）は表１とした。なお、分布定数回路は基板を膜厚が２５０μｍのＧａＡｓとした。直流電圧ＶＤＤは５Ｖとした。
【表１】
【００５０】
図４のように、実施例１においは、周波数が１７ＧＨｚから３１ＧＨｚにおける利得（Ｓ２１）が２０ｄＢを越えている。例えば、周波数が２４ＧＨｚのとき利得は２１．５ｄＢであり、３０ＧＨｚのとき利得は２０．６ｄＢである。同じトランジスタを用い、比較例１の構成でシミュレーションしたところ、利得は最大でも１５ｄＢであった。このように、実施例１によれば、比較例１に比べ利得を向上させることができる。
【実施例２】
【００５１】
図５（ａ）は、実施例２に係る電子回路の回路図であり、図５（ｂ）は、実施例２に係る電子回路を直流的にみた回路図である。電子回路５２において、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間に、分布定数線路Ｌ１、キャパシタＣ６および分布定数線路Ｌ５が直列に接続されている。キャパシタＣ６と分布定数線路Ｌ５との間のノードは抵抗Ｒ７を介し接地される。分布定数線路Ｌ２と第１抵抗Ｒ１との間のノードＮ４と、分布定数線路Ｌ４と分布定数線路Ｌ６との間のノードＮ２と、の間に分布定数線路Ｌ３が接続されている。なお、図５（ｂ）においては、抵抗Ｒ７は直流的に接地される。分布定数線路Ｌ１、Ｌ２およびＬ５、キャパシタＣ６は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。また、キャパシタＣ６は高周波信号を通過させ、直流電流を遮断する。第２トランジスタＴ２のソースＳ２は抵抗Ｒ６およびキャパシタＣ２を介し接地されている。ソースＳ２は、高周波的かつ直流的に接地される。
【００５２】
第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間に、分布定数線路Ｌ４および分布定数線路Ｌ６が直列に接続されている。分布定数線路Ｌ３、Ｌ４およびＬ６は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。第３トランジスタＴ３のソースＳ３はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ３を高周波的に接地するが、直流的には接地させない。
【００５３】
分布定数線路Ｌ１とキャパシタＣ６との間のノードＮ１と、第３トランジスタＴ３のソースＳ３とは、分布定数線路Ｌ２と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ４と分布定数線路Ｌ６との間のノードＮ２と、第３トランジスタＴ３のソースＳ３とは、分布定数線路Ｌ３と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ２と分布定数線路Ｌ３とは、ノードＮ４で並列に接続されている。ノードＮ１と分布定数線路Ｌ２との間およびノードＮ２と分布定数線路Ｌ３との間にそれぞれ第１抵抗Ｒ１と同じ抵抗値の抵抗を接続していてもよい。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００５４】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力される。第２トランジスタＴ２により増幅された信号は、第３トランジスタＴ３のゲートＧ３に入力され第３トランジスタＴ３により増幅され、ドレインＤ３より出力端子Ｔｏｕｔにされる。このように、電子回路５２は、３段増幅回路として機能する。
【００５５】
一方、図５（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第１抵抗Ｒ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第２直流経路３２（図５（ａ）参照）を介し流れる。さらに、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第１抵抗Ｒ１、第２トランジスタＴ２のドレインＤ２、ソースＳ２および抵抗Ｒ６から構成される第１直流経路３１（図５（ａ）参照）を介し流れる。これにより、直流電圧ＶＤＤは、第１トランジスタＴ１と第３トランジスタＴ３とに直列に印加され、かつ第２トランジスタＴ２と第３トランジスタＴ３とに直列に印加される。ノードＮ４は、第１直流経路３１と第２直流経路３２の共通接続点である。このように、共通接続点があるため、第１直流経路３１と第２直流経路３２が並列に接続することができる。よって、直流電圧ＶＤＤの電圧を下げることができる。
【００５６】
実施例２によれば、図５（ａ）において、第２トランジスタＴ２のゲートＧ２と第１トランジスタＴ１のドレインＤ１とが第１高周波経路２１により高周波的に接続し、高周波信号は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に第１高周波経路２１を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第２トランジスタＴ２のドレインＤ２に第１直流経路３１を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに第１高周波経路２１とは少なくとも一部が異なる第１直流経路３１により直流電圧が印加される。さらに、第３トランジスタＴ３のゲートＧ３と第２トランジスタＴ２のドレインＤ２とが第２高周波経路２２により高周波的に接続し、高周波信号は第２トランジスタＴ２のドレインＤ２から第３トランジスタＴ３のゲートＧ３に第２高周波経路２２を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第１トランジスタＴ１のドレインＤ１に第２直流経路３２を介して流れる。
【００５７】
このように、第３トランジスタＴ３のソースＳ３とドレインＤ３とに第１高周波経路２１、第２高周波経路２２および第１直流経路３１とは少なくとも一部が異なる第２直流経路３２により直流電圧が印加される。
【００５８】
第１直流経路３１は、第２および第３トランジスタの少なくとも一方（例えば第３トランジスタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタよりも前段に位置するトランジスタの（例えば第２トランジスタＴ２）のドレインＤ２第２端子に直流電流を供給する。第２直流経路３２は、第２および第３トランジスタの少なくとも一方（例えば第３トランジシタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタよりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。さらに、共通接続点（ノードＮ４）が第１直流経路３１と第２直流経路３２との間を共通に接続する。
【００５９】
以上により、直流的には電源とグランドとの間にトランジスタが２段接続されている。よって、直流電圧ＶＤＤは比較例１と同じで、トランジスタ３段による増幅が可能となり、低電源電圧を用いても高利得となる。
【００６０】
さらに、実施例２によれば、第１高周波経路２１内のノードＮ１と第３トランジスタＴ３のソースＳ３との間が第２直流経路３２により接続される。第２高周波経路２２内のノードＮ２と第３トランジスタＴ３のソースＳ３との間が第１直流経路３１により接続される。第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２とは直流的には接続されていない。第２トランジスタＴ２のソースＳ２は直流的かつ高周波的に接地され、第３トランジスタＴ３のソースＳ１は直流的に接地されず高周波的に接地される。第３トランジスタＴ３のドレインＤ３に直流電圧ＶＤＤが供給される。
【００６１】
共通接続点（ノードＮ４）は、第３トランジスタＴ３のソースＳ３に接続する。第１直流経路３１は、共通接続点（ノードＮ４）と第２トランジスタＴ２のドレインＤ２との間を接続する経路を含む。第２直流経路３２は、共通接続点（ノードＮ４）と第１トランジスタＴ１のドレインとの間を接続する経路を含む。
【００６２】
これにより、直流的には第１トランジスタＴ１と第２トランジスタＴ２とは並列に接続される。これにより、高周波的にはトランジスタ３段が接続される。これにより、第３トランジスタＴ３には、第１トランジスタＴ１と第２トランジスタＴ２とを流れた電流が流れるため、第３トランジスタＴ３のゲート幅は第１トランジスタＴ１および第２トランジスタＴ２より大きくなる。よって、最終段の第３トランジスタＴ３のゲート幅が大きくなるため高出力かつ低歪みとすることができる。
【００６３】
例えば、各トランジスタに同じ電圧を印加するためには、第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅を同じとし、第３トランジスタＴ３のゲート幅を第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅の２倍とする。抵抗Ｒ５とＲ６との抵抗値を同じとし、第１抵抗Ｒ１の抵抗値を抵抗Ｒ５とＲ６との１／２とすることができる。
【００６４】
さらに、第１抵抗Ｒ１が共通接続点（ノードＮ４）と第３トランジスタＴ３のソースＳ３との間に接続されている。これにより、各トランジスタの電位を定めることができる。
【００６５】
さらに、分布定数線路Ｌ１の一端が第１トランジスタＴ１のドレインＤ１に、他端がノードＮ１に接続される。分布定数線路Ｌ２がノードＮ１と第３トランジスタＴ３のソースＳ３との間に、抵抗Ｒ１（第２抵抗）と直列に接続される。分布定数線路Ｌ２（第２分布定数線路）は、ノードＮ４と第１トランジスタＴ１のドレインＤ１との間に接続されている。分布定数線路Ｌ５は、一端が第２トランジスタＴ２のゲートＧ２に、他端がキャパシタＣ６を介してノードＮ１に接続される。分布定数線路Ｌ３がノードＮ２と第３トランジスタＴ３のソースＳ３との間に、第１抵抗Ｒ１と直列に接続される。分布定数線路Ｌ３（第１分布定数線路）は、ノードＮ４と第２トランジスタＴ２のドレインＤ２との間に接続されている。分布定数線路Ｌ４の一端が第２トランジスタＴ２のドレインＤ２に、他端がノードＮ２に接続される。分布定数線路Ｌ６は、一端が第３トランジスタＴ３のゲートＧ３に、他端がノードＮ２に接続される。
【００６６】
分布定数線路Ｌ１とキャパシタＣ６と分布定数線路Ｌ５とは、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間のインピーダンスを整合させる。分布定数線路Ｌ２は、第１トランジスタＴ１と第２トランジスタＴ２との間のオープンスタブとして機能することにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。
【００６７】
また、分布定数線路Ｌ４と分布定数線路Ｌ６とは、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間のインピーダンスを整合させる。分布定数線路Ｌ３は、第２トランジスタＴ２と第３トランジスタＴ３の間のオープンスタブとして機能することにより、第２トランジスタＴ２と第３トランジスタＴ３の間のインピーダンスを整合させる。これにより、第１トランジスタＴ１と第２トランジスタＴ２との間、および、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させることができる。
【００６８】
さらに、第１直流経路３１は、第３トランジスタＴ３のゲートＧ３に直流バイアスを供給する。このように、第３トランジスタＴ３のゲートＧ３には、第１直流経路３１より直流電圧を印加できる。
【００６９】
一方、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間にキャパシタＣ６が接続されており、第２直流経路３２は、キャパシタＣ６と第１トランジスタＴ１のドレインＤ１との間を接続する経路を有している。キャパシタＣ６と第２トランジスタＴ２のゲートＧ２との間には、第２電流経路３２とはキャパシタＣ６によって直流的に分離されたバイアスが供給されている。これにより、第２トランジスタＴ２のゲートＧ２に、直流電圧を印加することができる。
【００７０】
図６は、実施例２の変形例に係る電子回路の回路図である。図６のように、第１抵抗Ｒ１がノードＮ４と分布定数線路Ｌ３との間に接続されている。また、第２抵抗Ｒ２がノードＮ４と分布定数線路Ｌ２との間に接続されている。ノードＮ４とソースＳ３との間に抵抗は接続されていない。その他の構成は実施例２の図５（ａ）と同じであり、説明を省略する。このように、第１抵抗Ｒ１が、ノードＮ４と第２トランジスタＴ２のドレインＤ２との間に接続されていてもよい。また、第２抵抗Ｒ２が、ノードＮ４と第１トランジスタＴ１のドレインＤ１との間に接続されていてもよい。これにより、各トランジスタの電位を定めることができる。なお、第１抵抗Ｒ１は、ノードＮ２とノードＮ４との間に接続されていればよく、第２抵抗Ｒ２は、ノードＮ１とノードＮ４との間に接続されていればよい。
【００７１】
実施例１および実施例２において、第１トランジスタＴ１から第３トランジスタＴ３としてＦＥＴ（Field Effect Transistor）の例を説明したが、第１トランジスタＴ１から第３トランジスタＴ３はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、インダクタ等のインダクタンス素子でもよい。実施例１および２は、３つのトランジスタを用いた例であったが、４以上のトランジスタを用いてもよい。さらに、電子回路として増幅回路を例に説明したが、増幅回路以外の電子回路でもよい。
【００７２】
実施例１および実施例２において、高周波的に接続とは、例えば、電子回路が機能する周波数帯域を少なくとも含む周波数の信号が接続することである。直流的に接続とは、例えば電子回路が機能する周波数帯域より十分に低周波の信号が接続することである。
【００７３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７４】
２１ 第１信号線路
２２ 第２信号線路
３１ 第１直流線路
３２ 第２直流線路
Ｌ１、Ｌ２ 分布定数線路
Ｎ１、Ｎ４ ノード
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース電子回路に関する。
【背景技術】
【０００２】
複数段の電子回路において、後段のＤＣ（直流）電流を前段のＤＣ電流にも用いるカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を逓倍器に用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載のカレントリユース電子回路は、２段のトランジスタにより構成される。例えば、電子回路の性能向上のため、カレントリユース電子回路を３段以上のトランジスタで構成しようとすると、１段当りの電圧を小さくするか、電源電圧を高くすることになる。しかしながら、１段当りの電圧を小さくすると、電子回路の性能が劣化する。また、電源電圧を高くするためには、高い電圧の電源を準備することになる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、低電源電圧を用いて高性能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、信号が入力される制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、前記第１トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第２トランジスタと、前記第２トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第３トランジスタと、前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路と、前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する前記第１直流経路とは異なる第２直流経路と、前記第１および第２直流経路の間を共通に接続する共通接続点と、を具備することを特徴とする電子回路である。本発明によれば、低電源電圧を用いて高性能な電子回路を提供することができる。
【０００７】
上記構成において、前記共通接続点は、前記第１トランジスタの第２端子に接続し、前記第１直流経路は、前記共通接続点と前記第３トランジスタの第１端子との間を接続する経路を含み、前記第２直流経路は、前記共通接続点と前記第２トランジスタの第１端子との間を接続する経路を含む構成とすることができる。この構成によれば、第２トランジスタと第３トランジスタとを直流的に並列接続させることができる。
【０００８】
上記構成において、前記第１直流経路内に直列に接続された第１抵抗と、前記第２直流経路内に直列に接続された第２抵抗と、を具備する構成とすることができる。
【０００９】
上記構成において、前記第１直流経路内には、第１分布定数線路が前記第１抵抗と直列に設けられ、前記第２直流経路内には、第２分布定数線路が前記第２抵抗と直列に設けられる構成とすることができる。
【００１０】
上記構成において、前記第２トランジスタの第２端子と第３トランジスタの制御端子との間に設けられたキャパシタと、一端が前記第１直流経路に接続され、他端が前記キャパシタと前記第３トランジスタの制御端子との間に接続されたバイアス経路と、を具備する構成とすることができる。
【００１１】
上記構成において、前記共通接続点は、前記第３トランジスタの第１端子に接続し、前記第１直流経路は、前記共通接続点と前記第２トランジスタの第２端子との間を接続する経路を含み、前記第２直流経路は、前記共通接続点と前記第１トランジスタの第２端子との間を接続する経路を含む構成とすることができる。この構成によれば、第１トランジスタと第２トランジスタとを直流的に並列接続させることができる。
【００１２】
上記構成において、前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１抵抗と、前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２抵抗と、を具備する構成とすることができる。
【００１３】
上記構成において、前記共通接続点と前記第３トランジスタの第１端子との間に接続された第１抵抗を具備する構成とすることができる。
【００１４】
上記構成において、前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１分布定数線路と、前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２分布定数線路と、を具備する構成とすることができる。
【００１５】
上記構成において、前記第１直流経路は、前記第３トランジスタの制御端子にバイアスを供給する構成とすることができる。
【００１６】
上記構成において、前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間に接続されたキャパシタを具備し、前記第２直流経路は、前記キャパシタと前記第１トランジスタの前記第２端子との間を接続する経路を有し、前記キャパシタと前記第２トランジスタの制御端子との間には、前記第２電流経路とは前記キャパシタによって直流的に分離されたバイアスが供給されてなる構成とすることができる。
【発明の効果】
【００１７】
本発明によれば、低電源電圧を用いて高性能な電子回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１（ａ）は、比較例１に係る電子回路の回路図であり、図１（ｂ）は、比較例１に係る電子回路を直流的にみた回路図である。
【図２】図２（ａ）は、比較例２に係る電子回路の回路図であり、図２（ｂ）は、比較例２に係る電子回路を直流的にみた回路図である。
【図３】図３（ａ）は、実施例１に係る電子回路の回路図であり、図３（ｂ）は、実施例１に係る電子回路を直流的にみた回路図である。
【図４】図４は、実施例１に係る電子回路の周波数に対する利得をシミュレーションした結果である。
【図５】図５（ａ）は、実施例２に係る電子回路の回路図であり、図５（ｂ）は、実施例２に係る電子回路を直流的にみた回路図である。
【図６】図６は、実施例２の変形例に係る電子回路の回路図である。
【発明を実施するための形態】
【００１９】
まず、比較例を用いカレントリユース増幅回路について説明する。図１（ａ）は、比較例１に係る電子回路の回路図であり、図１（ｂ）は、比較例１に係る電子回路を直流的にみた回路図である。図１（ａ）を参照し、電子回路５５は第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）の場合を例に説明する。
【００２０】
電子回路５５の入力端子Ｔｉｎは第１トランジスタＴ１のゲートＧ１（制御端子）に接続されている。第１トランジスタＴ１のソースＳ１（第１端子）はキャパシタＣ１と抵抗Ｒ５とを介し接地されている。キャパシタＣ１と抵抗Ｒ５とは並列に接続されている。キャパシタＣ１は、ソースＳ１を高周波的に接地する。抵抗Ｒ５は、ソースＳ１を直流的に接地する。また、ソースＳ１の電位を定める。これにより、ソースＳ１が直流的かつ高周波的に接地される。第１トランジスタＴ１のドレインＤ１（第２端子）は分布定数線路Ｌ１およびＬ５を介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。
【００２１】
第２トランジスタＴ２のソースＳ２（第１端子）はキャパシタＣ２を介し接地されている。キャパシタＣ２は、ソースＳ２を高周波的に接地するが、直流的には接地させない。分布定数線路Ｌ１とＬ５との間のノードＮ１と、ソースＳ２と、の間に分布定数線路Ｌ２と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ１、Ｌ２およびＬ５は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。第１抵抗Ｒ１は、ソースＳ２とゲートＧ２との間に電位差を設け、ゲートＧ２に加わる電位を定める。さらに、第１抵抗Ｒ１は、１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる際に、抵抗整合的に機能する。第１抵抗Ｒ１はノードＮ１と分布定数線路Ｌ２との間に接続されていてもよい。第２トランジスタＴ２のドレインＤ２（第２端子）は、出力端子Ｔｏｕｔに接続される。また。第２トランジスタＴ２のドレインＤ２には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。
【００２２】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力端子Ｔｏｕｔにされる。
【００２３】
キャパシタＣ２により、第２トランジスタＴ２のソースＳ２は直流的には接地されていない。このため、図１（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される直流経路３０（図１（ａ）参照）を流れる。これにより、直流電圧ＶＤＤは第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、直流電圧ＶＤＤを印加する電源からの電流は第１トランジスタＴ１と第２トランジスタＴ２を流れる。
【００２４】
このように、図１（ａ）において、高周波信号（電子回路５５が増幅器として機能する周波数の信号）は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に高周波経路２０を介し伝搬する。直流電流は、第２トランジスタＴ２のソースＳ２から第１トランジスタＴ１のドレインＤ１に直流経路３０を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに高周波経路２０とは少なくとも一部が異なる直流経路３０により直流電圧が印加される。
【００２５】
これにより、各段のトランジスタに独立に電流を流す増幅回路に比べ、消費電流を削減することができる。例えば、第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅を同じとし、抵抗Ｒ１とＲ２の抵抗値を同じとすることにより、第１トランジスタＴ１と第２トランジスタＴ２には同じ電圧が印加される。カレントリユース増幅回路は、利得が大きくかつ小型化できる。
【００２６】
比較例１のようなカレントリユース回路の性能を向上させる方法として、トランジスタの段数を増やすことがある。例えば、増幅回路の利得を向上させる場合、増幅回路のトランジスタを２段から３段にする。比較例２は、トランジスタを３段とした場合のカレントリユース回路である。
【００２７】
図２（ａ）は、比較例２に係る電子回路の回路図であり、図２（ｂ）は、比較例２に係る電子回路を直流的にみた回路図である。図２（ａ）のように、電子回路５６において、第２トランジスタＴ２のドレインＤ２は分布定数線路Ｌ４およびＬ６を介し第３トランジスタＴ３のゲートＧ３（制御端子）に接続されている。
【００２８】
第３トランジスタＴ３のソースＳ３（第１端子）はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ２を高周波的に接地するが、直流的には接地させない。分布定数線路Ｌ４とＬ６との間のノードＮ２と、ソースＳ３と、の間に分布定数線路Ｌ３と第２抵抗Ｒ２とが直列に接続されている。分布定数線路Ｌ３、Ｌ４およびＬ６は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。第２抵抗Ｒ２は、ソースＳ３とゲートＧ３との間に電位差を設け、ゲートＧ３に加わる電位を定める。第３トランジスタＴ３のドレインＤ３は、出力端子Ｔｏｕｔに接続される。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００２９】
図２（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第２抵抗Ｒ２、ノードＮ２、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５を介し流れる。これにより、直流電圧ＶＤＤは第１トランジスタＴ１から第３トランジスタＴ３に直列に印加され、直流電源ＶＤＤを印加する電源から供給される電流は第１トランジスタＴ１から第３トランジスタＴ３を流れる。
【００３０】
比較例２によれば、比較例１と同じ直流電圧ＶＤＤを印加すると、トランジスタ１段当たりの電圧が小さくなる。よって、電子回路５６の性能は向上しない。例えば利得が向上しない。一方、性能を向上させるため、トランジスタ１段あたりの電圧を比較例１と同じとすると、直流電圧ＶＤＤは比較例１の１．５倍となる。この場合高い電源を準備することとなる。以下に、低電源電圧を用い、かつ高性能な電子回路を提供することができる実施例について説明する。
【実施例１】
【００３１】
図３（ａ）は、実施例１に係る電子回路の回路図であり、図３（ｂ）は、実施例１に係る電子回路を直流的にみた回路図である。電子回路５０において、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間に、分布定数線路Ｌ４、キャパシタＣ５および分布定数線路Ｌ６が直列に接続されている。分布定数線路Ｌ４とキャパシタＣ５との間のノードＮ２は分布定数線路Ｌ７とキャパシタＣ４を介し接地される。分布定数線路Ｌ７と直流カット用キャパシタＣ４との間のノードにはスタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。ノードＮ１とソースＳ３との間に分布定数線路Ｌ３と第２抵抗Ｒ２が直列に接続されている。分布定数線路Ｌ３と第２抵抗Ｒ２との間の第３ノードＮ３と、キャパシタＣ５と分布定数線路Ｌ６とのノードと、の間には分布定数線路Ｌ８が接続されている。分布定数線路Ｌ４、Ｌ６、Ｌ７およびＬ８、キャパシタＣ５は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。また、キャパシタＣ５は、高周波信号を通過させ、直流電流を遮断する。
【００３２】
第３トランジスタＴ３のソースＳ３はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ３を高周波的に接地するが、直流的には接地させない。また、第３トランジスタＴ３のゲートＧ３と第３トランジスタＴ３のソースＳ３との間には、分布定数線路Ｌ６と分布定数線路Ｌ８と第２抵抗Ｒ２とが直列に接続されている。分布定数線路Ｌ３と分布定数線路Ｌ８とは、ノードＮ３で並列に接続されている。第２抵抗Ｒ２は、ソースＳ３とゲートＧ３との間に電位差を設け、ゲートＧ３に加わる電位を定める。ノードＮ１と分布定数線路Ｌ３との間および分布定数線路Ｌ６と分布定数線路Ｌ８との間にそれぞれ第２抵抗Ｒ２と同じ抵抗値の抵抗を接続してもよい。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００３３】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力される。第２トランジスタＴ２により増幅された信号は、第３トランジスタＴ３のゲートＧ３に入力され第３トランジスタＴ３により増幅され、ドレインＤ３より出力端子Ｔｏｕｔにされる。このように、電子回路５０は、３段増幅回路として機能する。
【００３４】
一方、図３（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第２トランジスタＴ２のドレインＤ２、ソースＳ２、第１抵抗Ｒ１、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第１直流経路３１（図３（ａ）参照）を介し流れる。さらに、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第２抵抗Ｒ２、ノードＮ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第２直流経路３２（図３（ａ）参照）を介し流れる。これにより、直流電圧ＶＤＤは、第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、さらに第１トランジスタＴ１と第３トランジスタＴ３とに直列に印加される。ノードＮ１は、第１直流経路３１と第２直流経路３２の共通接続点である。このように、共通接続点があるため、第１直流経路３１と第２直流経路３２とが並列に接続することができる。よって、直流電圧ＶＤＤの電圧を下げることができる。
【００３５】
実施例１によれば、図３（ａ）において、第２トランジスタＴ２のゲートＧ２と第１トランジスタＴ１のドレインＤ１とが第１高周波経路２１により高周波的に接続し、高周波信号は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に第１高周波経路２１を介し伝搬する。直流電流は、第２トランジスタＴ２のソースＳ２から第１トランジスタＴ１のドレインＤ１に第１直流経路３１を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに第１高周波経路２１とは少なくとも一部が異なる第１直流経路３１により直流電圧が印加される。さらに、第３トランジスタＴ３のゲートＧ３と第２トランジスタＴ２のドレインＤ２とが第２高周波経路２２により高周波的に接続し、高周波信号は第２トランジスタＴ２のドレインＤ２から第３トランジスタＴ３のゲートＧ３に第２高周波経路２２を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第１トランジスタＴ１のドレインＤ１に第２直流経路３２を介して流れる。このように、第３トランジスタＴ３のソースＳ３とドレインＤ３とに第１高周波経路２１、第２高周波経路２２および第１直流経路３１とは少なくとも一部が異なる第２直流経路３２により直流電圧が印加される。
【００３６】
第１直流経路３１は、第２および第３トランジスタの少なくとも一方（例えば、第２トランジスタＴ２）におけるソースＳ２およびドレインＤ２間を経由し、経由したトランジスタ（例えば第２トランジスタＴ２）よりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。第２直流経路３２は、第２および第３トランジスタの少なくとも一方（例えば、第３トランジスタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタ（例えば第３トランジスタＴ３）よりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。第２直流経路３２は、第１直流経路３１とは異なる。さらに、共通接続点（ノードＮ１）は、第１直流経路３１と第２直流経路３２との間を共通に接続する。
【００３７】
以上により、直流的には電源とグランドとの間にトランジスタが２段接続されている。よって、直流電圧ＶＤＤは比較例１と同じで、トランジスタ３段による増幅が可能となり、低電源電圧を用いても高性能となる。
【００３８】
また、実施例１によれば、第１高周波経路２１内のノードＮ１と第２トランジスタＴ２のソースＳ２との間が第１直流経路３１により接続される。ノードＮ１と第３トランジスタＴ３のソースＳ３との間が第２直流経路３２により接続される。第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３とは直流的には接続されていない。第２トランジスタＴ２のソースＳ２は直流的に接地されず高周波的に接地され、第２トランジスタのドレインＤ２に直流電圧ＶＤＤが供給される。第３トランジスタＴ３のソースＳ３は直流的に接地されず高周波的に接地され、第３トランジスタＴ３のドレインＤ３に直流電圧ＶＤＤが供給される。
【００３９】
共通接続点（ノードＮ１）は、第１トランジスタＴ１のドレインＤ１に接続する。第１直流経路３１は、共通接続点（ノードＮ１）と第３トランジスタＴ３のソースＳ３との間を接続する経路を含む。第２直流経路３２は、共通接続点（ノードＮ１）と第２トランジスタＴ２のソースＳ２との間を接続する経路を含む。
【００４０】
これにより、直流的には第２トランジスタＴ２と第３トランジスタＴ３とは並列に接続される。高周波的にはトランジスタ３段が接続される。これにより、第１トランジスタＴ１には、第２トランジスタＴ２と第３トランジスタＴ３とを流れた電流が流れるため、第１トランジスタＴ１のゲート幅は第２トランジスタＴ２および第３トランジスタＴ３より大きくなる。よって、初段の第１トランジスタＴ１のゲート幅が大きくなるため雑音指数（ＮＦ）を小さくすることができる。
【００４１】
例えば、各トランジスタに同じ電圧を印加するためには、第２トランジスタＴ２と第３トランジスタＴ３とのゲート幅を同じとし、第１トランジスタＴ１のゲート幅を第２トランジスタＴ２と第３トランジスタＴ３とのゲート幅の２倍とする。抵抗Ｒ１とＲ２との抵抗値を同じとし、抵抗Ｒ５の抵抗値を抵抗Ｒ１とＲ２との１／２とすることができる。
【００４２】
さらに、実施例１によれば、第１抵抗Ｒ１が第１直流経路３１内に直列に接続され、第２抵抗Ｒ２が第２直流経路３２内に接続される。また、第２トランジスタＴ２のゲートＧ２に所定の電位が定まるように、第１抵抗Ｒ１は、第２トランジスタＴ２のソースＳ２と第２トランジスタＴ２のゲートＧ２との間に電位差を定める。第２抵抗Ｒ２は、第３トランジスタＴ３のソースＳ３と第３トランジスタＴ３のゲートＧ３との間に電位差を設け、第３トランジスタＴ３のゲートＧ３に加わる電位を定める。これにより、各トランジスタの電位を定めることができる。
【００４３】
さらに、実施例１によれば、分布定数線路Ｌ１は、一端が第１トランジスタＴ１のドレインＤ１に、他端がノードＮ１に接続される。分布定数線路Ｌ２がノードＮ１と第２トランジスタＴ２のソースＳ２との間に、第１抵抗Ｒ１と直列に接続される。分布定数線路Ｌ３がノードＮ１と第３トランジスタＴ３のソースＳ３との間に、第２抵抗Ｒ２と直列に接続される。つまり、第１直流経路３１内には、分布定数線路Ｌ１（第１分布定数線路）が第１抵抗Ｒ１と直列に設けられる。第２直流経路３２内には、分布定数線路Ｌ２（第２分布定数線路）が第２抵抗Ｒ２と直列に設けられる。
【００４４】
分布定数線路Ｌ４は、一端が第２トランジスタＴ２のドレインＤ２に、他端がノードＮ２に接続される。分布定数線路Ｌ６は、一端が第３トランジスタＴ３のゲートに、他端がキャパシタＣ５を介してノードＮ２に接続される。分布定数線路Ｌ７は、一端がノードＮ２に他端が直流電圧ＶＤＤに接続される。分布定数線路Ｌ８は、キャパシタＣ５と分布定数線路Ｌ６との間のノードと、第３トランジスタＴ３のソースＳ３と、の間に、第２抵抗Ｒ２と直列に接続される。
【００４５】
分布定数線路Ｌ１と分布定数線路Ｌ５とは、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間のインピーダンスを整合させる。分布定数線路Ｌ２と分布定数線路Ｌ３とは、それぞれ第１トランジスタＴ１と第２トランジスタＴ２との間のオープンスタブとして機能することにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。
【００４６】
また、分布定数線路Ｌ４と分布定数線路Ｌ６とキャパシタＣ５とは、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間のインピーダンスを整合させる。分布定数線路Ｌ７と分布定数線路Ｌ８とは、それぞれ第２トランジスタＴ２と第３トランジスタＴ３との間のオープンスタブとして機能することにより、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。
【００４７】
これにより、第１トランジスタＴ１と第２トランジスタＴ２との間、および、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させることができる。
【００４８】
キャパシタＣ５が、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３の間に設けられている。バイアス経路は、一端が第１直流経路３１に接続され、他端がキャパシタＣ５と第３トランジスタＴ３のゲートＧ３との間に接続されている。キャパシタＣ５により、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３とは直流的に分離される。第３トランジスタＴ３のゲートＧ３には、バイアス経路を介し、第１直流経路３１より直流電圧が供給される。
【００４９】
図４は、実施例１に係る電子回路の周波数に対する利得をシミュレーションした結果である。トランジスタＴ１からＴ３としては、ゲート長が０．１μｍ、電子供給層がＡｌＧａＡｓ、電子走行層がＧａＡｓのＨＥＭＴ（High Electron Mobility Transistor）とした。各トランジスタのゲート幅Ｗ、各抵抗の抵抗値、各キャパシタの容量値および各分布定数線路の寸法（長さＬおよび幅Ｗ）は表１とした。なお、分布定数回路は基板を膜厚が２５０μｍのＧａＡｓとした。直流電圧ＶＤＤは５Ｖとした。
【表１】
【００５０】
図４のように、実施例１においは、周波数が１７ＧＨｚから３１ＧＨｚにおける利得（Ｓ２１）が２０ｄＢを越えている。例えば、周波数が２４ＧＨｚのとき利得は２１．５ｄＢであり、３０ＧＨｚのとき利得は２０．６ｄＢである。同じトランジスタを用い、比較例１の構成でシミュレーションしたところ、利得は最大でも１５ｄＢであった。このように、実施例１によれば、比較例１に比べ利得を向上させることができる。
【実施例２】
【００５１】
図５（ａ）は、実施例２に係る電子回路の回路図であり、図５（ｂ）は、実施例２に係る電子回路を直流的にみた回路図である。電子回路５２において、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間に、分布定数線路Ｌ１、キャパシタＣ６および分布定数線路Ｌ５が直列に接続されている。キャパシタＣ６と分布定数線路Ｌ５との間のノードは抵抗Ｒ７を介し接地される。分布定数線路Ｌ２と第１抵抗Ｒ１との間のノードＮ４と、分布定数線路Ｌ４と分布定数線路Ｌ６との間のノードＮ２と、の間に分布定数線路Ｌ３が接続されている。なお、図５（ｂ）においては、抵抗Ｒ７は直流的に接地される。分布定数線路Ｌ１、Ｌ２およびＬ５、キャパシタＣ６は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。また、キャパシタＣ６は高周波信号を通過させ、直流電流を遮断する。第２トランジスタＴ２のソースＳ２は抵抗Ｒ６およびキャパシタＣ２を介し接地されている。ソースＳ２は、高周波的かつ直流的に接地される。
【００５２】
第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間に、分布定数線路Ｌ４および分布定数線路Ｌ６が直列に接続されている。分布定数線路Ｌ３、Ｌ４およびＬ６は、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させる。第３トランジスタＴ３のソースＳ３はキャパシタＣ３を介し接地されている。キャパシタＣ３は、ソースＳ３を高周波的に接地するが、直流的には接地させない。
【００５３】
分布定数線路Ｌ１とキャパシタＣ６との間のノードＮ１と、第３トランジスタＴ３のソースＳ３とは、分布定数線路Ｌ２と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ４と分布定数線路Ｌ６との間のノードＮ２と、第３トランジスタＴ３のソースＳ３とは、分布定数線路Ｌ３と第１抵抗Ｒ１とが直列に接続されている。分布定数線路Ｌ２と分布定数線路Ｌ３とは、ノードＮ４で並列に接続されている。ノードＮ１と分布定数線路Ｌ２との間およびノードＮ２と分布定数線路Ｌ３との間にそれぞれ第１抵抗Ｒ１と同じ抵抗値の抵抗を接続していてもよい。第３トランジスタＴ３のドレインＤ３には、スタブ等のチョークインダクタを介し直流電圧ＶＤＤが供給される。その他の構成は、図１（ａ）と同じであり説明を省略する。
【００５４】
入力端子Ｔｉｎから入力した信号は、第１トランジスタＴ１のゲートＧ１に入力され第１トランジスタＴ１により増幅され、ドレインＤ１より出力される。第１トランジスタＴ１により増幅された信号は、第２トランジスタＴ２のゲートＧ２に入力され第２トランジスタＴ２により増幅され、ドレインＤ２より出力される。第２トランジスタＴ２により増幅された信号は、第３トランジスタＴ３のゲートＧ３に入力され第３トランジスタＴ３により増幅され、ドレインＤ３より出力端子Ｔｏｕｔにされる。このように、電子回路５２は、３段増幅回路として機能する。
【００５５】
一方、図５（ｂ）のように、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第１抵抗Ｒ１、第１トランジスタＴ１のドレインＤ１、ソースＳ１および抵抗Ｒ５から構成される第２直流経路３２（図５（ａ）参照）を介し流れる。さらに、直流電圧ＶＤＤを印加する電源からの直流電流は、第３トランジスタＴ３のドレインＤ３、ソースＳ３、第１抵抗Ｒ１、第２トランジスタＴ２のドレインＤ２、ソースＳ２および抵抗Ｒ６から構成される第１直流経路３１（図５（ａ）参照）を介し流れる。これにより、直流電圧ＶＤＤは、第１トランジスタＴ１と第３トランジスタＴ３とに直列に印加され、かつ第２トランジスタＴ２と第３トランジスタＴ３とに直列に印加される。ノードＮ４は、第１直流経路３１と第２直流経路３２の共通接続点である。このように、共通接続点があるため、第１直流経路３１と第２直流経路３２が並列に接続することができる。よって、直流電圧ＶＤＤの電圧を下げることができる。
【００５６】
実施例２によれば、図５（ａ）において、第２トランジスタＴ２のゲートＧ２と第１トランジスタＴ１のドレインＤ１とが第１高周波経路２１により高周波的に接続し、高周波信号は第１トランジスタＴ１のドレインＤ１から第２トランジスタＴ２のゲートＧ２に第１高周波経路２１を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第２トランジスタＴ２のドレインＤ２に第１直流経路３１を介して流れる。このように、第２トランジスタＴ２のソースＳ２とドレインＤ２とに第１高周波経路２１とは少なくとも一部が異なる第１直流経路３１により直流電圧が印加される。さらに、第３トランジスタＴ３のゲートＧ３と第２トランジスタＴ２のドレインＤ２とが第２高周波経路２２により高周波的に接続し、高周波信号は第２トランジスタＴ２のドレインＤ２から第３トランジスタＴ３のゲートＧ３に第２高周波経路２２を介し伝搬する。直流電流は、第３トランジスタＴ３のソースＳ３から第１トランジスタＴ１のドレインＤ１に第２直流経路３２を介して流れる。
【００５７】
このように、第３トランジスタＴ３のソースＳ３とドレインＤ３とに第１高周波経路２１、第２高周波経路２２および第１直流経路３１とは少なくとも一部が異なる第２直流経路３２により直流電圧が印加される。
【００５８】
第１直流経路３１は、第２および第３トランジスタの少なくとも一方（例えば第３トランジスタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタよりも前段に位置するトランジスタの（例えば第２トランジスタＴ２）のドレインＤ２第２端子に直流電流を供給する。第２直流経路３２は、第２および第３トランジスタの少なくとも一方（例えば第３トランジシタＴ３）におけるソースＳ３およびドレインＤ３間を経由し、経由したトランジスタよりも前段に位置するトランジスタ（例えば第１トランジスタＴ１）のドレインＤ１に直流電流を供給する。さらに、共通接続点（ノードＮ４）が第１直流経路３１と第２直流経路３２との間を共通に接続する。
【００５９】
以上により、直流的には電源とグランドとの間にトランジスタが２段接続されている。よって、直流電圧ＶＤＤは比較例１と同じで、トランジスタ３段による増幅が可能となり、低電源電圧を用いても高利得となる。
【００６０】
さらに、実施例２によれば、第１高周波経路２１内のノードＮ１と第３トランジスタＴ３のソースＳ３との間が第２直流経路３２により接続される。第２高周波経路２２内のノードＮ２と第３トランジスタＴ３のソースＳ３との間が第１直流経路３１により接続される。第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２とは直流的には接続されていない。第２トランジスタＴ２のソースＳ２は直流的かつ高周波的に接地され、第３トランジスタＴ３のソースＳ１は直流的に接地されず高周波的に接地される。第３トランジスタＴ３のドレインＤ３に直流電圧ＶＤＤが供給される。
【００６１】
共通接続点（ノードＮ４）は、第３トランジスタＴ３のソースＳ３に接続する。第１直流経路３１は、共通接続点（ノードＮ４）と第２トランジスタＴ２のドレインＤ２との間を接続する経路を含む。第２直流経路３２は、共通接続点（ノードＮ４）と第１トランジスタＴ１のドレインとの間を接続する経路を含む。
【００６２】
これにより、直流的には第１トランジスタＴ１と第２トランジスタＴ２とは並列に接続される。これにより、高周波的にはトランジスタ３段が接続される。これにより、第３トランジスタＴ３には、第１トランジスタＴ１と第２トランジスタＴ２とを流れた電流が流れるため、第３トランジスタＴ３のゲート幅は第１トランジスタＴ１および第２トランジスタＴ２より大きくなる。よって、最終段の第３トランジスタＴ３のゲート幅が大きくなるため高出力かつ低歪みとすることができる。
【００６３】
例えば、各トランジスタに同じ電圧を印加するためには、第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅を同じとし、第３トランジスタＴ３のゲート幅を第１トランジスタＴ１と第２トランジスタＴ２とのゲート幅の２倍とする。抵抗Ｒ５とＲ６との抵抗値を同じとし、第１抵抗Ｒ１の抵抗値を抵抗Ｒ５とＲ６との１／２とすることができる。
【００６４】
さらに、第１抵抗Ｒ１が共通接続点（ノードＮ４）と第３トランジスタＴ３のソースＳ３との間に接続されている。これにより、各トランジスタの電位を定めることができる。
【００６５】
さらに、分布定数線路Ｌ１の一端が第１トランジスタＴ１のドレインＤ１に、他端がノードＮ１に接続される。分布定数線路Ｌ２がノードＮ１と第３トランジスタＴ３のソースＳ３との間に、抵抗Ｒ１（第２抵抗）と直列に接続される。分布定数線路Ｌ２（第２分布定数線路）は、ノードＮ４と第１トランジスタＴ１のドレインＤ１との間に接続されている。分布定数線路Ｌ５は、一端が第２トランジスタＴ２のゲートＧ２に、他端がキャパシタＣ６を介してノードＮ１に接続される。分布定数線路Ｌ３がノードＮ２と第３トランジスタＴ３のソースＳ３との間に、第１抵抗Ｒ１と直列に接続される。分布定数線路Ｌ３（第１分布定数線路）は、ノードＮ４と第２トランジスタＴ２のドレインＤ２との間に接続されている。分布定数線路Ｌ４の一端が第２トランジスタＴ２のドレインＤ２に、他端がノードＮ２に接続される。分布定数線路Ｌ６は、一端が第３トランジスタＴ３のゲートＧ３に、他端がノードＮ２に接続される。
【００６６】
分布定数線路Ｌ１とキャパシタＣ６と分布定数線路Ｌ５とは、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間のインピーダンスを整合させる。分布定数線路Ｌ２は、第１トランジスタＴ１と第２トランジスタＴ２との間のオープンスタブとして機能することにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。
【００６７】
また、分布定数線路Ｌ４と分布定数線路Ｌ６とは、第２トランジスタＴ２のドレインＤ２と第３トランジスタＴ３のゲートＧ３との間のインピーダンスを整合させる。分布定数線路Ｌ３は、第２トランジスタＴ２と第３トランジスタＴ３の間のオープンスタブとして機能することにより、第２トランジスタＴ２と第３トランジスタＴ３の間のインピーダンスを整合させる。これにより、第１トランジスタＴ１と第２トランジスタＴ２との間、および、第２トランジスタＴ２と第３トランジスタＴ３との間のインピーダンスを整合させることができる。
【００６８】
さらに、第１直流経路３１は、第３トランジスタＴ３のゲートＧ３に直流バイアスを供給する。このように、第３トランジスタＴ３のゲートＧ３には、第１直流経路３１より直流電圧を印加できる。
【００６９】
一方、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のゲートＧ２との間にキャパシタＣ６が接続されており、第２直流経路３２は、キャパシタＣ６と第１トランジスタＴ１のドレインＤ１との間を接続する経路を有している。キャパシタＣ６と第２トランジスタＴ２のゲートＧ２との間には、第２電流経路３２とはキャパシタＣ６によって直流的に分離されたバイアスが供給されている。これにより、第２トランジスタＴ２のゲートＧ２に、直流電圧を印加することができる。
【００７０】
図６は、実施例２の変形例に係る電子回路の回路図である。図６のように、第１抵抗Ｒ１がノードＮ４と分布定数線路Ｌ３との間に接続されている。また、第２抵抗Ｒ２がノードＮ４と分布定数線路Ｌ２との間に接続されている。ノードＮ４とソースＳ３との間に抵抗は接続されていない。その他の構成は実施例２の図５（ａ）と同じであり、説明を省略する。このように、第１抵抗Ｒ１が、ノードＮ４と第２トランジスタＴ２のドレインＤ２との間に接続されていてもよい。また、第２抵抗Ｒ２が、ノードＮ４と第１トランジスタＴ１のドレインＤ１との間に接続されていてもよい。これにより、各トランジスタの電位を定めることができる。なお、第１抵抗Ｒ１は、ノードＮ２とノードＮ４との間に接続されていればよく、第２抵抗Ｒ２は、ノードＮ１とノードＮ４との間に接続されていればよい。
【００７１】
実施例１および実施例２において、第１トランジスタＴ１から第３トランジスタＴ３としてＦＥＴ（Field Effect Transistor）の例を説明したが、第１トランジスタＴ１から第３トランジスタＴ３はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、インダクタ等のインダクタンス素子でもよい。実施例１および２は、３つのトランジスタを用いた例であったが、４以上のトランジスタを用いてもよい。さらに、電子回路として増幅回路を例に説明したが、増幅回路以外の電子回路でもよい。
【００７２】
実施例１および実施例２において、高周波的に接続とは、例えば、電子回路が機能する周波数帯域を少なくとも含む周波数の信号が接続することである。直流的に接続とは、例えば電子回路が機能する周波数帯域より十分に低周波の信号が接続することである。
【００７３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７４】
２１ 第１信号線路
２２ 第２信号線路
３１ 第１直流線路
３２ 第２直流線路
Ｌ１、Ｌ２ 分布定数線路
Ｎ１、Ｎ４ ノード
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
【特許請求の範囲】
【請求項１】
信号が入力される制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、
前記第１トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第２トランジスタと、
前記第２トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第３トランジスタと、
前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路と、
前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する前記第１直流経路とは異なる第２直流経路と、
前記第１および第２直流経路の間を共通に接続する共通接続点と、
を具備することを特徴とする電子回路。
【請求項２】
前記共通接続点は、前記第１トランジスタの第２端子に接続し、
前記第１直流経路は、前記共通接続点と前記第３トランジスタの第１端子との間を接続する経路を含み、
前記第２直流経路は、前記共通接続点と前記第２トランジスタの第１端子との間を接続する経路を含むことを特徴とする請求項１記載の電子回路。
【請求項３】
前記第１直流経路内に直列に接続された第１抵抗と、
前記第２直流経路内に直列に接続された第２抵抗と、
を具備することを特徴とする請求項２記載の電子回路。
【請求項４】
前記第１直流経路内には、第１分布定数線路が前記第１抵抗と直列に設けられ、
前記第２直流経路内には、第２分布定数線路が前記第２抵抗と直列に設けられることを特徴とする請求項３に記載の電子回路。
【請求項５】
前記第２トランジスタの第２端子と第３トランジスタの制御端子との間に設けられたキャパシタと、
一端が前記第１直流経路に接続され、他端が前記キャパシタと前記第３トランジスタの制御端子との間に接続されたバイアス経路と、
を具備することを特徴とする請求項２に記載の電子回路。
【請求項６】
前記共通接続点は、前記第３トランジスタの第１端子に接続し、
前記第１直流経路は、前記共通接続点と前記第２トランジスタの第２端子との間を接続する経路を含み、
前記第２直流経路は、前記共通接続点と前記第１トランジスタの第２端子との間を接続する経路を含むことを特徴とする請求項１記載の電子回路。
【請求項７】
前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１抵抗と、
前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２抵抗と、
を具備することを特徴とする請求項６記載の電子回路。
【請求項８】
前記共通接続点と前記第３トランジスタの第１端子との間に接続された第１抵抗を具備することを特徴とする請求項６記載の電子回路。
【請求項９】
前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１分布定数線路と、
前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２分布定数線路と、
を具備することを特徴とする請求項７または８記載の電子回路。
【請求項１０】
前記第１直流経路は、前記第３トランジスタの制御端子にバイアスを供給することを特徴とする請求項７または８記載の電子回路。
【請求項１１】
前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間に接続されたキャパシタを具備し、
前記第２直流経路は、前記キャパシタと前記第１トランジスタの前記第２端子との間を接続する経路を有し、
前記キャパシタと前記第２トランジスタの制御端子との間には、前記第２電流経路とは前記キャパシタによって直流的に分離されたバイアスが供給されてなることを特徴とする請求項６記載の電子回路。
【請求項１】
信号が入力される制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、
前記第１トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第２トランジスタと、
前記第２トランジスタの第２端子が接続された制御端子と、第１端子と、第２端子と、を有する第３トランジスタと、
前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する第１直流経路と、
前記第２および第３トランジスタの少なくとも一方における前記第１および第２端子間を経由し、当該経由したトランジスタよりも前段に位置するトランジスタの第２端子に直流電流を供給する前記第１直流経路とは異なる第２直流経路と、
前記第１および第２直流経路の間を共通に接続する共通接続点と、
を具備することを特徴とする電子回路。
【請求項２】
前記共通接続点は、前記第１トランジスタの第２端子に接続し、
前記第１直流経路は、前記共通接続点と前記第３トランジスタの第１端子との間を接続する経路を含み、
前記第２直流経路は、前記共通接続点と前記第２トランジスタの第１端子との間を接続する経路を含むことを特徴とする請求項１記載の電子回路。
【請求項３】
前記第１直流経路内に直列に接続された第１抵抗と、
前記第２直流経路内に直列に接続された第２抵抗と、
を具備することを特徴とする請求項２記載の電子回路。
【請求項４】
前記第１直流経路内には、第１分布定数線路が前記第１抵抗と直列に設けられ、
前記第２直流経路内には、第２分布定数線路が前記第２抵抗と直列に設けられることを特徴とする請求項３に記載の電子回路。
【請求項５】
前記第２トランジスタの第２端子と第３トランジスタの制御端子との間に設けられたキャパシタと、
一端が前記第１直流経路に接続され、他端が前記キャパシタと前記第３トランジスタの制御端子との間に接続されたバイアス経路と、
を具備することを特徴とする請求項２に記載の電子回路。
【請求項６】
前記共通接続点は、前記第３トランジスタの第１端子に接続し、
前記第１直流経路は、前記共通接続点と前記第２トランジスタの第２端子との間を接続する経路を含み、
前記第２直流経路は、前記共通接続点と前記第１トランジスタの第２端子との間を接続する経路を含むことを特徴とする請求項１記載の電子回路。
【請求項７】
前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１抵抗と、
前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２抵抗と、
を具備することを特徴とする請求項６記載の電子回路。
【請求項８】
前記共通接続点と前記第３トランジスタの第１端子との間に接続された第１抵抗を具備することを特徴とする請求項６記載の電子回路。
【請求項９】
前記共通接続点と前記第２トランジスタの第２端子との間に接続された第１分布定数線路と、
前記共通接続点と前記第１トランジスタの第２端子との間に接続された第２分布定数線路と、
を具備することを特徴とする請求項７または８記載の電子回路。
【請求項１０】
前記第１直流経路は、前記第３トランジスタの制御端子にバイアスを供給することを特徴とする請求項７または８記載の電子回路。
【請求項１１】
前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間に接続されたキャパシタを具備し、
前記第２直流経路は、前記キャパシタと前記第１トランジスタの前記第２端子との間を接続する経路を有し、
前記キャパシタと前記第２トランジスタの制御端子との間には、前記第２電流経路とは前記キャパシタによって直流的に分離されたバイアスが供給されてなることを特徴とする請求項６記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−７０２８２（Ｐ２０１２−７０２８２Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４４７１（Ｐ２０１０−２１４４７１）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
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