差動増幅回路及びＡ／Ｄ変換器
【課題】電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得る。
【解決手段】第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。レプリカ回路４及びコンパレータ５によって、入力電圧Ｖinと基準電圧Ｖrefとの入力電位差が“０”のバランス状態時の出力電圧Ｖoutｐ及びＶoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、レプリカ回路４の基準出力コモン電圧Ｖoutcm_idealを設定する。
【解決手段】第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。レプリカ回路４及びコンパレータ５によって、入力電圧Ｖinと基準電圧Ｖrefとの入力電位差が“０”のバランス状態時の出力電圧Ｖoutｐ及びＶoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、レプリカ回路４の基準出力コモン電圧Ｖoutcm_idealを設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換器の要素回路である比較器を構成する差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
ＨＤＤ（Hard Disk Drive）や、ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disc Drive）のリードチャネル、つまりディスクに記録された信号を読み取る系においては、信号処理（復調）をディジタル信号処理で行う場合、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器が必須となる。ＨＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、１ＧＳ/Ｓを超えるような超高速のＡ／Ｄ変換器が不可欠である。
【０００３】
従来の比較的高い電源電圧Ｖddを動作電源とする差動増幅器（差動増幅段）では、トランジスタのゲートとドレインが接続（以下、「ダイオード接続」と称する）されたトランジスタ素子を負荷として広く用いられてきた。ダイオード接続されたトランジスタ負荷は、大振幅信号入力時に差動増幅段の出力が開き過ぎるのを防ぐ、クランプ効果を発揮する。
【０００４】
コンパレータの速度性能は、その出力が大きく開いた状態から、小さな入力が与えられる入力条件での挙動（以下、「オーバードライブリカバリ」と称する）で正しい判定が行えるかどうかは重要な特性となる。ダイオード接続されたトランジスタのクランプ効果は、オーバードライブリカバリの高速化に役立つ。
【０００５】
図１３は従来の差動増幅器の構成を示す回路図である。図１３で示す差動増幅器３０は例えば非特許文献１に開示されている。同図に示すように、差動増幅器３０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２）を有する。ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３１が設けられる。
【０００６】
また、ＮＭＯＳトランジスタＭＮ３１のドレインであるノードＮ１と電源Ｖddとの間にダイオード接続のＰＭＯＳトランジスタＭＰ３１が介挿され、ＮＭＯＳトランジスタＭＮ３２のドレインであるノードＮ２と電源Ｖddとの間にダイオード接続されたＰＭＯＳトランジスタＭＰ３２が介挿される。すなわち、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のソースが電源電圧Ｖddを受け、ゲート及びドレインがノードＮ１及びノードＮ２に接続される。
【０００７】
ＮＭＯＳトランジスタＭＮ３１のゲートには入力電圧Ｖinが付与され、ＮＭＯＳトランジスタＭＮ３２のゲートには基準電圧Ｖrefが付与される。
【０００８】
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる電位差となる。
【０００９】
図１３で示した差動増幅器３０の入力電圧Ｖinの振幅が十分小さい小振幅信号入力時における増幅率(ＤＣゲイン)を考える。差動増幅器３０において、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のトランスコンダクタンスＧｍnと出力端子であるノードＮ１及びＮ２のうち一方に接続されている、ＰＭＯＳトランジスタＭＰ３１あるいはＭＰ３２の抵抗成分(以下、「出力抵抗Ｒout」と称する)によって、増幅率は以下の式(1)で表される。
【００１０】
【数１】
【００１１】
出力抵抗Ｒoutは、差動増幅段の負荷の構造によって異なる。上記差動増幅器３０では、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２を負荷素子として用いている。したがって、差動増幅器３０において、小振幅信号入力時の出力抵抗Ｒoutは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２それぞれのドレイン・ソース間抵抗（以下、「Ｒds」と称する）を無視すると、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のトランスコンダクタンスＧｍpの逆数１／Ｇmpと近似的に表される。
【００１２】
また、上記小振幅信号入力を超える入力電位差ＶinＤの振幅入力を含む大振幅信号入力時においては、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２は、大振幅信号入力により強くオンすることにより、出力抵抗Ｒoutが低くなり、差動増幅器３０の増幅度合が低下し、出力電圧Ｖoutが大きくなり過ぎるのを防ぎ、オーバードライブリカバリの高速化に役立つ。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series “Design of Analog CMOS Integrated Circuits”page 100-134
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１３で示した差動増幅器３０では、出力コモン電圧（以下、「Voutcm」と称する）がダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のゲート-ソース間電圧電圧Ｖgsで決定される。なお、出力コモン電圧Ｖoutcmとは、入力電圧Ｖinと基準電圧Ｖrefとが等しい（入力電位差ＶinＤ＝０）同相入力時にノードＮ１及びノードＮ２に現れる出力電圧Ｖoutｎ及び出力電圧Ｖoutｐ（＝Ｖoutｎ）を意味する。差動増幅器３０における出力コモン電圧Ｖoutcmは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧を「Ｖtp」、オーバードライブ電圧を「Ｖeffp」とすると、以下の式(2)で表される。
【００１５】
【数２】
【００１６】
出力コモン電圧ＶoutcmがＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpで制限されており、電源電圧Ｖddとして低い電圧を用いなければならない場合には、上記式(2)により、出力コモン電圧Ｖoutcmも低い値となる。その結果、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回り飽和領域から外れ、差動増幅段の速度性能を劣化させる恐れが生じるという問題点があった。
【００１７】
このように、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のオーバードライブ電圧Ｖeffの電源電圧Ｖddに占める割合が大きくなると、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作に課せられるＤＣバイアス条件は厳しくなる。
【００１８】
すなわち、電源電圧Ｖddが比較的低い状況下で、ダイオード接続されたトランジスタを負荷として用いると、電源電圧Ｖddに対するＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpの占める割合も大きくなる。このため、出力コモン電圧Ｖoutcmが低く（あるいは高く（差動対がＰチャネルトランジスタで構成する場合））なりすぎて、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のうち、一方のトランジスタのドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回るようなバイアス条件となってしまう。その結果、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作からはずれ、著しい速度性能の劣化を引き起こす可能性が高くなる問題点があった。
【００１９】
この発明は上記問題点を解決するためになされたもので、電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器を得ることを目的とする。
【課題を解決するための手段】
【００２０】
この発明の一実施の形態の差動増幅回路によれば、増幅度合調整部を構成する第１及び第２の負荷用トランジスタを第３及び第４の負荷用トランジスタに対して並列に設ける。
【００２１】
そして、出力コモン電圧制御部より、一方及び他方差動トランジスタの制御電極に入力される一方入力信号及び他方入力信号の同相入力時において、差動出力が得られる第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、第３及び第４の負荷用トランジスタの制御電極に制御信号を出力する。この基準出力コモン電圧は、同相入力時に、第１及び第２の負荷用トランジスタがオフ状態になる基準条件を満足するように設定される。
【発明の効果】
【００２２】
この実施の形態によれば、上記基準条件を満足させて基準出力コモン電圧を設定して小振幅信号入力時には第１及び第２の負荷用トランジスタが共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、この実施の形態の差動増幅回路を高速動作させることができる。
【００２３】
また、この実施の形態の差動増幅回路は、大振幅信号入力時には第１及び第２の負荷用トランジスタの一方がオンすることによる第２の動作により、クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、この実施の形態の差動増幅回路を高速動作させることができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の原理となる差動増幅回路の概略構成を示す説明図である。
【図２】図１の差動増幅回路の入力電圧と制御回路電流との関係を示すグラフである。
【図３】図１の差動増幅回路の入力電圧と出力電圧との関係を示すグラフである。
【図４】図１で示した差動増幅回路を利用したＡ／Ｄ変換器の構成例を示す説明図である。
【図５】この発明の実施の形態１である差動増幅回路の構成を示す説明図である。
【図６】この発明の実施の形態２である差動増幅回路の構成を示す説明図である。
【図７】この発明の実施の形態３である差動増幅回路の構成を示す説明図である。
【図８】この発明の実施の形態４である差動増幅回路の構成を示す説明図である。
【図９】この発明の実施の形態５である差動増幅回路の構成を示す説明図である。
【図１０】この発明の実施の形態６である差動増幅回路の構成を示す説明図である。
【図１１】この発明の実施の形態７である差動増幅回路の概略構成を示す説明図である。
【図１２】この発明の実施の形態８である差動増幅回路の概略構成を示す説明図である。
【図１３】従来の差動増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００２５】
＜発明の原理＞
（構成）
図１はこの発明の原理となる差動増幅回路の概略構成を示す説明図である。同図に示すように、差動増幅回路２０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。一方及び他方差動トランジスタであるＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖss（第２の電源）との間に差動動作用定電流源である定電流源３が設けられる。定電流源３はノードＮ３，接地電位Ｖss間に定電流Ｉssを供給する。
【００２６】
また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１（第１の出力部）と電源Ｖdd（第１の電源）との間に増幅度合調整部１及び負荷素子１１が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２（第２の出力部）と電源Ｖddとの間に増幅度合調整部２及び負荷素子１２が互いに並列に介挿される。すなわち、増幅度合調整部１及び２は負荷素子１１及び１２に対応して設けられる。
【００２７】
増幅度合調整部１及び２は、第１及び第２の負荷部である負荷素子１１及び１２の両端の電位差（端子間電圧）が予め設定された閾値電圧より小さい時にオフし（両端の間がオープン状態となり）、上記端子間電圧が上記閾値電圧より大きい時にオンする。増幅度合調整部１及び２は、オン状態時に上記端子間電圧が広がり過ぎないように、すなわち、差動増幅回路２０の増幅度合がオフ状態時により低下するように働く。
【００２８】
上記閾値電圧は、差動増幅回路２０の出力コモン電圧Ｖoutcmを調整し、入力電圧Ｖinと基準電圧Ｖrefとが等しい入力状態（以下、「入力バランス状態」と称する）時に必ずオフ状態となるように設定される。
【００２９】
差動増幅回路２０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、負荷素子１１及び１２の端子間抵抗となる。負荷素子１１及び１２としては両端子間の抵抗成分が所望の出力抵抗を実現可能であれば、パッシブ素子でもアクティブ素子でも構わない。
【００３０】
そして、ＮＭＯＳトランジスタＭＮ１のゲートには入力電圧Ｖin（一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ２のゲートには基準電圧Ｖref（他方入力信号）が付与される。
【００３１】
（動作）
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる出力電位差となる。
【００３２】
この際、差動増幅回路２０の出力コモン電圧Ｖoutcmは、負荷素子１１及び１２を流れる電流１／2・Issと、出力抵抗Ｒoutによって、以下の式(3)で表される。
【００３３】
【数３】
【００３４】
ただし、差動増幅回路２０は、増幅度合調整部１及び２のオン，オフにより以下に示す２種類の動作を行う。
【００３５】
図２は入力電位差ＶinＤと増幅調整電流ＩＡとの関係を示すグラフである。また、図３は入力電位差ＶinＤと出力電圧Ｖoutとの関係を示すグラフである。なお、増幅調整電流ＩＡとは増幅度合調整部１及び２を流れる電流を意味する。また、前述したように、出力電圧Ｖoutは出力電圧Ｖoutｐと出力電圧Ｖoutｎとの差分（Ｖoutｐ−Ｖoutｎ）を意味し、入力電位差ＶinＤは入力電圧Ｖinと基準電圧Ｖrefとの差分（Ｖin−Ｖref）を意味する。
【００３６】
図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、増幅度合調整部１及び２はオフするため、増幅度合調整部１及び２に増幅調整電流ＩＡはほとんど流れない。すなわち、差動増幅回路２０は入力バランス状態ではオフし、増幅度合調整部１及び２が存在しない場合と等価な動作をする。
【００３７】
その結果、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２と同様に線形関係となる第１の動作を実行する。
【００３８】
上記第１の動作は、増幅度合調整部１及び２が入力バランス状態でオフするように、定電流Ｉss及び出力抵抗Ｒoutを選択することによって、必ず入力バランス状態（入力電位差ＶinＤ＝０Ｖ）では必ず増幅度合調整部１及び２はオープン状態となり増幅調整電流ＩＡは流れず、出力電圧Ｖoutｐ及び出力電圧Ｖoutｎには影響を及ぼさない。
【００３９】
一方、図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、増幅度合調整部１及び２のうち一方はオンするため、オン状態の増幅度合調整部１（２）に増幅調整電流ＩＡが流れ出す。その結果、増幅度合調整部１及び負荷素子１１からなる合成抵抗成分は負荷素子１１のみの抵抗成分より低下する現象、及び増幅度合調整部２及び負荷素子１２からなる合成抵抗成分は負荷素子１２のみの抵抗成分より低下する現象のうち、一方の現象が発生する。
【００４０】
したがって、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２よりも増幅率が低下した非線形な関係となる第２の動作を実行する。すなわち、増幅度合調整部１及び２のうち一方がオン状態となることにより、差動増幅回路２０の増幅度合は低下する。
【００４１】
上記第２の動作は、入力電位差ＶinＤが閾値電圧ＶＸを超える大振幅入力時では、増幅度合調整部１及び２の一方がオンすることになる。以下、増幅度合調整部１がオンしたと仮定して説明する。増幅度合調整部１において増幅調整電流ＩＡが流れ始め、出力電圧Ｖoutｎは増幅度合調整部１が存在しない場合と比較して高い電位となる。これは、大振幅入力時に差動増幅段の差動出力である出力電圧Ｖoutに対するクランプ効果となる。
【００４２】
なお、正確には入力電位差ＶinＤが閾値電圧ＶＸを上回るとき、電源電圧Ｖddと出力電圧Ｖoutｐとの電位差あるいは電源電圧Ｖddと出力電圧Ｖoutｎとの電位差が所定の出力閾値電圧を上回ることにより、上記第１の動作から上記第２の動作に切り替わる。
【００４３】
差動増幅回路２０を含むコンパレータを高速動作させるためには、小振幅信号入力時にはその差動出力を大きく増幅し微小な入力電位差を判定する必要がある。差動増幅回路２０は、増幅度合調整部１及び２は共にオフすることによる上記第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。
【００４４】
一方、大振幅信号入力時には、オーバードライブリカバリのために差動出力が大きくなりすぎないようにすることが望まれる。差動増幅回路２０は、増幅度合調整部１及び２の一方がオンすることによる第２の動作により、差動増幅回路２０の増幅度合を抑制する上記クランプ効果を発揮させることによりコンパレータの高速動作を可能とする効果を奏する。
【００４５】
このように、本願発明は、増幅度合調整部１及び２により、入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが閾値電圧ＶＸを超えたとき、動作状態となり差動増幅回路２０の増幅度合を低下させることができるため、電源電圧が比較的小さい場合においても性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得ることができる。
【００４６】
図４は、図１で示した差動増幅回路２０を利用したＡ／Ｄ変換器の構成例を示す説明図である。図４では、ｎビットフラッシュ型Ａ／Ｄ変換器の構成を示している。同図に示すＡ／Ｄ変換器は基準電圧設定部６５、プリアンプ部６１、ラッチ部６３及びエンコーダ６４から構成される。
【００４７】
基準電圧設定部６５は基準電圧ＶＲＴ，基準電圧ＶＲＢ間に直列に接続された複数（（２n−２）個の抵抗ラダーＲＲより構成される。プリアンプ部６１は並列に設けられる複数（２n−１）個のプリアンプＰＡより構成される。ラッチ部３３は複数のプリアンプＰＡに対応して設けられる複数（２n−１）個）のラッチ（回路）ＬＴより構成される。
【００４８】
プリアンプＰＡは、共通に入力されるアナログ入力信号Ｖinを正入力に受け、基準電圧設定部６５よりで生成される基準電圧Ｖrefを負入力に受ける。図１で示した本願発明の差動増幅回路２０はこのプリアンプＰＡとして用いられる。
【００４９】
基準電圧設定部６５より得られる基準電圧Ｖrefは、基準電圧ＶＲＴ〜基準電圧ＶＲＢ（＜ＶＲＴ）間に直列に設けられる複数の抵抗ラダーＲＲの抵抗比によって、複数種類の電圧のうちいずれかとなる。
【００５０】
各プリアンプＰＡ（差動増幅回路２０）は、正入力より得られる入力電圧Ｖinと負入力より得られる基準電圧Ｖrefとの電位差を増幅して正出力及び負出力より正出力信号及び負出力信号を後段のラッチＬＴに出力する。
【００５１】
プリアンプＰＡの後段に設けられるラッチＬＴは、対応するプリアンプＰＡの出力（正出力信号及び負出力信号）に基づき“０”，“１”を判定し、その判定結果（“０”，“１”）を温度計符号Ｄ６３として出力する。プリアンプＰＡとラッチＬＴとによってコンパレータを構成することになる。
【００５２】
このように、（２n−１）個のプリアンプＰＡの後段に配置されたラッチＬＴから出力される判定結果が、（２n−１）ビットの温度計符号Ｄ６３として次段に設けられるエンコーダ６４に付与される。
【００５３】
エンコーダ６４は、（２n−１）ビットの温度計符号Ｄ６３に基づき、ｎビットのバイナリ―信号に変換し、バイナリの出力データＤ６４として出力する。
【００５４】
このように、本願発明の差動増幅回路をＡ／Ｄ変換器のプリアンプＰＡに用いることにより、プリアンプＰＡは小振幅信号入力時には差動出力を大きく増幅し微小な入力電位差を判定し、大振幅信号入力時にはり差動出力が大きくなりすぎず良好なオーバードライブリカバリを発揮する差動増幅動作を行うことができる。
【００５５】
その結果、本願発明の差動増幅回路を有するＡ／Ｄ変換器は比較的低い電源電圧で動作させても良好なＡ／Ｄ変換特性を発揮することができる。
【００５６】
＜実施の形態１＞
図５はこの発明の実施の形態１である差動増幅回路の構成を示す説明図である。同図に示すように、実施の形態１の差動増幅回路２１は差動増幅器ＤＡ０、レプリカ回路４及びコンパレータ５から構成される。
【００５７】
差動増幅器ＤＡ０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３が設けられる。
【００５８】
また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。このように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が第１〜第４の負荷用トランジスタとして電源電圧Ｖdd，ノードＮ１あるいはノードＮ２間に設けられる。
【００５９】
ＰＭＯＳトランジスタＭＰ１はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。ＰＭＯＳトランジスタＭＰ３はソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。
【００６０】
ＰＭＯＳトランジスタＭＰ２はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ４はソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートにはコンパレータ５の出力信号Ｓ５がバイアス電圧として付与される。
【００６１】
ＰＭＯＳトランジスタＭＰ３及びＭＰ４は図１の負荷素子１１及び１２として機能し、ＰＭＯＳトランジスタＭＰ１及びＭＰ２は図１の増幅度合調整部１及び２として機能する。
【００６２】
レプリカ回路４はＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。第１及び第２のレプリカ負荷用トランジスタであるＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒはＰＭＯＳトランジスタＭＰ１及びＭＰ３と等価なサイズ（トランジスタサイズ等、特性がすべて同一）で形成される。同様にして、レプリカ差動トランジスタであるＮＭＯＳトランジスタＭＮ１ｒはＮＭＯＳトランジスタＭＮ１と等価なサイズで形成される。また、レプリカ動作用定電流源である定電流源３ｒは定電流源３の定電流Ｉssの半分の１／２・Ｉssの定電流を供給する。
【００６３】
コンパレータ５の正入力に接続されるノードＮ１２と電源電圧Ｖddとの間にＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒが並列に設けられる。ＰＭＯＳトランジスタＭＰ１ｒはゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ３ｒはソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続され、ゲートにコンパレータ５からの出力信号Ｓ５を受ける。
【００６４】
一方、ノードＮ１２，接地電位Ｖss間にＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒが直列に設けられる。ＮＭＯＳトランジスタＭＮ１ｒのドレインはノードＮ１２に接続され、ゲートに基準電圧Ｖrefを受ける。そして、ＮＭＯＳトランジスタＭＮ１ｒと接地電位Ｖssとの間に定電流源３ｒが設けられる。
【００６５】
コンパレータ５は正入力がノードＮ１２に接続され、負入力に基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ５の出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００６６】
レプリカ回路４及びコンパレータ５によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００６７】
このように、レプリカ回路４及びコンパレータ５では、レプリカ回路４の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ５が調節される。
【００６８】
したがって、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与されるコンパレータ５からの出力信号Ｓ５によって、差動増幅器ＤＡ０の同相入力時における出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。すなわち、入力電位差ＶinＤ＝０のバランス状態時（同相入力時）の差動増幅回路２１の出力電圧Ｖoutｐ及び出力電圧Ｖoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。
【００６９】
その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【００７０】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、ダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【００７１】
このため、入力バランス状態を含む小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅器ＤＡ０の出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ５が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。このように、レプリカ回路４及びコンパレータ５はＰＭＯＳトランジスタＭＰ３及びＭＰ４に対する出力コモン電圧制御部として機能する。
【００７２】
上記基準条件を一般化した場合を想定し、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に相当するＰ型あるいはＮ型のトランジスタの閾値電圧をＶＴとし、電源電圧Ｖddに相当する電圧をＶＣ（通常、電源電圧Ｖddあるいは接地電位Ｖss）とする。この場合、基準出力コモン電圧Ｖoutcm_idealは、入力電位差ＶinＤ＝“０”のバランス状態時に、｛｜ＶＣ−Ｖoutcm_ideal｜＜ＶＴ｝が基準条件となる。この基準条件を満足させることにより、入力電位差ＶinＤが“０”のバランス状態時には、上記Ｐ型あるいはＮ型のトランジスタをオフさせることができる。
【００７３】
負荷として受動素子を用いる場合には、温度、電源電圧等の条件が変化することに応じて、出力コモン電圧Ｖoutcmが変動してしまう。しかし、実施の形態１では、差動増幅器ＤＡ０の一部と等価に構成されるレプリカ回路４のノードＮ１２より得られる基準出力電圧と基準出力コモン電圧Ｖoutcm_idealとの比較結果に基づくコンパレータ５の出力信号Ｓ５による制御を行うことにより、上述した条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【００７４】
さらに、小振幅信号入力時には、ダイオード接続トランジスタであるＰＭＯＳトランジスタＭＰ１及びＭＰ２はオフ状態となっているため、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のチャネル領域に反転層が形成されず出力ノードの寄生容量（ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲート，ソース間容量）も従来回路と比較して小さくなり、高速化が期待できる。
【００７５】
小振幅信号入力時には、差動増幅器ＤＡ０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。
【００７６】
一方、大振幅信号入力時には出力ノードであるノードＮ１及びノードＮ２のうち、一方のノードにおいて、｛（Ｖdd − Ｖoutｐ（Ｖoutｎ））＞ Ｖth(MP1 or MP2)｝というオン条件が成立することになる。その結果、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のうち、上記オン条件を満足したトランジスタがオン状態となる。ノードＮ１及びノードＮ２のうち、オン状態のトランジスタ側のノードでは、当該トランジスタがオン状態となることによりクランプ効果が発揮される結果、ノードにおける電位の下がりが、ダイオード接続トランジスタＭＰ１，ＭＰ２を有しない構成と比較して抑えられる。このように、ＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅器ＤＡ０の増幅度合が抑えられ、オーバードライブリカバリの高速化が期待できる効果を奏する。
【００７７】
実施の形態１の差動増幅回路２１は、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定して小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２が共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。
【００７８】
その結果、差動増幅回路２１において、差動増幅段を構成するＮＭＯＳトランジスタＭＮ１及びＭＮ２が線形領域に陥ることを極力回避し、差動増幅段の速度性能劣化を防ぐことができるため、差動増幅回路２１を（含むコンパレータを）高速動作させることができる。
【００７９】
また、実施の形態１の差動増幅回路２１は、大振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２１を高速動作させることができる。
【００８０】
＜実施の形態２＞
図６はこの発明の実施の形態２となる差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２２はｎ個（ｎ≧２）の差動増幅段ＤＡ１〜ＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【００８１】
差動増幅段ＤＡ１〜ＤＡｎはそれぞれ図５で示した実施の形態１の差動増幅器ＤＡ０と等価の構成を呈している。ただし、差動増幅段ＤＡ１〜ＤＡｎそれぞれに入力される基準電圧Ｖrefはラダー抵抗等で生成された基準電圧であり、最小基準電圧ＶＲＢと最大基準電圧ＶＲＴとの間で、差動増幅段ＤＡ１〜ＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。
【００８２】
例えば、図４で示したＡ／Ｄ変換器において、プリアンプＰＡとして差動増幅回路２２が用いられる場合、複数のプリアンプＰＡ（差動増幅回路２２）は、基準電圧設定部６５によって最大基準電圧ＶＲＴ〜最小基準電圧ＶＲＢ間において段階的に異なる値に設定される複数の基準電圧に対応して並列に設けられる。
【００８３】
このように、ｎ個の差動増幅段ＤＡ１〜ＤＡｎは、異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器（プリアンプ＋ラッチ）のプリアンプとして用いられるケースが考えられる。なお、差動増幅段ＤＡ１〜ＤＡｎそれぞれの構成及び動作は実施の形態１の差動増幅器ＤＡ０と同様であるため説明は省略する。
【００８４】
レプリカ回路６は実施の形態１のレプリカ回路４と同様、ＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。その構成及び動作は実施の形態１のレプリカ回路４と同様であるため、説明を省略する。ただし、ＮＭＯＳトランジスタＭＮ１ｒのゲートには基準電圧Ｖrefmが付与される。基準電圧Ｖrefmは最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間の所定の中間電圧に設定される。
【００８５】
コンパレータ７は正入力がノードＮ１２に接続され、負入力にレプリカ回路６より基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ７の出力信号Ｓ７が差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに共通に付与される。
【００８６】
レプリカ回路６及びコンパレータ７によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ７がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００８７】
したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。
【００８８】
このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。
【００８９】
その際、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおけるダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【００９０】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【００９１】
このため、入力バランス状態を含む小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響しない。したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。
【００９２】
このように、差動増幅段ＤＡ１〜ＤＡｎそれぞれと等価なレプリカ回路６とコンパレータ７とにより得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【００９３】
小振幅信号入力時には、差動増幅段ＤＡ１〜ＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＤＡ１〜ＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。
【００９４】
一方、大振幅信号入力時には、実施の形態１の差動増幅器ＤＡ０の場合と同様、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅段ＤＡ１〜ＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。
【００９５】
実施の形態２の差動増幅回路２２は、小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２２を含むコンパレータを高速動作させることができる。
【００９６】
また、実施の形態２の差動増幅回路２２は、大振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２２を含むコンパレータの高速動作させることができる。
【００９７】
また、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１と比較して以下の優位性を有している。差動増幅回路２１の場合、一つの差動増幅器ＤＡ０に対して一つのレプリカ回路４及びコンパレータ５を設ける構成である。一方、実施の形態２の差動増幅回路２２は、ｎ個の差動増幅段ＤＡ１〜ＤＡｎに対して一つのレプリカ回路６及びコンパレータ７を設ける構成である。
【００９８】
したがって、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。
【００９９】
なお、実施の形態２では、差動増幅段ＤＡ１〜ＤＡｎに対して代表的なレプリカ回路６（基準電圧Ｖrefmが入力されるレプリカ回路）に基づきコンパレータ７より出力信号Ｓ７を共通バイアス電圧として用いている。このため、差動増幅段ＤＡ１〜ＤＡｎ間での出力コモン電圧Ｖoutcmの変動が懸念される。そこで、そのような変動幅を極力抑えるために、上述したように、可能な限り出力抵抗Ｒoutが小さくなるようにトランジスタサイズ等を設定している。
【０１００】
＜実施の形態３＞
図７はこの発明の実施の形態３である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２３はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【０１０１】
同図に示すように、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれ二対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２の組とＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の組）を有する。
【０１０２】
ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２（第１の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１３と接地電位Ｖssとの間に定電流源１３が設けられる。定電流源１３は定電流Ｉssを供給する。
【０１０３】
また、ＮＭＯＳトランジスタＭＮ１１のドレインであるノードＮ１と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０（実施の形態２の差動増幅段ＤＡ１〜ＤＡｎ）と同様、ＰＭＯＳトランジスタＭＰ１及びＭＰ３が並列に設けられる。ＮＭＯＳトランジスタＭＮ１２のドレインであるノードＮ２と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０と同様、ＰＭＯＳトランジスタＭＰ２及びＭＰ４が並列に設けられる。
【０１０４】
ＮＭＯＳトランジスタＭＮ１１のゲート（第１正入力）には入力電圧Ｖinｐ（第１一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１２のゲート電極（第１負入力）には基準電圧Ｖrefp（第１他方入力信号）が付与される。
【０１０５】
ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４（第２の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１４と接地電位Ｖssとの間に定電流源１４が設けられる。定電流源１４は定電流Ｉssを供給する。
【０１０６】
また、ＮＭＯＳトランジスタＭＮ１３のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＭＮ１４のドレインはノードＮ２に接続される。
【０１０７】
ＮＭＯＳトランジスタＭＮ１３のゲート（第２正入力）には基準電圧Ｖrefn（第２一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１４のゲート（第２負入力）には入力電圧Ｖinｎ（第２他方入力信号）が付与される。
【０１０８】
なお、入力電圧Ｖinｐと入力電圧Ｖinｎとは以下の式(4)〜式(6)の関係を有する。式(6)における入力電圧Ｖinｐ(t)，入力電圧Ｖinｎ(t)は入力電圧Ｖinｐ及び入力電圧Ｖinｎの経時変化を意味する。
【０１０９】
【数４】
【０１１０】
【数５】
【０１１１】
【数６】
【０１１２】
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のゲートに付与される入力電圧Ｖinｐと基準電圧Ｖrefpとの電位差と、差動対をなすＮＭＯＳトランジスタＭＮ１３及びＭＮ１４のゲートに付与される基準電圧Ｖrefnと入力電圧Ｖinｎとの電位差とが増幅される。
【０１１３】
その結果、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのノードＮ１より負の出力電圧Ｖoutｎが得られ、ノードＮ２より正の出力電圧Ｖoutｐが得られる。
【０１１４】
なお、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれに入力される基準電圧Ｖrefは、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎの場合と同様、差動増幅段ＷＤＡ１〜ＷＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。すなわち、差動増幅段ＷＤＡ１〜ＷＤＡｎは例えば異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器のプリアンプとして用いられる。
【０１１５】
レプリカ回路６及びコンパレータ７の構成及び動作は図６で示した実施の形態２と同様である。ただし、定電流源３ｒは差動増幅段ＷＤＡ１〜ＷＤＡｎに適合させるべく定電流Ｉssを供給している。
【０１１６】
したがって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。
【０１１７】
このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。
【０１１８】
その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続された差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【０１１９】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態ではオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【０１２０】
このため、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。
【０１２１】
このように、実施の形態３の差動増幅回路２３は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれと等価なレプリカ回路６及びコンパレータ７より得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【０１２２】
小振幅信号入力時には、差動増幅段ＷＤＡ１〜ＷＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。
【０１２３】
一方、大振幅信号入力時には、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎと同様、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２によるクランプ効果によって、差動増幅段ＷＤＡ１〜ＷＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。
【０１２４】
実施の形態３の差動増幅回路２３は、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２３を高速動作させることができる。
【０１２５】
また、実施の形態３の差動増幅回路２３は、大振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２３を含むコンパレータの高速動作させることができる。
【０１２６】
また、実施の形態３の差動増幅回路２３は実施の形態２の差動増幅回路２２と同様、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態３の差動増幅回路２３は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。
【０１２７】
さらに、実施の形態３の差動増幅回路２３は、４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを用いているため、２入力の差動増幅段ＤＡ１〜ＤＡｎを用いた差動増幅回路２２に比べ、入力振幅を２倍に拡げることができるため、ＤＣバイアス設計が困難となる低電圧動作時においても精度良く増幅動作を行う効果を奏する。
【０１２８】
なお、実施の形態３の差動増幅回路２３は、実施の形態２の差動増幅回路２２の２入力差動増幅段ＤＡ１〜ＤＡｎに置き換えて４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを設けた構成をしましたが、同様にして、実施の形態１の差動増幅回路２１の２入力の差動増幅器ＤＡ０に置き換えて４入力の差動増幅器を設ける構成も勿論考えられる。
【０１２９】
＜実施の形態４＞
図８はこの発明の実施の形態４である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２４はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【０１３０】
同図に示すように、実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、ノードＮ１，ノードＮ２間にスイッチ８を設けたことを特徴としている。
【０１３１】
スイッチ８は、図示しないクロック信号で制御され、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８がオン状態となりノードＮ１，ノードＮ２間を短絡し、残りの期間はスイッチ８がオフ状態となり、ノードＮ１，ノードＮ２間を電気的に独立した状態にする。なお、他の構成は図７で示した実施の形態３と同様であるため、説明を省略する。
【０１３２】
実施の形態４の差動増幅回路２４は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１３３】
実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８によって出力ノードであるノードＮ１，Ｎ２間を短絡することができる。したがって、大振幅信号入力時に出力が大きく開いた状態（出力電圧Ｖoutが大きくなった状態）からのリカバリーを加速させることになり、オーバードライブリカバリの高速化を図ることができるという効果を奏する。
【０１３４】
なお、スイッチ８は実施の形態１の差動増幅器ＤＡ０、実施の形態２の２入力の差動増幅段ＤＡ１〜ＤＡｎのノードＮ１，ノードＮ２間に設けることができ、この場合においても、同様にオーバードライブリカバリの高速化を図ることができるという効果を奏する。
【０１３５】
＜実施の形態５＞
図９はこの発明の実施の形態５である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２５はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、並びにアベレージング抵抗ＲＡｐ及び抵抗ＲＡｎから構成される。
【０１３６】
同図に示すように、アベレージング終端回路１５，１６間において、直列に接続された複数のアベレージング抵抗ＲＡｐ及び複数のアベレージング抵抗ＲＡｎが設けられる。
【０１３７】
複数のアベレージング抵抗ＲＡｐは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）（ｋ＝１〜（ｎ−１）のいずれか）の正出力であるノードＮ２，Ｎ２間に一つの割合で設けられる。
【０１３８】
同様にして、複数のアベレージング抵抗ＲＡｎは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）の負出力であるノードＮ１，Ｎ１間に一つの割合で設けられる。
【０１３９】
図４で示したＡ／Ｄ変換器を例に挙げれば、プリアンプ部６１のプリアンプＰＡを差動増幅回路２５で構成した場合、隣接するプリアンプＰＡの正出力間にアベレージング抵抗ＲＡｐが設けられ、隣接するプリアンプＰＡの負出力間にアベレージング抵抗ＲＡｎが設けられることになる。
【０１４０】
なお、他の構成は図８で示した実施の形態４と同様であるため、説明を省略する。実施の形態５の差動増幅回路２５は、実施の形態４の差動増幅回路２４と同様の効果を奏するともに、さらに、以下の効果を奏する。
【０１４１】
実施の形態５の差動増幅回路２５は、アベレージング終端回路１５，１６間に複数のアベレージング抵抗ＲＡｐ及びアベレージング抵抗ＲＡｎが設けられことによるアベレージングが採用されている。このため、デバイスミスマッチに起因するオフセット電流を平均化し、実施の形態４の差動増幅回路２４と比較してランダムオフセットの影響を緩和することができる効果を奏する。
【０１４２】
なお、アベレージングの詳細については、例えば、"H. Pan and A. A. Abidi, “Spatial Filtering in Flash A/D Converters,” IEEE Trans. Circuits and System II : Anlog and Digital Signal Processing, pp. 424-463, Aug. 2003"等に開示されている。
【０１４３】
また、実施の形態５では図９で示した実施の形態４の構成にアベレージング抵抗ＲＡｐ，ＲＡｎ及びアベレージング終端回路１５，１６を設けた構成を示したが、同様にして図８で示した実施の形態３の構成にも設けることができることは勿論である。また、図７で示した実施の形態２の複数の差動増幅段ＤＡ１〜ＤＡｎのうち隣接する差動増幅段の正出力間及び負出力間にも設けることも勿論可能である。
【０１４４】
＜実施の形態６＞
図１０はこの発明の実施の形態６である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２６はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５１から構成される。
【０１４５】
同図に示すように、基準出力コモン電圧生成回路５１は電源電圧Ｖdd，接地電位Ｖss間に直列に設けられた負荷素子１７及び定電流源１８より構成される。負荷素子１７の一端は電源電圧Ｖddを受け、他端と接地電位Ｖssとの間に定電流源１８が設けられる。そして、負荷素子１７，定電流源１８間のノードＮ５１より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。
【０１４６】
実施の形態６の差動増幅回路２６は、実施の形態５の差動増幅回路２５と同様の効果を奏するとおおに、さらに、以下の効果を奏する。
【０１４７】
基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２６の基準出力コモン電圧生成回路５１では、上記電位差（Ｖdd−Ｖoutcm_ideal）は、負荷素子１７の抵抗値と、定電流源１８の定電流値とにより決定されるため、電源電圧Ｖdd変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。
【０１４８】
なお、実施の形態６の基準出力コモン電圧生成回路５１は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。
【０１４９】
＜実施の形態７＞
図１１はこの発明の実施の形態７である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２７はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５２から構成される。
【０１５０】
同図に示すように、基準出力コモン電圧生成回路５２は電源電圧Ｖdd，接地電位Ｖss間に直列抵抗群１９が設けられる。直列抵抗群１９は、直列に接続された複数の抵抗Ｒcmより構成され、複数の抵抗Ｒcmのうち所定の抵抗Ｒcm，Ｒcm間のノードＮ５２より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。
【０１５１】
実施の形態７の差動増幅回路２７は、実施の形態５の差動増幅回路２５と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１５２】
基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２７の基準出力コモン電圧生成回路５２では、電源電圧Ｖddの抵抗Ｒcmによる抵抗分圧で基準出力コモン電圧Ｖoutcm_idealを生成しているため、電源電圧Ｖddが変動すると、電位差（Ｖdd−Ｖoutcm_ideal）も変動してしまう。
【０１５３】
しかし、プロセス変動や、温度特性により各抵抗Ｒcmの抵抗値が変動しても、抵抗分圧で生成される基準出力コモン電圧Ｖoutcm_idealの値は変動しない。すなわち、実施の形態７の差動増幅回路２７は、基準出力コモン電圧生成回路５２内の各抵抗Ｒcmが変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。この効果は、抵抗Ｒcmの抵抗値の変動による電位差（Ｖdd−Ｖoutcm_ideal）の変動量が電源電圧Ｖddの変動による上記変動量を上回る場合に有効である。
【０１５４】
なお、実施の形態７の基準出力コモン電圧生成回路５２は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。
【０１５５】
＜実施の形態８＞
図１２はこの発明の実施の形態８である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２８はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路９及びコンパレータ７から構成される。
【０１５６】
同図に示すように、実施の形態８の差動増幅回路２８は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、電源電圧Ｖdd，ノードＮ１間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ３と並列に定電流源４１を設け、電源電圧Ｖdd，ノードＮ２間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ４と並列に定電流源４２を設けている。定電流源４１は差動対をなるＮＭＯＳトランジスタＭＮ１１及びＭＮ１２を流れる電流量の一部をバイパスする働きを有する。同様にして、定電流源４２は差動対をなるＮＭＯＳトランジスタＭＮ１３及びＭＮ１４を流れる電流量の一部をバイパスする働きを有する。なお、他の構成は、図８で示した実施の形態４と同様であるため、説明を省略する。
【０１５７】
一方、レプリカ回路９は、電源電圧Ｖdd，ノードＮ１２間において、ＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒと並列に定電流源４３を設けている。定電流源４３はＮＭＯＳトランジスタＭＮ１ｒを流れる電流をバイパスする働きを有する。他の構成は図８で示した実施の形態４のレプリカ回路６と同様であるため説明を省略する。
【０１５８】
実施の形態８の差動増幅回路２８は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１５９】
実施の形態８の差動増幅回路２８は、追加された定電流源４１，４２によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの差動対に流れる電流の一部をバイパスすることにより、負荷となるゲートにバイアスされたＰＭＯＳトランジスタＭＰ３及びＭＰ４を流れる電流を調節することができる。すなわち、定電流源４１，４２の追加によって、差動増幅段の出力抵抗、出力コモン電圧Ｖoutcmとは、独立して差動対を流れる電流を設定することができる。
【０１６０】
また、レプリカ回路９においても、定電流源４１，４２と等価な定電流源４３を設けることにより、定電流源４１，４２を有する差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれとの等価性を維持することができる。
【０１６１】
なお、実施の形態８では、図９で示した実施の形態５の差動増幅回路２５に定電流源４１〜４３を設けた構成を示したが同様にして、実施の形態１〜実施の形態４の差動増幅回路２１〜２４，実施の形態６及び実施の形態７の差動増幅回路２６及び差動増幅回路２７に定電流源４１〜４３を設けることができるのは勿論である。
【符号の説明】
【０１６２】
１，２ 増幅度合調整部、４，６，９ レプリカ回路、５，７ コンパレータ、１１，１２ 負荷素子、１７ 負荷素子、１８，４１〜４３ 定電流源、１９ 直列抵抗群、２０〜２８ 差動増幅回路、５１，５２ 基準出力コモン電圧生成回路、６１ プリアンプ部、６３ ラッチ部、６４ エンコーダ、６５ 基準電圧設定部、ＤＡ１〜ＤＡｎ，ＷＤＡ１〜ＷＤＡｎ 差動増幅段、ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ４ ＰＭＯＳトランジスタ。
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換器の要素回路である比較器を構成する差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
ＨＤＤ（Hard Disk Drive）や、ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disc Drive）のリードチャネル、つまりディスクに記録された信号を読み取る系においては、信号処理（復調）をディジタル信号処理で行う場合、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器が必須となる。ＨＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、１ＧＳ/Ｓを超えるような超高速のＡ／Ｄ変換器が不可欠である。
【０００３】
従来の比較的高い電源電圧Ｖddを動作電源とする差動増幅器（差動増幅段）では、トランジスタのゲートとドレインが接続（以下、「ダイオード接続」と称する）されたトランジスタ素子を負荷として広く用いられてきた。ダイオード接続されたトランジスタ負荷は、大振幅信号入力時に差動増幅段の出力が開き過ぎるのを防ぐ、クランプ効果を発揮する。
【０００４】
コンパレータの速度性能は、その出力が大きく開いた状態から、小さな入力が与えられる入力条件での挙動（以下、「オーバードライブリカバリ」と称する）で正しい判定が行えるかどうかは重要な特性となる。ダイオード接続されたトランジスタのクランプ効果は、オーバードライブリカバリの高速化に役立つ。
【０００５】
図１３は従来の差動増幅器の構成を示す回路図である。図１３で示す差動増幅器３０は例えば非特許文献１に開示されている。同図に示すように、差動増幅器３０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２）を有する。ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３１が設けられる。
【０００６】
また、ＮＭＯＳトランジスタＭＮ３１のドレインであるノードＮ１と電源Ｖddとの間にダイオード接続のＰＭＯＳトランジスタＭＰ３１が介挿され、ＮＭＯＳトランジスタＭＮ３２のドレインであるノードＮ２と電源Ｖddとの間にダイオード接続されたＰＭＯＳトランジスタＭＰ３２が介挿される。すなわち、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のソースが電源電圧Ｖddを受け、ゲート及びドレインがノードＮ１及びノードＮ２に接続される。
【０００７】
ＮＭＯＳトランジスタＭＮ３１のゲートには入力電圧Ｖinが付与され、ＮＭＯＳトランジスタＭＮ３２のゲートには基準電圧Ｖrefが付与される。
【０００８】
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる電位差となる。
【０００９】
図１３で示した差動増幅器３０の入力電圧Ｖinの振幅が十分小さい小振幅信号入力時における増幅率(ＤＣゲイン)を考える。差動増幅器３０において、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のトランスコンダクタンスＧｍnと出力端子であるノードＮ１及びＮ２のうち一方に接続されている、ＰＭＯＳトランジスタＭＰ３１あるいはＭＰ３２の抵抗成分(以下、「出力抵抗Ｒout」と称する)によって、増幅率は以下の式(1)で表される。
【００１０】
【数１】
【００１１】
出力抵抗Ｒoutは、差動増幅段の負荷の構造によって異なる。上記差動増幅器３０では、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２を負荷素子として用いている。したがって、差動増幅器３０において、小振幅信号入力時の出力抵抗Ｒoutは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２それぞれのドレイン・ソース間抵抗（以下、「Ｒds」と称する）を無視すると、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のトランスコンダクタンスＧｍpの逆数１／Ｇmpと近似的に表される。
【００１２】
また、上記小振幅信号入力を超える入力電位差ＶinＤの振幅入力を含む大振幅信号入力時においては、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２は、大振幅信号入力により強くオンすることにより、出力抵抗Ｒoutが低くなり、差動増幅器３０の増幅度合が低下し、出力電圧Ｖoutが大きくなり過ぎるのを防ぎ、オーバードライブリカバリの高速化に役立つ。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series “Design of Analog CMOS Integrated Circuits”page 100-134
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１３で示した差動増幅器３０では、出力コモン電圧（以下、「Voutcm」と称する）がダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のゲート-ソース間電圧電圧Ｖgsで決定される。なお、出力コモン電圧Ｖoutcmとは、入力電圧Ｖinと基準電圧Ｖrefとが等しい（入力電位差ＶinＤ＝０）同相入力時にノードＮ１及びノードＮ２に現れる出力電圧Ｖoutｎ及び出力電圧Ｖoutｐ（＝Ｖoutｎ）を意味する。差動増幅器３０における出力コモン電圧Ｖoutcmは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧を「Ｖtp」、オーバードライブ電圧を「Ｖeffp」とすると、以下の式(2)で表される。
【００１５】
【数２】
【００１６】
出力コモン電圧ＶoutcmがＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpで制限されており、電源電圧Ｖddとして低い電圧を用いなければならない場合には、上記式(2)により、出力コモン電圧Ｖoutcmも低い値となる。その結果、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回り飽和領域から外れ、差動増幅段の速度性能を劣化させる恐れが生じるという問題点があった。
【００１７】
このように、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のオーバードライブ電圧Ｖeffの電源電圧Ｖddに占める割合が大きくなると、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作に課せられるＤＣバイアス条件は厳しくなる。
【００１８】
すなわち、電源電圧Ｖddが比較的低い状況下で、ダイオード接続されたトランジスタを負荷として用いると、電源電圧Ｖddに対するＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpの占める割合も大きくなる。このため、出力コモン電圧Ｖoutcmが低く（あるいは高く（差動対がＰチャネルトランジスタで構成する場合））なりすぎて、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のうち、一方のトランジスタのドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回るようなバイアス条件となってしまう。その結果、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作からはずれ、著しい速度性能の劣化を引き起こす可能性が高くなる問題点があった。
【００１９】
この発明は上記問題点を解決するためになされたもので、電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器を得ることを目的とする。
【課題を解決するための手段】
【００２０】
この発明の一実施の形態の差動増幅回路によれば、増幅度合調整部を構成する第１及び第２の負荷用トランジスタを第３及び第４の負荷用トランジスタに対して並列に設ける。
【００２１】
そして、出力コモン電圧制御部より、一方及び他方差動トランジスタの制御電極に入力される一方入力信号及び他方入力信号の同相入力時において、差動出力が得られる第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、第３及び第４の負荷用トランジスタの制御電極に制御信号を出力する。この基準出力コモン電圧は、同相入力時に、第１及び第２の負荷用トランジスタがオフ状態になる基準条件を満足するように設定される。
【発明の効果】
【００２２】
この実施の形態によれば、上記基準条件を満足させて基準出力コモン電圧を設定して小振幅信号入力時には第１及び第２の負荷用トランジスタが共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、この実施の形態の差動増幅回路を高速動作させることができる。
【００２３】
また、この実施の形態の差動増幅回路は、大振幅信号入力時には第１及び第２の負荷用トランジスタの一方がオンすることによる第２の動作により、クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、この実施の形態の差動増幅回路を高速動作させることができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の原理となる差動増幅回路の概略構成を示す説明図である。
【図２】図１の差動増幅回路の入力電圧と制御回路電流との関係を示すグラフである。
【図３】図１の差動増幅回路の入力電圧と出力電圧との関係を示すグラフである。
【図４】図１で示した差動増幅回路を利用したＡ／Ｄ変換器の構成例を示す説明図である。
【図５】この発明の実施の形態１である差動増幅回路の構成を示す説明図である。
【図６】この発明の実施の形態２である差動増幅回路の構成を示す説明図である。
【図７】この発明の実施の形態３である差動増幅回路の構成を示す説明図である。
【図８】この発明の実施の形態４である差動増幅回路の構成を示す説明図である。
【図９】この発明の実施の形態５である差動増幅回路の構成を示す説明図である。
【図１０】この発明の実施の形態６である差動増幅回路の構成を示す説明図である。
【図１１】この発明の実施の形態７である差動増幅回路の概略構成を示す説明図である。
【図１２】この発明の実施の形態８である差動増幅回路の概略構成を示す説明図である。
【図１３】従来の差動増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００２５】
＜発明の原理＞
（構成）
図１はこの発明の原理となる差動増幅回路の概略構成を示す説明図である。同図に示すように、差動増幅回路２０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。一方及び他方差動トランジスタであるＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖss（第２の電源）との間に差動動作用定電流源である定電流源３が設けられる。定電流源３はノードＮ３，接地電位Ｖss間に定電流Ｉssを供給する。
【００２６】
また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１（第１の出力部）と電源Ｖdd（第１の電源）との間に増幅度合調整部１及び負荷素子１１が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２（第２の出力部）と電源Ｖddとの間に増幅度合調整部２及び負荷素子１２が互いに並列に介挿される。すなわち、増幅度合調整部１及び２は負荷素子１１及び１２に対応して設けられる。
【００２７】
増幅度合調整部１及び２は、第１及び第２の負荷部である負荷素子１１及び１２の両端の電位差（端子間電圧）が予め設定された閾値電圧より小さい時にオフし（両端の間がオープン状態となり）、上記端子間電圧が上記閾値電圧より大きい時にオンする。増幅度合調整部１及び２は、オン状態時に上記端子間電圧が広がり過ぎないように、すなわち、差動増幅回路２０の増幅度合がオフ状態時により低下するように働く。
【００２８】
上記閾値電圧は、差動増幅回路２０の出力コモン電圧Ｖoutcmを調整し、入力電圧Ｖinと基準電圧Ｖrefとが等しい入力状態（以下、「入力バランス状態」と称する）時に必ずオフ状態となるように設定される。
【００２９】
差動増幅回路２０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、負荷素子１１及び１２の端子間抵抗となる。負荷素子１１及び１２としては両端子間の抵抗成分が所望の出力抵抗を実現可能であれば、パッシブ素子でもアクティブ素子でも構わない。
【００３０】
そして、ＮＭＯＳトランジスタＭＮ１のゲートには入力電圧Ｖin（一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ２のゲートには基準電圧Ｖref（他方入力信号）が付与される。
【００３１】
（動作）
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる出力電位差となる。
【００３２】
この際、差動増幅回路２０の出力コモン電圧Ｖoutcmは、負荷素子１１及び１２を流れる電流１／2・Issと、出力抵抗Ｒoutによって、以下の式(3)で表される。
【００３３】
【数３】
【００３４】
ただし、差動増幅回路２０は、増幅度合調整部１及び２のオン，オフにより以下に示す２種類の動作を行う。
【００３５】
図２は入力電位差ＶinＤと増幅調整電流ＩＡとの関係を示すグラフである。また、図３は入力電位差ＶinＤと出力電圧Ｖoutとの関係を示すグラフである。なお、増幅調整電流ＩＡとは増幅度合調整部１及び２を流れる電流を意味する。また、前述したように、出力電圧Ｖoutは出力電圧Ｖoutｐと出力電圧Ｖoutｎとの差分（Ｖoutｐ−Ｖoutｎ）を意味し、入力電位差ＶinＤは入力電圧Ｖinと基準電圧Ｖrefとの差分（Ｖin−Ｖref）を意味する。
【００３６】
図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、増幅度合調整部１及び２はオフするため、増幅度合調整部１及び２に増幅調整電流ＩＡはほとんど流れない。すなわち、差動増幅回路２０は入力バランス状態ではオフし、増幅度合調整部１及び２が存在しない場合と等価な動作をする。
【００３７】
その結果、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２と同様に線形関係となる第１の動作を実行する。
【００３８】
上記第１の動作は、増幅度合調整部１及び２が入力バランス状態でオフするように、定電流Ｉss及び出力抵抗Ｒoutを選択することによって、必ず入力バランス状態（入力電位差ＶinＤ＝０Ｖ）では必ず増幅度合調整部１及び２はオープン状態となり増幅調整電流ＩＡは流れず、出力電圧Ｖoutｐ及び出力電圧Ｖoutｎには影響を及ぼさない。
【００３９】
一方、図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、増幅度合調整部１及び２のうち一方はオンするため、オン状態の増幅度合調整部１（２）に増幅調整電流ＩＡが流れ出す。その結果、増幅度合調整部１及び負荷素子１１からなる合成抵抗成分は負荷素子１１のみの抵抗成分より低下する現象、及び増幅度合調整部２及び負荷素子１２からなる合成抵抗成分は負荷素子１２のみの抵抗成分より低下する現象のうち、一方の現象が発生する。
【００４０】
したがって、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２よりも増幅率が低下した非線形な関係となる第２の動作を実行する。すなわち、増幅度合調整部１及び２のうち一方がオン状態となることにより、差動増幅回路２０の増幅度合は低下する。
【００４１】
上記第２の動作は、入力電位差ＶinＤが閾値電圧ＶＸを超える大振幅入力時では、増幅度合調整部１及び２の一方がオンすることになる。以下、増幅度合調整部１がオンしたと仮定して説明する。増幅度合調整部１において増幅調整電流ＩＡが流れ始め、出力電圧Ｖoutｎは増幅度合調整部１が存在しない場合と比較して高い電位となる。これは、大振幅入力時に差動増幅段の差動出力である出力電圧Ｖoutに対するクランプ効果となる。
【００４２】
なお、正確には入力電位差ＶinＤが閾値電圧ＶＸを上回るとき、電源電圧Ｖddと出力電圧Ｖoutｐとの電位差あるいは電源電圧Ｖddと出力電圧Ｖoutｎとの電位差が所定の出力閾値電圧を上回ることにより、上記第１の動作から上記第２の動作に切り替わる。
【００４３】
差動増幅回路２０を含むコンパレータを高速動作させるためには、小振幅信号入力時にはその差動出力を大きく増幅し微小な入力電位差を判定する必要がある。差動増幅回路２０は、増幅度合調整部１及び２は共にオフすることによる上記第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。
【００４４】
一方、大振幅信号入力時には、オーバードライブリカバリのために差動出力が大きくなりすぎないようにすることが望まれる。差動増幅回路２０は、増幅度合調整部１及び２の一方がオンすることによる第２の動作により、差動増幅回路２０の増幅度合を抑制する上記クランプ効果を発揮させることによりコンパレータの高速動作を可能とする効果を奏する。
【００４５】
このように、本願発明は、増幅度合調整部１及び２により、入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが閾値電圧ＶＸを超えたとき、動作状態となり差動増幅回路２０の増幅度合を低下させることができるため、電源電圧が比較的小さい場合においても性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得ることができる。
【００４６】
図４は、図１で示した差動増幅回路２０を利用したＡ／Ｄ変換器の構成例を示す説明図である。図４では、ｎビットフラッシュ型Ａ／Ｄ変換器の構成を示している。同図に示すＡ／Ｄ変換器は基準電圧設定部６５、プリアンプ部６１、ラッチ部６３及びエンコーダ６４から構成される。
【００４７】
基準電圧設定部６５は基準電圧ＶＲＴ，基準電圧ＶＲＢ間に直列に接続された複数（（２n−２）個の抵抗ラダーＲＲより構成される。プリアンプ部６１は並列に設けられる複数（２n−１）個のプリアンプＰＡより構成される。ラッチ部３３は複数のプリアンプＰＡに対応して設けられる複数（２n−１）個）のラッチ（回路）ＬＴより構成される。
【００４８】
プリアンプＰＡは、共通に入力されるアナログ入力信号Ｖinを正入力に受け、基準電圧設定部６５よりで生成される基準電圧Ｖrefを負入力に受ける。図１で示した本願発明の差動増幅回路２０はこのプリアンプＰＡとして用いられる。
【００４９】
基準電圧設定部６５より得られる基準電圧Ｖrefは、基準電圧ＶＲＴ〜基準電圧ＶＲＢ（＜ＶＲＴ）間に直列に設けられる複数の抵抗ラダーＲＲの抵抗比によって、複数種類の電圧のうちいずれかとなる。
【００５０】
各プリアンプＰＡ（差動増幅回路２０）は、正入力より得られる入力電圧Ｖinと負入力より得られる基準電圧Ｖrefとの電位差を増幅して正出力及び負出力より正出力信号及び負出力信号を後段のラッチＬＴに出力する。
【００５１】
プリアンプＰＡの後段に設けられるラッチＬＴは、対応するプリアンプＰＡの出力（正出力信号及び負出力信号）に基づき“０”，“１”を判定し、その判定結果（“０”，“１”）を温度計符号Ｄ６３として出力する。プリアンプＰＡとラッチＬＴとによってコンパレータを構成することになる。
【００５２】
このように、（２n−１）個のプリアンプＰＡの後段に配置されたラッチＬＴから出力される判定結果が、（２n−１）ビットの温度計符号Ｄ６３として次段に設けられるエンコーダ６４に付与される。
【００５３】
エンコーダ６４は、（２n−１）ビットの温度計符号Ｄ６３に基づき、ｎビットのバイナリ―信号に変換し、バイナリの出力データＤ６４として出力する。
【００５４】
このように、本願発明の差動増幅回路をＡ／Ｄ変換器のプリアンプＰＡに用いることにより、プリアンプＰＡは小振幅信号入力時には差動出力を大きく増幅し微小な入力電位差を判定し、大振幅信号入力時にはり差動出力が大きくなりすぎず良好なオーバードライブリカバリを発揮する差動増幅動作を行うことができる。
【００５５】
その結果、本願発明の差動増幅回路を有するＡ／Ｄ変換器は比較的低い電源電圧で動作させても良好なＡ／Ｄ変換特性を発揮することができる。
【００５６】
＜実施の形態１＞
図５はこの発明の実施の形態１である差動増幅回路の構成を示す説明図である。同図に示すように、実施の形態１の差動増幅回路２１は差動増幅器ＤＡ０、レプリカ回路４及びコンパレータ５から構成される。
【００５７】
差動増幅器ＤＡ０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３が設けられる。
【００５８】
また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。このように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が第１〜第４の負荷用トランジスタとして電源電圧Ｖdd，ノードＮ１あるいはノードＮ２間に設けられる。
【００５９】
ＰＭＯＳトランジスタＭＰ１はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。ＰＭＯＳトランジスタＭＰ３はソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。
【００６０】
ＰＭＯＳトランジスタＭＰ２はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ４はソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートにはコンパレータ５の出力信号Ｓ５がバイアス電圧として付与される。
【００６１】
ＰＭＯＳトランジスタＭＰ３及びＭＰ４は図１の負荷素子１１及び１２として機能し、ＰＭＯＳトランジスタＭＰ１及びＭＰ２は図１の増幅度合調整部１及び２として機能する。
【００６２】
レプリカ回路４はＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。第１及び第２のレプリカ負荷用トランジスタであるＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒはＰＭＯＳトランジスタＭＰ１及びＭＰ３と等価なサイズ（トランジスタサイズ等、特性がすべて同一）で形成される。同様にして、レプリカ差動トランジスタであるＮＭＯＳトランジスタＭＮ１ｒはＮＭＯＳトランジスタＭＮ１と等価なサイズで形成される。また、レプリカ動作用定電流源である定電流源３ｒは定電流源３の定電流Ｉssの半分の１／２・Ｉssの定電流を供給する。
【００６３】
コンパレータ５の正入力に接続されるノードＮ１２と電源電圧Ｖddとの間にＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒが並列に設けられる。ＰＭＯＳトランジスタＭＰ１ｒはゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ３ｒはソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続され、ゲートにコンパレータ５からの出力信号Ｓ５を受ける。
【００６４】
一方、ノードＮ１２，接地電位Ｖss間にＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒが直列に設けられる。ＮＭＯＳトランジスタＭＮ１ｒのドレインはノードＮ１２に接続され、ゲートに基準電圧Ｖrefを受ける。そして、ＮＭＯＳトランジスタＭＮ１ｒと接地電位Ｖssとの間に定電流源３ｒが設けられる。
【００６５】
コンパレータ５は正入力がノードＮ１２に接続され、負入力に基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ５の出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００６６】
レプリカ回路４及びコンパレータ５によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００６７】
このように、レプリカ回路４及びコンパレータ５では、レプリカ回路４の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ５が調節される。
【００６８】
したがって、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与されるコンパレータ５からの出力信号Ｓ５によって、差動増幅器ＤＡ０の同相入力時における出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。すなわち、入力電位差ＶinＤ＝０のバランス状態時（同相入力時）の差動増幅回路２１の出力電圧Ｖoutｐ及び出力電圧Ｖoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。
【００６９】
その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【００７０】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、ダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【００７１】
このため、入力バランス状態を含む小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅器ＤＡ０の出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ５が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。このように、レプリカ回路４及びコンパレータ５はＰＭＯＳトランジスタＭＰ３及びＭＰ４に対する出力コモン電圧制御部として機能する。
【００７２】
上記基準条件を一般化した場合を想定し、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に相当するＰ型あるいはＮ型のトランジスタの閾値電圧をＶＴとし、電源電圧Ｖddに相当する電圧をＶＣ（通常、電源電圧Ｖddあるいは接地電位Ｖss）とする。この場合、基準出力コモン電圧Ｖoutcm_idealは、入力電位差ＶinＤ＝“０”のバランス状態時に、｛｜ＶＣ−Ｖoutcm_ideal｜＜ＶＴ｝が基準条件となる。この基準条件を満足させることにより、入力電位差ＶinＤが“０”のバランス状態時には、上記Ｐ型あるいはＮ型のトランジスタをオフさせることができる。
【００７３】
負荷として受動素子を用いる場合には、温度、電源電圧等の条件が変化することに応じて、出力コモン電圧Ｖoutcmが変動してしまう。しかし、実施の形態１では、差動増幅器ＤＡ０の一部と等価に構成されるレプリカ回路４のノードＮ１２より得られる基準出力電圧と基準出力コモン電圧Ｖoutcm_idealとの比較結果に基づくコンパレータ５の出力信号Ｓ５による制御を行うことにより、上述した条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【００７４】
さらに、小振幅信号入力時には、ダイオード接続トランジスタであるＰＭＯＳトランジスタＭＰ１及びＭＰ２はオフ状態となっているため、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のチャネル領域に反転層が形成されず出力ノードの寄生容量（ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲート，ソース間容量）も従来回路と比較して小さくなり、高速化が期待できる。
【００７５】
小振幅信号入力時には、差動増幅器ＤＡ０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。
【００７６】
一方、大振幅信号入力時には出力ノードであるノードＮ１及びノードＮ２のうち、一方のノードにおいて、｛（Ｖdd − Ｖoutｐ（Ｖoutｎ））＞ Ｖth(MP1 or MP2)｝というオン条件が成立することになる。その結果、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のうち、上記オン条件を満足したトランジスタがオン状態となる。ノードＮ１及びノードＮ２のうち、オン状態のトランジスタ側のノードでは、当該トランジスタがオン状態となることによりクランプ効果が発揮される結果、ノードにおける電位の下がりが、ダイオード接続トランジスタＭＰ１，ＭＰ２を有しない構成と比較して抑えられる。このように、ＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅器ＤＡ０の増幅度合が抑えられ、オーバードライブリカバリの高速化が期待できる効果を奏する。
【００７７】
実施の形態１の差動増幅回路２１は、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定して小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２が共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。
【００７８】
その結果、差動増幅回路２１において、差動増幅段を構成するＮＭＯＳトランジスタＭＮ１及びＭＮ２が線形領域に陥ることを極力回避し、差動増幅段の速度性能劣化を防ぐことができるため、差動増幅回路２１を（含むコンパレータを）高速動作させることができる。
【００７９】
また、実施の形態１の差動増幅回路２１は、大振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２１を高速動作させることができる。
【００８０】
＜実施の形態２＞
図６はこの発明の実施の形態２となる差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２２はｎ個（ｎ≧２）の差動増幅段ＤＡ１〜ＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【００８１】
差動増幅段ＤＡ１〜ＤＡｎはそれぞれ図５で示した実施の形態１の差動増幅器ＤＡ０と等価の構成を呈している。ただし、差動増幅段ＤＡ１〜ＤＡｎそれぞれに入力される基準電圧Ｖrefはラダー抵抗等で生成された基準電圧であり、最小基準電圧ＶＲＢと最大基準電圧ＶＲＴとの間で、差動増幅段ＤＡ１〜ＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。
【００８２】
例えば、図４で示したＡ／Ｄ変換器において、プリアンプＰＡとして差動増幅回路２２が用いられる場合、複数のプリアンプＰＡ（差動増幅回路２２）は、基準電圧設定部６５によって最大基準電圧ＶＲＴ〜最小基準電圧ＶＲＢ間において段階的に異なる値に設定される複数の基準電圧に対応して並列に設けられる。
【００８３】
このように、ｎ個の差動増幅段ＤＡ１〜ＤＡｎは、異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器（プリアンプ＋ラッチ）のプリアンプとして用いられるケースが考えられる。なお、差動増幅段ＤＡ１〜ＤＡｎそれぞれの構成及び動作は実施の形態１の差動増幅器ＤＡ０と同様であるため説明は省略する。
【００８４】
レプリカ回路６は実施の形態１のレプリカ回路４と同様、ＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。その構成及び動作は実施の形態１のレプリカ回路４と同様であるため、説明を省略する。ただし、ＮＭＯＳトランジスタＭＮ１ｒのゲートには基準電圧Ｖrefmが付与される。基準電圧Ｖrefmは最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間の所定の中間電圧に設定される。
【００８５】
コンパレータ７は正入力がノードＮ１２に接続され、負入力にレプリカ回路６より基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ７の出力信号Ｓ７が差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに共通に付与される。
【００８６】
レプリカ回路６及びコンパレータ７によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ７がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。
【００８７】
したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。
【００８８】
このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。
【００８９】
その際、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおけるダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【００９０】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【００９１】
このため、入力バランス状態を含む小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響しない。したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。
【００９２】
このように、差動増幅段ＤＡ１〜ＤＡｎそれぞれと等価なレプリカ回路６とコンパレータ７とにより得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【００９３】
小振幅信号入力時には、差動増幅段ＤＡ１〜ＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＤＡ１〜ＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。
【００９４】
一方、大振幅信号入力時には、実施の形態１の差動増幅器ＤＡ０の場合と同様、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅段ＤＡ１〜ＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。
【００９５】
実施の形態２の差動増幅回路２２は、小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２２を含むコンパレータを高速動作させることができる。
【００９６】
また、実施の形態２の差動増幅回路２２は、大振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２２を含むコンパレータの高速動作させることができる。
【００９７】
また、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１と比較して以下の優位性を有している。差動増幅回路２１の場合、一つの差動増幅器ＤＡ０に対して一つのレプリカ回路４及びコンパレータ５を設ける構成である。一方、実施の形態２の差動増幅回路２２は、ｎ個の差動増幅段ＤＡ１〜ＤＡｎに対して一つのレプリカ回路６及びコンパレータ７を設ける構成である。
【００９８】
したがって、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。
【００９９】
なお、実施の形態２では、差動増幅段ＤＡ１〜ＤＡｎに対して代表的なレプリカ回路６（基準電圧Ｖrefmが入力されるレプリカ回路）に基づきコンパレータ７より出力信号Ｓ７を共通バイアス電圧として用いている。このため、差動増幅段ＤＡ１〜ＤＡｎ間での出力コモン電圧Ｖoutcmの変動が懸念される。そこで、そのような変動幅を極力抑えるために、上述したように、可能な限り出力抵抗Ｒoutが小さくなるようにトランジスタサイズ等を設定している。
【０１００】
＜実施の形態３＞
図７はこの発明の実施の形態３である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２３はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【０１０１】
同図に示すように、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれ二対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２の組とＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の組）を有する。
【０１０２】
ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２（第１の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１３と接地電位Ｖssとの間に定電流源１３が設けられる。定電流源１３は定電流Ｉssを供給する。
【０１０３】
また、ＮＭＯＳトランジスタＭＮ１１のドレインであるノードＮ１と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０（実施の形態２の差動増幅段ＤＡ１〜ＤＡｎ）と同様、ＰＭＯＳトランジスタＭＰ１及びＭＰ３が並列に設けられる。ＮＭＯＳトランジスタＭＮ１２のドレインであるノードＮ２と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０と同様、ＰＭＯＳトランジスタＭＰ２及びＭＰ４が並列に設けられる。
【０１０４】
ＮＭＯＳトランジスタＭＮ１１のゲート（第１正入力）には入力電圧Ｖinｐ（第１一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１２のゲート電極（第１負入力）には基準電圧Ｖrefp（第１他方入力信号）が付与される。
【０１０５】
ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４（第２の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１４と接地電位Ｖssとの間に定電流源１４が設けられる。定電流源１４は定電流Ｉssを供給する。
【０１０６】
また、ＮＭＯＳトランジスタＭＮ１３のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＭＮ１４のドレインはノードＮ２に接続される。
【０１０７】
ＮＭＯＳトランジスタＭＮ１３のゲート（第２正入力）には基準電圧Ｖrefn（第２一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１４のゲート（第２負入力）には入力電圧Ｖinｎ（第２他方入力信号）が付与される。
【０１０８】
なお、入力電圧Ｖinｐと入力電圧Ｖinｎとは以下の式(4)〜式(6)の関係を有する。式(6)における入力電圧Ｖinｐ(t)，入力電圧Ｖinｎ(t)は入力電圧Ｖinｐ及び入力電圧Ｖinｎの経時変化を意味する。
【０１０９】
【数４】
【０１１０】
【数５】
【０１１１】
【数６】
【０１１２】
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のゲートに付与される入力電圧Ｖinｐと基準電圧Ｖrefpとの電位差と、差動対をなすＮＭＯＳトランジスタＭＮ１３及びＭＮ１４のゲートに付与される基準電圧Ｖrefnと入力電圧Ｖinｎとの電位差とが増幅される。
【０１１３】
その結果、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのノードＮ１より負の出力電圧Ｖoutｎが得られ、ノードＮ２より正の出力電圧Ｖoutｐが得られる。
【０１１４】
なお、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれに入力される基準電圧Ｖrefは、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎの場合と同様、差動増幅段ＷＤＡ１〜ＷＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。すなわち、差動増幅段ＷＤＡ１〜ＷＤＡｎは例えば異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器のプリアンプとして用いられる。
【０１１５】
レプリカ回路６及びコンパレータ７の構成及び動作は図６で示した実施の形態２と同様である。ただし、定電流源３ｒは差動増幅段ＷＤＡ１〜ＷＤＡｎに適合させるべく定電流Ｉssを供給している。
【０１１６】
したがって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。
【０１１７】
このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。
【０１１８】
その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続された差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。
【０１１９】
このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態ではオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。
【０１２０】
このため、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。
【０１２１】
このように、実施の形態３の差動増幅回路２３は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれと等価なレプリカ回路６及びコンパレータ７より得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。
【０１２２】
小振幅信号入力時には、差動増幅段ＷＤＡ１〜ＷＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。
【０１２３】
一方、大振幅信号入力時には、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎと同様、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２によるクランプ効果によって、差動増幅段ＷＤＡ１〜ＷＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。
【０１２４】
実施の形態３の差動増幅回路２３は、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２３を高速動作させることができる。
【０１２５】
また、実施の形態３の差動増幅回路２３は、大振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２３を含むコンパレータの高速動作させることができる。
【０１２６】
また、実施の形態３の差動増幅回路２３は実施の形態２の差動増幅回路２２と同様、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態３の差動増幅回路２３は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。
【０１２７】
さらに、実施の形態３の差動増幅回路２３は、４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを用いているため、２入力の差動増幅段ＤＡ１〜ＤＡｎを用いた差動増幅回路２２に比べ、入力振幅を２倍に拡げることができるため、ＤＣバイアス設計が困難となる低電圧動作時においても精度良く増幅動作を行う効果を奏する。
【０１２８】
なお、実施の形態３の差動増幅回路２３は、実施の形態２の差動増幅回路２２の２入力差動増幅段ＤＡ１〜ＤＡｎに置き換えて４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを設けた構成をしましたが、同様にして、実施の形態１の差動増幅回路２１の２入力の差動増幅器ＤＡ０に置き換えて４入力の差動増幅器を設ける構成も勿論考えられる。
【０１２９】
＜実施の形態４＞
図８はこの発明の実施の形態４である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２４はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。
【０１３０】
同図に示すように、実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、ノードＮ１，ノードＮ２間にスイッチ８を設けたことを特徴としている。
【０１３１】
スイッチ８は、図示しないクロック信号で制御され、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８がオン状態となりノードＮ１，ノードＮ２間を短絡し、残りの期間はスイッチ８がオフ状態となり、ノードＮ１，ノードＮ２間を電気的に独立した状態にする。なお、他の構成は図７で示した実施の形態３と同様であるため、説明を省略する。
【０１３２】
実施の形態４の差動増幅回路２４は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１３３】
実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８によって出力ノードであるノードＮ１，Ｎ２間を短絡することができる。したがって、大振幅信号入力時に出力が大きく開いた状態（出力電圧Ｖoutが大きくなった状態）からのリカバリーを加速させることになり、オーバードライブリカバリの高速化を図ることができるという効果を奏する。
【０１３４】
なお、スイッチ８は実施の形態１の差動増幅器ＤＡ０、実施の形態２の２入力の差動増幅段ＤＡ１〜ＤＡｎのノードＮ１，ノードＮ２間に設けることができ、この場合においても、同様にオーバードライブリカバリの高速化を図ることができるという効果を奏する。
【０１３５】
＜実施の形態５＞
図９はこの発明の実施の形態５である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２５はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、並びにアベレージング抵抗ＲＡｐ及び抵抗ＲＡｎから構成される。
【０１３６】
同図に示すように、アベレージング終端回路１５，１６間において、直列に接続された複数のアベレージング抵抗ＲＡｐ及び複数のアベレージング抵抗ＲＡｎが設けられる。
【０１３７】
複数のアベレージング抵抗ＲＡｐは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）（ｋ＝１〜（ｎ−１）のいずれか）の正出力であるノードＮ２，Ｎ２間に一つの割合で設けられる。
【０１３８】
同様にして、複数のアベレージング抵抗ＲＡｎは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）の負出力であるノードＮ１，Ｎ１間に一つの割合で設けられる。
【０１３９】
図４で示したＡ／Ｄ変換器を例に挙げれば、プリアンプ部６１のプリアンプＰＡを差動増幅回路２５で構成した場合、隣接するプリアンプＰＡの正出力間にアベレージング抵抗ＲＡｐが設けられ、隣接するプリアンプＰＡの負出力間にアベレージング抵抗ＲＡｎが設けられることになる。
【０１４０】
なお、他の構成は図８で示した実施の形態４と同様であるため、説明を省略する。実施の形態５の差動増幅回路２５は、実施の形態４の差動増幅回路２４と同様の効果を奏するともに、さらに、以下の効果を奏する。
【０１４１】
実施の形態５の差動増幅回路２５は、アベレージング終端回路１５，１６間に複数のアベレージング抵抗ＲＡｐ及びアベレージング抵抗ＲＡｎが設けられことによるアベレージングが採用されている。このため、デバイスミスマッチに起因するオフセット電流を平均化し、実施の形態４の差動増幅回路２４と比較してランダムオフセットの影響を緩和することができる効果を奏する。
【０１４２】
なお、アベレージングの詳細については、例えば、"H. Pan and A. A. Abidi, “Spatial Filtering in Flash A/D Converters,” IEEE Trans. Circuits and System II : Anlog and Digital Signal Processing, pp. 424-463, Aug. 2003"等に開示されている。
【０１４３】
また、実施の形態５では図９で示した実施の形態４の構成にアベレージング抵抗ＲＡｐ，ＲＡｎ及びアベレージング終端回路１５，１６を設けた構成を示したが、同様にして図８で示した実施の形態３の構成にも設けることができることは勿論である。また、図７で示した実施の形態２の複数の差動増幅段ＤＡ１〜ＤＡｎのうち隣接する差動増幅段の正出力間及び負出力間にも設けることも勿論可能である。
【０１４４】
＜実施の形態６＞
図１０はこの発明の実施の形態６である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２６はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５１から構成される。
【０１４５】
同図に示すように、基準出力コモン電圧生成回路５１は電源電圧Ｖdd，接地電位Ｖss間に直列に設けられた負荷素子１７及び定電流源１８より構成される。負荷素子１７の一端は電源電圧Ｖddを受け、他端と接地電位Ｖssとの間に定電流源１８が設けられる。そして、負荷素子１７，定電流源１８間のノードＮ５１より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。
【０１４６】
実施の形態６の差動増幅回路２６は、実施の形態５の差動増幅回路２５と同様の効果を奏するとおおに、さらに、以下の効果を奏する。
【０１４７】
基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２６の基準出力コモン電圧生成回路５１では、上記電位差（Ｖdd−Ｖoutcm_ideal）は、負荷素子１７の抵抗値と、定電流源１８の定電流値とにより決定されるため、電源電圧Ｖdd変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。
【０１４８】
なお、実施の形態６の基準出力コモン電圧生成回路５１は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。
【０１４９】
＜実施の形態７＞
図１１はこの発明の実施の形態７である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２７はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５２から構成される。
【０１５０】
同図に示すように、基準出力コモン電圧生成回路５２は電源電圧Ｖdd，接地電位Ｖss間に直列抵抗群１９が設けられる。直列抵抗群１９は、直列に接続された複数の抵抗Ｒcmより構成され、複数の抵抗Ｒcmのうち所定の抵抗Ｒcm，Ｒcm間のノードＮ５２より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。
【０１５１】
実施の形態７の差動増幅回路２７は、実施の形態５の差動増幅回路２５と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１５２】
基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２７の基準出力コモン電圧生成回路５２では、電源電圧Ｖddの抵抗Ｒcmによる抵抗分圧で基準出力コモン電圧Ｖoutcm_idealを生成しているため、電源電圧Ｖddが変動すると、電位差（Ｖdd−Ｖoutcm_ideal）も変動してしまう。
【０１５３】
しかし、プロセス変動や、温度特性により各抵抗Ｒcmの抵抗値が変動しても、抵抗分圧で生成される基準出力コモン電圧Ｖoutcm_idealの値は変動しない。すなわち、実施の形態７の差動増幅回路２７は、基準出力コモン電圧生成回路５２内の各抵抗Ｒcmが変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。この効果は、抵抗Ｒcmの抵抗値の変動による電位差（Ｖdd−Ｖoutcm_ideal）の変動量が電源電圧Ｖddの変動による上記変動量を上回る場合に有効である。
【０１５４】
なお、実施の形態７の基準出力コモン電圧生成回路５２は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。
【０１５５】
＜実施の形態８＞
図１２はこの発明の実施の形態８である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２８はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路９及びコンパレータ７から構成される。
【０１５６】
同図に示すように、実施の形態８の差動増幅回路２８は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、電源電圧Ｖdd，ノードＮ１間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ３と並列に定電流源４１を設け、電源電圧Ｖdd，ノードＮ２間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ４と並列に定電流源４２を設けている。定電流源４１は差動対をなるＮＭＯＳトランジスタＭＮ１１及びＭＮ１２を流れる電流量の一部をバイパスする働きを有する。同様にして、定電流源４２は差動対をなるＮＭＯＳトランジスタＭＮ１３及びＭＮ１４を流れる電流量の一部をバイパスする働きを有する。なお、他の構成は、図８で示した実施の形態４と同様であるため、説明を省略する。
【０１５７】
一方、レプリカ回路９は、電源電圧Ｖdd，ノードＮ１２間において、ＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒと並列に定電流源４３を設けている。定電流源４３はＮＭＯＳトランジスタＭＮ１ｒを流れる電流をバイパスする働きを有する。他の構成は図８で示した実施の形態４のレプリカ回路６と同様であるため説明を省略する。
【０１５８】
実施の形態８の差動増幅回路２８は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。
【０１５９】
実施の形態８の差動増幅回路２８は、追加された定電流源４１，４２によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの差動対に流れる電流の一部をバイパスすることにより、負荷となるゲートにバイアスされたＰＭＯＳトランジスタＭＰ３及びＭＰ４を流れる電流を調節することができる。すなわち、定電流源４１，４２の追加によって、差動増幅段の出力抵抗、出力コモン電圧Ｖoutcmとは、独立して差動対を流れる電流を設定することができる。
【０１６０】
また、レプリカ回路９においても、定電流源４１，４２と等価な定電流源４３を設けることにより、定電流源４１，４２を有する差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれとの等価性を維持することができる。
【０１６１】
なお、実施の形態８では、図９で示した実施の形態５の差動増幅回路２５に定電流源４１〜４３を設けた構成を示したが同様にして、実施の形態１〜実施の形態４の差動増幅回路２１〜２４，実施の形態６及び実施の形態７の差動増幅回路２６及び差動増幅回路２７に定電流源４１〜４３を設けることができるのは勿論である。
【符号の説明】
【０１６２】
１，２ 増幅度合調整部、４，６，９ レプリカ回路、５，７ コンパレータ、１１，１２ 負荷素子、１７ 負荷素子、１８，４１〜４３ 定電流源、１９ 直列抵抗群、２０〜２８ 差動増幅回路、５１，５２ 基準出力コモン電圧生成回路、６１ プリアンプ部、６３ ラッチ部、６４ エンコーダ、６５ 基準電圧設定部、ＤＡ１〜ＤＡｎ，ＷＤＡ１〜ＷＤＡｎ 差動増幅段、ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ４ ＰＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
少なくとも一つの差動増幅器を有する差動増幅回路であって、
前記少なくとも一つの差動増幅器は、
第１及び第２の電源と、
制御電極に一方入力信号及び他方入力信号を受け、一方電極が共通に接続される一方及び他方差動トランジスタと、
前記一方及び他方差動トランジスタの一方電極と前記第２の電源との間に介挿される差動動作用定電流源と、
一方電極が共通に前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極が第１及び第２の出力部に接続される第１及び第２のトランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記第１及び第２の出力部に接続される第３及び第４のトランジスタと、
前記一方入力信号及び前記他方入力信号の同相入力時において、前記第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、前記第３及び第４のトランジスタの制御電極に制御信号を出力する出力コモン電圧制御部とを含み、
前記基準出力コモン電圧は、前記一方入力信号及び前記他方入力信号間の電位差である入力電位差が“０”のバランス状態時に、前記第１の電源から供給される第１の電源電圧と前記基準出力コモン電圧との差の絶対値が、前記第３及び第４のトランジスタの閾値電圧を下回る基準条件を満足するように設定される、
差動増幅回路。
【請求項２】
請求項１記載の差動増幅回路であって、
前記出力コモン電圧制御部は、
一方電極が前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極がレプリカ用出力部となる第１のレプリカ用トランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記レプリカ用出力部に接続される第２のレプリカ用トランジスタと、
他方電極が前記レプリカ用出力部に接続され、制御電極にレプリカ用基準電圧を受けるレプリカ差動トランジスタと、
前記レプリカ差動トランジスタの一方電極と前記第２の電源との間に設けられるレプリカ動作用定電流源とを含み、
前記第１及び第２のレプリカ用トランジスタ並びに前記レプリカ差動トランジスタは前記第１及び第３のトランジスタ並びに前記一方差動トランジスタと等価に構成され、
前記出力コモン電圧制御部は、
前記レプリカ用出力部より得られる電位と前記基準出力コモン電圧とが一致するように前記第２のレプリカ用トランジスタの制御電極並びに前記第３及び第４のトランジスタの制御電極に制御信号を出力するコンパレータをさらに含む、
差動増幅回路。
【請求項３】
請求項１あるいは請求項２に記載の差動増幅回路を備え、前記一方入力信号及び前記他方入力信号はアナログの入力電圧を含み、
前記差動増幅回路における前記少なくとも一つの差動増幅器による増幅結果に基づきデジタル信号を生成するデジタル信号生成部をさらに備える、
Ａ／Ｄ変換器。
【請求項１】
少なくとも一つの差動増幅器を有する差動増幅回路であって、
前記少なくとも一つの差動増幅器は、
第１及び第２の電源と、
制御電極に一方入力信号及び他方入力信号を受け、一方電極が共通に接続される一方及び他方差動トランジスタと、
前記一方及び他方差動トランジスタの一方電極と前記第２の電源との間に介挿される差動動作用定電流源と、
一方電極が共通に前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極が第１及び第２の出力部に接続される第１及び第２のトランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記第１及び第２の出力部に接続される第３及び第４のトランジスタと、
前記一方入力信号及び前記他方入力信号の同相入力時において、前記第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、前記第３及び第４のトランジスタの制御電極に制御信号を出力する出力コモン電圧制御部とを含み、
前記基準出力コモン電圧は、前記一方入力信号及び前記他方入力信号間の電位差である入力電位差が“０”のバランス状態時に、前記第１の電源から供給される第１の電源電圧と前記基準出力コモン電圧との差の絶対値が、前記第３及び第４のトランジスタの閾値電圧を下回る基準条件を満足するように設定される、
差動増幅回路。
【請求項２】
請求項１記載の差動増幅回路であって、
前記出力コモン電圧制御部は、
一方電極が前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極がレプリカ用出力部となる第１のレプリカ用トランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記レプリカ用出力部に接続される第２のレプリカ用トランジスタと、
他方電極が前記レプリカ用出力部に接続され、制御電極にレプリカ用基準電圧を受けるレプリカ差動トランジスタと、
前記レプリカ差動トランジスタの一方電極と前記第２の電源との間に設けられるレプリカ動作用定電流源とを含み、
前記第１及び第２のレプリカ用トランジスタ並びに前記レプリカ差動トランジスタは前記第１及び第３のトランジスタ並びに前記一方差動トランジスタと等価に構成され、
前記出力コモン電圧制御部は、
前記レプリカ用出力部より得られる電位と前記基準出力コモン電圧とが一致するように前記第２のレプリカ用トランジスタの制御電極並びに前記第３及び第４のトランジスタの制御電極に制御信号を出力するコンパレータをさらに含む、
差動増幅回路。
【請求項３】
請求項１あるいは請求項２に記載の差動増幅回路を備え、前記一方入力信号及び前記他方入力信号はアナログの入力電圧を含み、
前記差動増幅回路における前記少なくとも一つの差動増幅器による増幅結果に基づきデジタル信号を生成するデジタル信号生成部をさらに備える、
Ａ／Ｄ変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１９３５３８（Ｐ２０１１−１９３５３８Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１１−１３９５０６（Ｐ２０１１−１３９５０６）
【出願日】平成２３年６月２３日（２０１１．６．２３）
【分割の表示】特願２００７−１５２１７３（Ｐ２００７−１５２１７３）の分割
【原出願日】平成１９年６月８日（２００７．６．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２３年６月２３日（２０１１．６．２３）
【分割の表示】特願２００７−１５２１７３（Ｐ２００７−１５２１７３）の分割
【原出願日】平成１９年６月８日（２００７．６．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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