バイアス回路及び増幅回路
【課題】低電圧までの広い電圧範囲で動作可能で、バイアス電流の温度係数を設定可能なバイアス回路及び増幅回路を提供する。
【解決手段】電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合のうちの接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する。前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する。
【解決手段】電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合のうちの接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する。前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バイアス回路及び増幅回路に関する。
【背景技術】
【０００２】
バイアス回路は、増幅回路などの電子回路にバイアス電流やバイアス電圧を供給する回路であり、例えば、低雑音増幅回路（ＬＮＡ）においては、電源電圧や温度に依存しない安定なバイアスを供給することが要求される。また、電子機器の低電圧化に伴い、増幅回路やバイアス回路についても、従来の使用電圧よりも低い電源電圧で動作することが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７４６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低電圧までの広い電圧範囲で動作可能で、バイアス電流の温度係数を設定可能なバイアス回路及び増幅回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合の接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する。前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図２】第２の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図３】第３の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図４】第４の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図５】第５の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１で囲んだ部分）は、電流を生成する電流生成回路（破線２で囲んだ部分）、基準電圧を生成する基準電圧生成回路（破線３で囲んだ部分）、及び基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。また、増幅回路５は、バイアス回路１と、バイアス回路１から基準電圧Ｖｂｉａｓ０を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６で囲んだ部分）とを備えている。なお、図１においては、増幅素子６がＨＢＴ（ヘテロ接合バイポーラトランジスタ）Ｑ４を有する構成を例示している。
【０００９】
電流生成回路２は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流ＩＥを生成し、接合部の面積の小さいＰＮ接合の順方向電圧に基づいて第２の電流ＩＲを生成する。なお、第１の電流と第２の電流とは、温度係数の極性が異なる。第１のＮＰＮトランジスタＱ１のベース・エミッタ間は、相対的に接合部の面積の大きいＰＮ接合として用いられ、第１のＮＰＮトランジスタＱ１よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ２のベース・エミッタ間は、相対的に接合部の面積の大きいＰＮ接合として用いられる。
【００１０】
第１のＮＰＮトランジスタＱ１のベースは、第１のＮＰＮトランジスタＱ１のコレクタに接続され、第１のＮＰＮトランジスタＱ１は、ダイオード接続されている。また、第１のＮＰＮトランジスタＱ１のエミッタは接地される。また、第２のＮＰＮトランジスタＱ２のベースは、第２のＮＰＮトランジスタＱ２のコレクタに接続され、第２のＮＰＮトランジスタＱ２は、ダイオード接続されている。第２のＮＰＮトランジスタＱ２のエミッタは接地される。
【００１１】
第１のＮＰＮトランジスタＱ１のベース及びコレクタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｍ３のドレインに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ２のベース及びコレクタは、ＰＭＯＳ Ｍ４のドレインに接続され、ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００１２】
第２のＮＰＮトランジスタＱ２のベースとエミッタに、第２の抵抗Ｒ３が、並列に接続されている。直列に接続された第１のＮＰＮトランジスタＱ１と第１の抵抗Ｒ２に、第３の抵抗Ｒ４が、並列に接続されている。すなわち、第１のＮＰＮトランジスタＱ１のエミッタと第１の抵抗Ｒ２の他端に、第３の抵抗Ｒ４が接続される。第２の抵抗Ｒ３と第３の抵抗Ｒ４は、同種類の抵抗であり、同一の温度係数を有し、抵抗値が等しく設定されている。また、第１の抵抗Ｒ２は、第２の抵抗Ｒ３及び第３の抵抗Ｒ４と同種類の抵抗であり、同一の温度係数を有する。
【００１３】
また、第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が、入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が、入力される。第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ３、Ｍ４のゲートに接続されている。
【００１４】
電圧生成回路３は、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖ３を生成する。電圧生成回路３は、電流生成回路２におけるＰＭＯＳ Ｍ３、Ｍ４とカレントミラー構成のＰＭＯＳ Ｍ５と、増幅素子６のＨＢＴ Ｑ４と同種類の基準トランジスタＱ３とで構成される。ＰＭＯＳ Ｍ５のソースは、電源Ｖｃｃに接続され、ゲートは電流生成回路２の第１の演算増幅回路ＥＡ１の出力に接続され、ドレインは、基準トランジスタＱ３のベースに接続されている。基準トランジスタＱ３は、ベースとコレクタとが接続され、エミッタは接地されている基準トランジスタＱ３のベース電位は、基準電圧Ｖ３として、バッファ回路４に出力される。
【００１５】
バッファ回路４は、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。バッファ回路４は、第２の演算増幅回路ＥＡ２とＰＭＯＳ ＭＰｏと抵抗Ｒ６とで電流出力タイプのボルテージ・フォロア回路を構成している。第２の演算増幅回路ＥＡ２の反転入力端子（−）には、電圧生成回路３で生成された基準電圧Ｖ３が入力される。非反転入力端子（＋）には、ＰＭＯＳ ＭＰｏのドレインの電圧が帰還される。また、ＰＭＯＳ ＭＰｏのゲートは、第１の演算増幅回路ＥＡ１の出力に接続され、ソースは、電源Ｖｃｃに接続されている。
【００１６】
ＰＭＯＳ ＭＰｏのドレインの電圧は、抵抗Ｒ６を介して、第２の演算増幅回路ＥＡ２に負帰還される。この結果、ＰＭＯＳ ＭＰｏのドレインは、バッファ回路４の出力として、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。なお、抵抗Ｒ６は、第１の演算増幅回路ＥＡ２の入力保護素子としてＰＭＯＳ ＭＰｏのドレインと第１の演算増幅回路ＥＡ１の入力間に挿入されている。
【００１７】
次に、バイアス回路１の動作について説明する。
バイアス回路１は、電流生成回路２において第１の電流ＩＥと第２の電流ＩＲとを生成し、電圧生成回路３において、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖ３を生成する。さらにバッファ回路４から、基準電圧Ｖｂｉａｓ０として出力する。
【００１８】
電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４はカレントミラーを成し、ＰＭＯＳ Ｍ３が生成する電流Ｉ１は、ＰＭＯＳ Ｍ４が生成する電流Ｉ２と等しい。
【００１９】
また、上記のとおり、第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が、入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が、入力される。第１の演算増幅回路ＥＡ１は、電圧差Ｖ１−Ｖ２を増幅し、出力電圧をＰＭＯＳ Ｍ３、Ｍ４のゲートに出力している。
【００２０】
したがって、第１の演算増幅回路ＥＡ１は、電圧差Ｖ１−Ｖ２が高くなると、ＰＭＯＳ Ｍ３、Ｍ４が生成する電流Ｉ１、Ｉ２を減少させ、電圧差Ｖ１−Ｖ２が低くなると、ＰＭＯＳ Ｍ３、Ｍ４が生成する電流Ｉ１、Ｉ２を増加させる。また、電流Ｉ１、Ｉ２が減少すると、第１の抵抗Ｒ２の電圧降下が減少するため、電圧差Ｖ１−Ｖ２は、低くなり、電流Ｉ１、Ｉ２が増加すると、第１の抵抗Ｒ２の電圧降下が増加するため、電圧差Ｖ１−Ｖ２は、高くなる。
したがって、第１の演算増幅回路ＥＡ１は、合成電圧Ｖ１と、順方向電圧Ｖ２と、の電圧差Ｖ１−Ｖ２が０になるように、ＰＭＯＳ Ｍ３、Ｍ４のゲート電圧を制御する。
【００２１】
上記のとおり、第２の抵抗Ｒ３の抵抗値は、第３の抵抗Ｒ４の抵抗値と等しいため、第２の抵抗Ｒ３を流れる電流ＩＲは、第３の抵抗Ｒ４を流れる電流と等しくなる。また、第１のＮＰＮトランジスタＱ１のエミッタ電流ＩＥ１は、第２のＮＰＮトランジスタＱ２のエミッタ電流ＩＥ２と等しい。そこで、第１のＮＰＮトランジスタＱ１のエミッタ電流及び第２のＮＰＮトランジスタＱ２のエミッタ電流を第１の電流ＩＥとする。第１の電流ＩＥは、電源Ｖｃｃの電圧、ＰＭＯＳ Ｍ３、Ｍ４に依存しない。
【００２２】
第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との電圧差ΔＶＦは、第１の抵抗Ｒ２の両端の電圧に等しい。
したがって、電流ＩＥは、第１のＮＰＮトランジスタＱ１と第２のＮＰＮトランジスタＱ２とのエミッタの面積比をＳＥ１／ＳＥ２、第１の抵抗Ｒ２の抵抗値をＲ２として、（１）式のようになる。
【００２３】
【数１】
ここで、ＶＴは、熱電圧であり、ボルツマン定数をｋ、温度をＴ、電子の電荷をｑとして、ＶＴ＝ｋＴ／ｑである。
【００２４】
また、第２の抵抗Ｒ３と第３の抵抗Ｒ４とは抵抗値が等しく、両端にかかる電圧Ｖ１とＶ２とが等しくなることから、それぞれの抵抗を流れる第２の電流ＩＲは、第２の抵抗Ｒ３の抵抗値をＲ３として、ＩＲ＝Ｖ２／Ｒ３となり、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、（２）式のようになる。
【００２５】
【数２】
【００２６】
したがって、電流Ｉ１のばらつきと温度係数は、それぞれ（３）式、（４）式のようになり、ばらつきは、第２の抵抗Ｒ３の抵抗値Ｒ３のばらつきに、温度係数は、比例定数Ｋの値と、順方向電圧Ｖ２の値で決定される。
【００２７】
【数３】
【数４】
【００２８】
電流Ｉ１の温度係数が０となる温度依存性をキャンセルする条件は、（５）式のようになる。
【００２９】
【数５】
【００３０】
したがって、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２のエミッタ面積と、エミッタ電流である第１の電流ＩＥ（＝ΔＶＦ／Ｒ２）で定まるベース・エミッタ間電圧Ｖ２の値と、その電圧Ｖ２で定まる比例定数Ｋの値に、抵抗比Ｒ３／Ｒ２を合わせることで、電流Ｉ１の温度係数を０にすることができる。また、例えば第２の抵抗Ｒ３の温度係数が正の場合においては、抵抗比Ｒ３／Ｒ２を（５）式で定まる値よりも大きくすることにより、電流Ｉ１の温度係数を正にすることができ、抵抗比Ｒ３／Ｒ２を小さくすることにより、電流Ｉ１の温度係数を負にすることができる。
【００３１】
このように、エミッタ面積の異なる２つトランジスタのベース・エミッタ間電圧の電圧差ΔＶＦは、正の温度係数を有し、ベース・エミッタ間電圧Ｖ２は負の温度係数を有する。その結果、電流生成回路２においては、接合部の面積の異なるＰＮ接合の順方向電圧の電圧差ΔＶＦに基づいて第１の電流ＩＥを生成し、２つのＰＮ接合の接合部の面積の小さいＰＮ接合の順方向電圧Ｖ２に基づいて第１の電流ＩＥの温度係数と極性の異なる温度係数を有する第２の電流ＩＲを生成する。そして、各電流値の設定により、電流Ｉ１の温度係数を正、０、負に設定することができる。
【００３２】
また、上記のとおり、電流ＩＥ、電流ＩＲは、電源Ｖｃｃの電圧変動、回路構成素子のＰＭＯＳ Ｍ３、Ｍ４、第１及び第２のＮＰＮトランジスタＱ１、Ｑ２の特性変動に依存しない。さらに、電流生成回路２においては、電源Ｖｃｃの電圧が、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の電圧Ｖ２と、ＰＭＯＳ Ｍ４のソース・ドレイン間の飽和電圧Ｖｄｓａｔと、の合成電圧よりも高ければ動作可能である。例えば、約１Ｖ程度の低い電源電圧で動作可能である。
【００３３】
電圧生成回路３においては、第１の演算増幅回路ＥＡ１の出力電圧が、ＰＭＯＳ Ｍ５のゲートに入力されている。上記のとおり、ＰＭＯＳ Ｍ５は、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４と特性が揃えられている。したがって、ＰＭＯＳ Ｍ５は、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４で生成された電流Ｉ１（＝Ｉ２）のサイズ比倍の電流Ｉ３を生成する。電流Ｉ３は、増幅素子６と同種類のトランジスタＱ３に流れ、基準電圧Ｖ３を生成する。
【００３４】
バッファ回路４は、電流出力のボルテージ・フォロアであり、電圧生成回路３で生成された基準電圧Ｖ３を入力して、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。
また、基準電圧Ｖｂｉａｓ０は、増幅素子６のＨＢＴ Ｑ４のベースに供給される。ＨＢＴ Ｑ４は、ＨＢＴ Ｑ４と基準トランジスタＱ３とのエミッタの面積比（ＳＥＱ４／ＳＥＱ３）倍に相当するバイアス電流Ｉｂｉａｓ（＝Ｉ３×ＳＥＱ４／ＳＥＱ３）を生成する。
【００３５】
バッファ回路４は、増幅素子６側からみると、低周波域では、大きな電圧ゲインを有する演算増幅回路ＥＡ２で制御され、非常に小さいなインピーダンスの直流電圧源とみなせる。一方、高周波域では、演算増幅回路ＥＡ２の電圧ゲインが、非常に小さくなることから、ＰＭＯＳ ＭＰｏの定電流特性が現れることになる。その結果、バイアス回路１側での高周波入力信号ＲＦｉｎの損失が小さくなり、増幅素子６の素子単体のＮＦやゲインなどの性能が最大限引き出し易くなる。
【００３６】
このように、バイアス回路１においては、接合部の面積の異なるＰＮ接合の順方向電圧差ΔＶＦに基づいて第１の電流ＩＥを生成し、また、接合部の面積の小さいＰＮ接合の順方向電圧Ｖ２に基づいて第１の電流ＩＥの温度係数と異なる極性の温度係数を有する第２の電流ＩＲを生成している。そして、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖｂｉａｓ０を生成している。その結果、電流Ｉ１の温度係数を正、０、負に設定することができ、また、増幅回路５においては、基準電圧Ｖｂｉａｓ０をバイアス電圧として供給される増幅素子６に、電流Ｉ１と同様の温度係数を有するバイアス電流Ｉｂｉａｓを生成することができる。
【００３７】
また、バイアス回路１においては、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２と、ＰＭＯＳ Ｍ４のソース・ドレイン間の飽和電圧Ｖｄｓａｔとの合成電圧よりも電源Ｖｃｃの電圧が高ければ動作可能であり、低電圧動作が可能である。
【００３８】
なお、バイアス回路１においては、接合部の面積の異なる２つのＰＮ接合として、それぞれダイオード接続された、第１のＮＰＮトランジスタＱ１と第１のＮＰＮトランジスタＱ１よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ２を用いている。しかし、ＰＮＰトランジスタを用いてもよく、またＰＮ接合ダイオードを用いてもよい。例えばＢｉＣＭＯＳで構成した場合、ＮＰＮトランジスタのダイオードは、単体ダイオードと比較して特性・ばらつきに優れているため、電流範囲を広げることができる。また、例えば寄生ＰＮＰトランジスタで構成した場合、ＣＭＯＳプロセスで実現可能になる。以下に説明する他の実施形態についても同様である。
【００３９】
また、バイアス回路１においては、増幅素子６が、ＨＢＴ Ｑ４を有する構成を例示している。しかし、増幅素子が例えばＮＭＯＳなどのＦＥＴを有する場合、基準トランジスタは、増幅素子に合わせて、ＦＥＴで構成することができる。以下に説明する他の実施形態についても同様である。
【００４０】
次に、第２の実施形態について説明する。
図２は、第２の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路１ａにおいては、図１に表したバイアス回路１の電圧生成回路３が、電圧生成回路３ａに置き換えられている。電流生成回路２、バッファ回路４については、図１のバイアス回路１と同様である。また、増幅回路５ａは、バイアス回路１ａと、バイアス回路１ａから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１とを供給され、高周波信号ＲＦｉｎを増幅する増幅素子６ａとを備えている。増幅素子６ａは、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とを有している。また、図２においては、図１と同一の要素には、同一の符号を付している。
【００４１】
電圧生成回路３ａは、図１に表した電圧生成回路３に、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４とカレントミラーを構成するＰＭＯＳ Ｍ６と、抵抗Ｒ５と、増幅素子６ａのＮＭＯＳ Ｍ６と同種類の基準トランジスタＭ１８、バイパスコンデンサが追加されている。
ＰＭＯＳ Ｍ６のソースは、電源Ｖｃｃに接続され、ゲートは、第１の演算増幅回路ＥＡ１の出力に接続され、ドレインは、抵抗Ｒ５の一端に接続されている。抵抗Ｒ５の他端は、準トランジスタＭ１８のゲート及びドレインに接続されている。また、基準トランジスタＭ１８のソースは、接地されている。
【００４２】
ＰＭＯＳ Ｍ６のゲートには、ＰＭＯＳ Ｍ３、Ｍ４、Ｍ５と同一の第１の演算増幅回路ＥＡ１の出力電圧が供給されるため、ＰＭＯＳ Ｍ６は、ＰＭＯＳ Ｍ３、Ｍ４で生成された電流Ｉ１のサイズ比倍の電流Ｉ３を生成する。電流Ｉ３は、抵抗Ｒ５と基準トランジスタＭ１８とに流れ、抵抗Ｒ５とＰＭＯＳ Ｍ６との接続点に基準電圧Ｖｂｉａｓ１を生成する。
【００４３】
基準電圧Ｖｂｉａｓ１は、増幅素子６のＮＭＯＳ Ｍ７のゲートに供給される。なお、抵抗Ｒ５とＰＭＯＳ Ｍ６との接続点は、バイパスコンデンサを介して接地されており、ＮＭＯＳ Ｍ７はゲート接地とされている。
【００４４】
このように、バイアス回路１ａは、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７を有する増幅素子６に対して、バイアスＶｂｉａｓ０、Ｖｂｉａｓ１を供給することができる。また、ＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とに対して、バイアスを独立に生成しているため、入力高周波信号ＲＦｉｎのＮＭＯＳ Ｍ７への回り込みを軽減することができる。
バイアス回路１ａのこれ以外の構成、動作、及び効果については、バイアス回路１と同様である。
【００４５】
なお、バイアス回路１ａにおいては、増幅素子６ａが、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とを有する構成を例示している。しかし、増幅素子６ａは、他の素子、例えばＨＢＴとＨＢＴとのカスコード構成、ＮＭＯＳとＮＭＯＳとのカスコード構成とすることもできる。また、それに合わせて、電圧生成回路３ａの基準トランジスタＱ３、Ｍ１８もＨＢＴとＨＢＴ、ＮＭＯＳとＮＭＯＳとで構成することができる。以下に説明する他の実施形態についても同様である。
【００４６】
また、バイアス回路１ａは、基準電圧Ｖｂｉａｓ０と基準電圧Ｖｂｉａｓ１とを、独立に生成している。しかし、基準トランジスタＱ３とＮＭＯＳ Ｍ５との間に抵抗Ｒ５を接続し、抵抗Ｒ５の両端にそれぞれ基準電圧Ｖｂｉａｓ０と基準電圧Ｖｂｉａｓ１とを生成することもできる。以下に説明する他の実施形態についても同様である。
【００４７】
次に、第３の実施形態について説明する。
図３は、第３の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１ｂで囲んだ部分）は、電流を生成する電流生成回路（破線２ａで囲んだ部分）、基準電圧を生成する基準電圧生成回路（破線３ｂで囲んだ部分）、基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。
【００４８】
また、増幅回路５ｂは、バイアス回路１ｂと、バイアス回路１ｂから基準電圧Ｖｂｉａｓ０を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６で囲んだ部分）とを備えている。
なお、バッファ回路４、増幅素子６については、図１に表したバッファ回路４、増幅素子６と同様である。
【００４９】
電流生成回路２ａは、第１のＮＰＮトランジスタＱ５と、第１のＮＰＮトランジスタＱ５よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ６と、第１の抵抗Ｒ２と、ＰＭＯＳ Ｍ３、Ｍ４とを有している。第１の抵抗Ｒ２は、第１のＮＰＮトランジスタＱ５に直列に接続されている。
【００５０】
すなわち、第１のＮＰＮトランジスタＱ５のエミッタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、接地される。第１のＮＰＮトランジスタＱ５のコレクタは、ＰＭＯＳ Ｍ３のドレイン及びゲートに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ６のエミッタは設定され、コレクタは、ＰＭＯＳ Ｍ４のドレインに接続される。ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００５１】
ＰＭＯＳ Ｍ３のゲートは、ＰＭＯＳ Ｍ３のドレイン、ＰＭＯＳ Ｍ４のゲート及び第１の演算増幅回路ＥＡ１の非反転入力端子（＋）に接続される。ＰＭＯＳ Ｍ３、Ｍ４は、カレントミラーＣＭ１を構成している。
【００５２】
また、第１の演算増幅回路ＥＡ１の反転入力端子（−）は、ＰＭＯＳ Ｍ４のドレイン及び第２のＮＰＮトランジスタＱ６のコレクタに接続される。また、第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ８のゲートに接続される。ＰＭＯＳ Ｍ８のソースは、電源Ｖｃｃに接続され、ドレインは、第１のＮＰＮトランジスタＱ５のベースと第２のＮＰＮトランジスタＱ６のベースと第２の抵抗Ｒ３の一端に接続される。第２の抵抗Ｒ３の他端は、接地される。
【００５３】
電圧生成回路３ｂは、電流生成回路２ａにおけるＰＭＯＳ Ｍ３、Ｍ４とカレントミラーＣＭ１を構成するＰＭＯＳ Ｍ１３と、ＰＭＯＳ Ｍ８とカレントミラーを構成するＰＭＯＳ Ｍ９と、増幅素子６のＨＢＴ Ｑ４と同種類の基準トランジスタＱ３とで構成される。ＰＭＯＳ Ｍ１３のソースは、電源Ｖｃｃに接続され、ゲートは、ＰＭＯＳ Ｍ１３のゲート及びドレインに接続される。また、ＰＭＯＳ Ｍ９のソースは、電源Ｖｃｃに接続され、ゲートは、第１の演算増幅回路ＥＡ１の出力に接続される。ＰＭＯＳ Ｍ９のドレイン及びＰＭＯＳ Ｍ１３のドレインは、基準トランジスタＱ３のベース及びコレクタに接続される。なお、ＰＭＯＳ Ｍ１３は、ＰＭＯＳ Ｍ３、Ｍ４と特性の揃ったＰＭＯＳであり、ＰＭＯＳ Ｍ９は、ＰＭＯＳ Ｍ８と特性の揃ったＰＭＯＳである。
【００５４】
次に、バイアス回路１ｂの動作について説明する。
電流生成回路２ａのＰＭＯＳ Ｍ３、Ｍ４は、カレントミラーを構成しているため、ＰＭＯＳ Ｍ３が生成する電流Ｉ１とＰＭＯＳ Ｍ４が生成する電流Ｉ２とは等しい。
また、第１の演算増幅回路ＥＡ１は、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ５のコレクタ・エミッタ間電圧とを合成した合成電圧と、第２のＮＰＮトランジスタＱ６のコレクタ・エミッタ間電圧と、が等しくなるように、ＰＭＯＳ Ｍ８、第２の抵抗Ｒ３を介して第１のＮＰＮトランジスタＱ５のベース電圧及び第２のＮＰＮトランジスタＱ６のベース電圧を制御する。
【００５５】
すなわち、第１の演算増幅回路ＥＡ１は、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ５のベース・エミッタ間の順方向電圧とを合成した合成電圧と、第２のＮＰＮトランジスタＱ６のベース・エミッタ間の順方向電圧と、が等しくなるように、共通のベース電圧を制御する。
【００５６】
したがって、第１のＮＰＮトランジスタＱ５の電流及び第２のＮＰＮトランジスタＱ６の第１の電流ＩＥ、第１の電流ＩＥと第２の抵抗Ｒ３を流れる第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、バイアス回路１と同様に（１）、（２）式のようになる。
【００５７】
電圧生成回路３ｂにおいては、ＰＭＯＳ Ｍ１３のゲートがＰＭＯＳ Ｍ３のゲートに接続されてＰＭＯＳ Ｍ１３がＰＭＯＳ Ｍ３とカレントミラーＣＭ１を構成しているため、ＰＭＯＳ Ｍ１３は、ＰＭＯＳ Ｍ３が生成する第１の電流ＩＥのサイズ比倍の電流を生成する。また、第１の演算増幅回路ＥＡ１の出力電圧が、ＰＭＯＳ Ｍ８、Ｍ９のゲートに入力されている。したがって、ＰＭＯＳ Ｍ９は、ＰＭＯＳ Ｍ８が生成する電流ＩＲのサイズ比倍の電流を生成する。
したがって、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３が、増幅素子６と同種類の基準トランジスタＱ３を流れ、基準電圧Ｖ３を生成する。
【００５８】
バッファ回路４ａは、電流出力のボルテージ・フォロアであり、電圧生成回路３ｂで生成された基準電圧Ｖ３を入力して、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。
また、基準電圧Ｖｂｉａｓ０は、増幅素子６のＨＢＴ Ｑ４のベースに供給される。ＨＢＴ Ｑ４は、ＨＢＴ Ｑ４と基準トランジスタＱ３とのエミッタの面積比（ＳＥＱ４／ＳＥＱ３）倍に相当するバイアス電流Ｉｂｉａｓ（＝Ｉ３×ＳＥＱ４／ＳＥＱ３）を生成する。
【００５９】
したがって、バイアス回路１ｂは、バイアス回路１と同様の効果を有する。また、バイアス回路１における第２の抵抗Ｒ３、第３の抵抗Ｒ４の抵抗値は、バイアス電流Ｉｂｉａｓを規定するため、高精度が要求され、回路面積が大きくなる。したがって、バイアス回路１ｂは、バイアス回路１の第３の抵抗Ｒ４を有しないため、回路面積を小型化できる。
【００６０】
図４は、第４の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１ｃで囲んだ部分）は、電流を生成する電流生成回路（破線２ｂで囲んだ部分）、基準電圧を生成する電圧生成回路（破線３ｃで囲んだ部分）、基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。
【００６１】
また、増幅回路５ｃは、バイアス回路１ｃと、バイアス回路１ｃから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６ａで囲んだ部分）とを備えている。
なお、バッファ回路４及び増幅素子６ａは、図２におけるものと同様である。
【００６２】
電流生成回路２ｂは、第１のＮＰＮトランジスタＱ１と、第１のＮＰＮトランジスタＱ１よりもエミッタ面積（接合部の面積）の小さい第２のＮＰＮトランジスタＱ２と、ＰＭＯＳ Ｍ３、Ｍ４、Ｍ１５と、ＮＭＯＳ１４と、第１及び第２の抵抗Ｒ２、Ｒ３と、第１及び第３の演算増幅回路ＥＡ１、ＥＡ３とを有している。第１のＮＰＮトランジスタＱ１のベースは、第１のＮＰＮトランジスタＱ１のコレクタに接続され、第１のＮＰＮトランジスタＱ１は、ダイオード接続されている。第１のＮＰＮトランジスタＱ１のエミッタは接地される。また、第２のＮＰＮトランジスタＱ２のベースは、第２のＮＰＮトランジスタＱ２のコレクタに接続され、第２のＮＰＮトランジスタＱ２は、ダイオード接続されている。第２のＮＰＮトランジスタＱ２のエミッタは、接地される。
【００６３】
第１のＮＰＮトランジスタＱ１のベース及びコレクタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、ＰＭＯＳＭ３のドレインに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ２のベース及びコレクタは、ＰＭＯＳ Ｍ４のドレインに接続され、ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００６４】
第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が入力される。第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ３、Ｍ４のゲートに接続される。
【００６５】
また、第３の演算増幅回路ＥＡ３は、ＮＭＯＳ Ｍ１４を介した電流出力タイプのボルテージ・フォロア回路を構成している。第３の演算増幅回路ＥＡ３の非反転入力端子（＋）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が入力される。第３の演算増幅回路ＥＡ３の反転入力端子（−）は、ＮＭＯＳ Ｍ１４のソース及び第２の抵抗Ｒ３の一端に接続され、第３の演算増幅回路ＥＡ３の出力は、ＮＭＯＳ Ｍ１４のゲートに接続される。ＮＭＯＳ Ｍ１４のドレインは、ＰＭＯＳ Ｍ１５のドレイン及びゲートに接続される。ＰＭＯＳ Ｍ１５のソースは、電源Ｖｃｃに接続される。また、第２の抵抗Ｒ２の他端は、接地される。第３の演算増幅回路ＥＡ３は、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２を入力して、第２の抵抗Ｒ３に順方向電圧Ｖ２と等しい電圧を出力する。
【００６６】
このように、電流生成回路２ｂは、図１に表した電流生成回路２における第１の演算増幅回路ＥＡ１の前段の第２の抵抗Ｒ３と第３の抵抗Ｒ４とを削除して、第３の演算増幅回路ＥＡ３で構成されたボルテージ・フォロアを介して第２の抵抗Ｒ３を接続した構成になっている。
【００６７】
電圧生成回路３ｃは、図２に表した電圧生成回路３ａに、ＰＭＯＳ Ｍ１６、Ｍ１７が追加された構成である。ＰＭＯＳ Ｍ１６のソースは、電源Ｖｃｃに接続され、ドレインは、ＰＭＯＳ Ｍ５のドレインに接続され、ゲートは、ＰＭＯＳ Ｍ１５のゲート及びドレインに接続される。ＰＭＯＳ Ｍ１７のソースは、電源Ｖｃｃに接続され、ドレインは、ＰＭＯＳ Ｍ６のドレインに接続され、ゲートは、ＰＭＯＳ Ｍ１５のゲート及びドレインに接続される。
【００６８】
次に、バイアス回路１ｃの動作について説明する。
電流生成回路２ｂの動作は、図１に表した電流生成回路２と同様であり、第１のＮＰＮトランジスタＱ１の電流及び第２のＮＰＮトランジスタＱ２の第１の電流ＩＥ、第１の電流ＩＥと第２の抵抗Ｒ３を流れる第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、バイアス回路１と同様に（１）、（２）式のようになる。
【００６９】
ＰＭＯＳ Ｍ３、Ｍ４が生成する電流は、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２の第１の電流ＩＥと等しい。また、ＰＭＯＳ Ｍ１５を流れる電流は、第２の抵抗Ｒ３を流れる第２の電流ＩＲと等しい。
【００７０】
電圧生成回路３ｃは、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３をＰＭＯＳ Ｍ５、Ｍ１６で生成して、基準トランジスタＱ３に流している。基準トランジスタＱ３は、基準電圧Ｖ３を生成し、バッファ回路４ａを介して、増幅素子６ａに基準電圧Ｖｂｉａｓ０として出力する。また、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３をＰＭＯＳ Ｍ６、Ｍ１７で生成して、基準トランジスタＭ１８及び抵抗Ｒ５に流している。抵抗Ｒ５には、基準電圧Ｖｂｉａｓ１が生成される。
【００７１】
したがって、バイアス回路１ｃは、バイアス回路１ａと同様の効果を有する。また、バイアス回路１ｃは、バイアス回路１ｂと同様に第３の抵抗Ｒ４を有しないため、回路面積を小型化できる。
【００７２】
図５は、第５の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路１ｄは、図４に表したバイアス回路１ｃの電圧生成回路３ｃを電圧生成回路３ｄに置き換えて構成されている。また、増幅回路５ｄは、バイアス回路１ｄと、バイアス回路１ｄから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６ｂで囲んだ部分）とを備えている。なお、電流生成回路２ｂ、バッファ回路４、及び起動回路５ａは、図４におけるものと同様である。
【００７３】
増幅素子６ｂは、カスコード構成のＨＢＴ Ｑ４、Ｑ６を有している。そのため、電圧生成回路３ｄは、電圧生成回路３ｃのＮＭＯＳ Ｍ１８をＨＢＴ Ｑ７に置き換えて構成されている。
したがって、バイアス回路１ｄの動作は、バイアス回路１ｃと同様であり、バイアス回路１ｄは、バイアス回路１ｃと同様の効果を有する。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲は、これら実施形態に限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、１ａ、１ｂ、１ｃ、１ｄ…バイアス回路、 ２、２ａ、２ｂ…電流生成回路、 ３、３ａ、３ｂ、３ｃ、３ｄ…電圧生成回路、 ４、４ａ…バッファ回路、 ５、５ａ、５ｂ、５ｃ、５ｄ…増幅回路、 ６、６ａ、６ｂ…増幅素子、 ＣＭ１…カレントミラー、 ＥＡ１…第１の演算増幅回路、 ＥＡ２…第２の演算増幅回路、 ＥＡ３…第３の演算増幅回路、 Ｍ１〜Ｍ６、Ｍ８〜Ｍ１３、Ｍ１５〜Ｍ１７、ＭＰｏ…Ｐチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）、 Ｍ７、Ｍ１４…Ｎチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 Ｍ１８、Ｑ３、Ｑ７…基準トランジスタ、 Ｑ１、Ｑ５…第１のバイポーラトランジスタ、 Ｑ２、Ｑ６…第２のバイポーラトランジスタ、 Ｑ４、Ｑ８…ＨＢＴ、 Ｒ１、Ｒ６…抵抗、 Ｒ２…第１の抵抗、 Ｒ３…第２の抵抗、 Ｒ４…第３の抵抗
【技術分野】
【０００１】
本発明の実施形態は、バイアス回路及び増幅回路に関する。
【背景技術】
【０００２】
バイアス回路は、増幅回路などの電子回路にバイアス電流やバイアス電圧を供給する回路であり、例えば、低雑音増幅回路（ＬＮＡ）においては、電源電圧や温度に依存しない安定なバイアスを供給することが要求される。また、電子機器の低電圧化に伴い、増幅回路やバイアス回路についても、従来の使用電圧よりも低い電源電圧で動作することが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７４６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低電圧までの広い電圧範囲で動作可能で、バイアス電流の温度係数を設定可能なバイアス回路及び増幅回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電流生成回路と、電圧生成回路と、を備えたことを特徴とするバイアス回路が提供される。前記電流生成回路は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合の接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する。前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図２】第２の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図３】第３の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図４】第４の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【図５】第５の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１で囲んだ部分）は、電流を生成する電流生成回路（破線２で囲んだ部分）、基準電圧を生成する基準電圧生成回路（破線３で囲んだ部分）、及び基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。また、増幅回路５は、バイアス回路１と、バイアス回路１から基準電圧Ｖｂｉａｓ０を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６で囲んだ部分）とを備えている。なお、図１においては、増幅素子６がＨＢＴ（ヘテロ接合バイポーラトランジスタ）Ｑ４を有する構成を例示している。
【０００９】
電流生成回路２は、接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流ＩＥを生成し、接合部の面積の小さいＰＮ接合の順方向電圧に基づいて第２の電流ＩＲを生成する。なお、第１の電流と第２の電流とは、温度係数の極性が異なる。第１のＮＰＮトランジスタＱ１のベース・エミッタ間は、相対的に接合部の面積の大きいＰＮ接合として用いられ、第１のＮＰＮトランジスタＱ１よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ２のベース・エミッタ間は、相対的に接合部の面積の大きいＰＮ接合として用いられる。
【００１０】
第１のＮＰＮトランジスタＱ１のベースは、第１のＮＰＮトランジスタＱ１のコレクタに接続され、第１のＮＰＮトランジスタＱ１は、ダイオード接続されている。また、第１のＮＰＮトランジスタＱ１のエミッタは接地される。また、第２のＮＰＮトランジスタＱ２のベースは、第２のＮＰＮトランジスタＱ２のコレクタに接続され、第２のＮＰＮトランジスタＱ２は、ダイオード接続されている。第２のＮＰＮトランジスタＱ２のエミッタは接地される。
【００１１】
第１のＮＰＮトランジスタＱ１のベース及びコレクタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｍ３のドレインに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ２のベース及びコレクタは、ＰＭＯＳ Ｍ４のドレインに接続され、ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００１２】
第２のＮＰＮトランジスタＱ２のベースとエミッタに、第２の抵抗Ｒ３が、並列に接続されている。直列に接続された第１のＮＰＮトランジスタＱ１と第１の抵抗Ｒ２に、第３の抵抗Ｒ４が、並列に接続されている。すなわち、第１のＮＰＮトランジスタＱ１のエミッタと第１の抵抗Ｒ２の他端に、第３の抵抗Ｒ４が接続される。第２の抵抗Ｒ３と第３の抵抗Ｒ４は、同種類の抵抗であり、同一の温度係数を有し、抵抗値が等しく設定されている。また、第１の抵抗Ｒ２は、第２の抵抗Ｒ３及び第３の抵抗Ｒ４と同種類の抵抗であり、同一の温度係数を有する。
【００１３】
また、第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が、入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が、入力される。第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ３、Ｍ４のゲートに接続されている。
【００１４】
電圧生成回路３は、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖ３を生成する。電圧生成回路３は、電流生成回路２におけるＰＭＯＳ Ｍ３、Ｍ４とカレントミラー構成のＰＭＯＳ Ｍ５と、増幅素子６のＨＢＴ Ｑ４と同種類の基準トランジスタＱ３とで構成される。ＰＭＯＳ Ｍ５のソースは、電源Ｖｃｃに接続され、ゲートは電流生成回路２の第１の演算増幅回路ＥＡ１の出力に接続され、ドレインは、基準トランジスタＱ３のベースに接続されている。基準トランジスタＱ３は、ベースとコレクタとが接続され、エミッタは接地されている基準トランジスタＱ３のベース電位は、基準電圧Ｖ３として、バッファ回路４に出力される。
【００１５】
バッファ回路４は、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。バッファ回路４は、第２の演算増幅回路ＥＡ２とＰＭＯＳ ＭＰｏと抵抗Ｒ６とで電流出力タイプのボルテージ・フォロア回路を構成している。第２の演算増幅回路ＥＡ２の反転入力端子（−）には、電圧生成回路３で生成された基準電圧Ｖ３が入力される。非反転入力端子（＋）には、ＰＭＯＳ ＭＰｏのドレインの電圧が帰還される。また、ＰＭＯＳ ＭＰｏのゲートは、第１の演算増幅回路ＥＡ１の出力に接続され、ソースは、電源Ｖｃｃに接続されている。
【００１６】
ＰＭＯＳ ＭＰｏのドレインの電圧は、抵抗Ｒ６を介して、第２の演算増幅回路ＥＡ２に負帰還される。この結果、ＰＭＯＳ ＭＰｏのドレインは、バッファ回路４の出力として、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。なお、抵抗Ｒ６は、第１の演算増幅回路ＥＡ２の入力保護素子としてＰＭＯＳ ＭＰｏのドレインと第１の演算増幅回路ＥＡ１の入力間に挿入されている。
【００１７】
次に、バイアス回路１の動作について説明する。
バイアス回路１は、電流生成回路２において第１の電流ＩＥと第２の電流ＩＲとを生成し、電圧生成回路３において、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖ３を生成する。さらにバッファ回路４から、基準電圧Ｖｂｉａｓ０として出力する。
【００１８】
電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４はカレントミラーを成し、ＰＭＯＳ Ｍ３が生成する電流Ｉ１は、ＰＭＯＳ Ｍ４が生成する電流Ｉ２と等しい。
【００１９】
また、上記のとおり、第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が、入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が、入力される。第１の演算増幅回路ＥＡ１は、電圧差Ｖ１−Ｖ２を増幅し、出力電圧をＰＭＯＳ Ｍ３、Ｍ４のゲートに出力している。
【００２０】
したがって、第１の演算増幅回路ＥＡ１は、電圧差Ｖ１−Ｖ２が高くなると、ＰＭＯＳ Ｍ３、Ｍ４が生成する電流Ｉ１、Ｉ２を減少させ、電圧差Ｖ１−Ｖ２が低くなると、ＰＭＯＳ Ｍ３、Ｍ４が生成する電流Ｉ１、Ｉ２を増加させる。また、電流Ｉ１、Ｉ２が減少すると、第１の抵抗Ｒ２の電圧降下が減少するため、電圧差Ｖ１−Ｖ２は、低くなり、電流Ｉ１、Ｉ２が増加すると、第１の抵抗Ｒ２の電圧降下が増加するため、電圧差Ｖ１−Ｖ２は、高くなる。
したがって、第１の演算増幅回路ＥＡ１は、合成電圧Ｖ１と、順方向電圧Ｖ２と、の電圧差Ｖ１−Ｖ２が０になるように、ＰＭＯＳ Ｍ３、Ｍ４のゲート電圧を制御する。
【００２１】
上記のとおり、第２の抵抗Ｒ３の抵抗値は、第３の抵抗Ｒ４の抵抗値と等しいため、第２の抵抗Ｒ３を流れる電流ＩＲは、第３の抵抗Ｒ４を流れる電流と等しくなる。また、第１のＮＰＮトランジスタＱ１のエミッタ電流ＩＥ１は、第２のＮＰＮトランジスタＱ２のエミッタ電流ＩＥ２と等しい。そこで、第１のＮＰＮトランジスタＱ１のエミッタ電流及び第２のＮＰＮトランジスタＱ２のエミッタ電流を第１の電流ＩＥとする。第１の電流ＩＥは、電源Ｖｃｃの電圧、ＰＭＯＳ Ｍ３、Ｍ４に依存しない。
【００２２】
第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との電圧差ΔＶＦは、第１の抵抗Ｒ２の両端の電圧に等しい。
したがって、電流ＩＥは、第１のＮＰＮトランジスタＱ１と第２のＮＰＮトランジスタＱ２とのエミッタの面積比をＳＥ１／ＳＥ２、第１の抵抗Ｒ２の抵抗値をＲ２として、（１）式のようになる。
【００２３】
【数１】
ここで、ＶＴは、熱電圧であり、ボルツマン定数をｋ、温度をＴ、電子の電荷をｑとして、ＶＴ＝ｋＴ／ｑである。
【００２４】
また、第２の抵抗Ｒ３と第３の抵抗Ｒ４とは抵抗値が等しく、両端にかかる電圧Ｖ１とＶ２とが等しくなることから、それぞれの抵抗を流れる第２の電流ＩＲは、第２の抵抗Ｒ３の抵抗値をＲ３として、ＩＲ＝Ｖ２／Ｒ３となり、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、（２）式のようになる。
【００２５】
【数２】
【００２６】
したがって、電流Ｉ１のばらつきと温度係数は、それぞれ（３）式、（４）式のようになり、ばらつきは、第２の抵抗Ｒ３の抵抗値Ｒ３のばらつきに、温度係数は、比例定数Ｋの値と、順方向電圧Ｖ２の値で決定される。
【００２７】
【数３】
【数４】
【００２８】
電流Ｉ１の温度係数が０となる温度依存性をキャンセルする条件は、（５）式のようになる。
【００２９】
【数５】
【００３０】
したがって、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２のエミッタ面積と、エミッタ電流である第１の電流ＩＥ（＝ΔＶＦ／Ｒ２）で定まるベース・エミッタ間電圧Ｖ２の値と、その電圧Ｖ２で定まる比例定数Ｋの値に、抵抗比Ｒ３／Ｒ２を合わせることで、電流Ｉ１の温度係数を０にすることができる。また、例えば第２の抵抗Ｒ３の温度係数が正の場合においては、抵抗比Ｒ３／Ｒ２を（５）式で定まる値よりも大きくすることにより、電流Ｉ１の温度係数を正にすることができ、抵抗比Ｒ３／Ｒ２を小さくすることにより、電流Ｉ１の温度係数を負にすることができる。
【００３１】
このように、エミッタ面積の異なる２つトランジスタのベース・エミッタ間電圧の電圧差ΔＶＦは、正の温度係数を有し、ベース・エミッタ間電圧Ｖ２は負の温度係数を有する。その結果、電流生成回路２においては、接合部の面積の異なるＰＮ接合の順方向電圧の電圧差ΔＶＦに基づいて第１の電流ＩＥを生成し、２つのＰＮ接合の接合部の面積の小さいＰＮ接合の順方向電圧Ｖ２に基づいて第１の電流ＩＥの温度係数と極性の異なる温度係数を有する第２の電流ＩＲを生成する。そして、各電流値の設定により、電流Ｉ１の温度係数を正、０、負に設定することができる。
【００３２】
また、上記のとおり、電流ＩＥ、電流ＩＲは、電源Ｖｃｃの電圧変動、回路構成素子のＰＭＯＳ Ｍ３、Ｍ４、第１及び第２のＮＰＮトランジスタＱ１、Ｑ２の特性変動に依存しない。さらに、電流生成回路２においては、電源Ｖｃｃの電圧が、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の電圧Ｖ２と、ＰＭＯＳ Ｍ４のソース・ドレイン間の飽和電圧Ｖｄｓａｔと、の合成電圧よりも高ければ動作可能である。例えば、約１Ｖ程度の低い電源電圧で動作可能である。
【００３３】
電圧生成回路３においては、第１の演算増幅回路ＥＡ１の出力電圧が、ＰＭＯＳ Ｍ５のゲートに入力されている。上記のとおり、ＰＭＯＳ Ｍ５は、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４と特性が揃えられている。したがって、ＰＭＯＳ Ｍ５は、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４で生成された電流Ｉ１（＝Ｉ２）のサイズ比倍の電流Ｉ３を生成する。電流Ｉ３は、増幅素子６と同種類のトランジスタＱ３に流れ、基準電圧Ｖ３を生成する。
【００３４】
バッファ回路４は、電流出力のボルテージ・フォロアであり、電圧生成回路３で生成された基準電圧Ｖ３を入力して、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。
また、基準電圧Ｖｂｉａｓ０は、増幅素子６のＨＢＴ Ｑ４のベースに供給される。ＨＢＴ Ｑ４は、ＨＢＴ Ｑ４と基準トランジスタＱ３とのエミッタの面積比（ＳＥＱ４／ＳＥＱ３）倍に相当するバイアス電流Ｉｂｉａｓ（＝Ｉ３×ＳＥＱ４／ＳＥＱ３）を生成する。
【００３５】
バッファ回路４は、増幅素子６側からみると、低周波域では、大きな電圧ゲインを有する演算増幅回路ＥＡ２で制御され、非常に小さいなインピーダンスの直流電圧源とみなせる。一方、高周波域では、演算増幅回路ＥＡ２の電圧ゲインが、非常に小さくなることから、ＰＭＯＳ ＭＰｏの定電流特性が現れることになる。その結果、バイアス回路１側での高周波入力信号ＲＦｉｎの損失が小さくなり、増幅素子６の素子単体のＮＦやゲインなどの性能が最大限引き出し易くなる。
【００３６】
このように、バイアス回路１においては、接合部の面積の異なるＰＮ接合の順方向電圧差ΔＶＦに基づいて第１の電流ＩＥを生成し、また、接合部の面積の小さいＰＮ接合の順方向電圧Ｖ２に基づいて第１の電流ＩＥの温度係数と異なる極性の温度係数を有する第２の電流ＩＲを生成している。そして、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１から基準電圧Ｖｂｉａｓ０を生成している。その結果、電流Ｉ１の温度係数を正、０、負に設定することができ、また、増幅回路５においては、基準電圧Ｖｂｉａｓ０をバイアス電圧として供給される増幅素子６に、電流Ｉ１と同様の温度係数を有するバイアス電流Ｉｂｉａｓを生成することができる。
【００３７】
また、バイアス回路１においては、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２と、ＰＭＯＳ Ｍ４のソース・ドレイン間の飽和電圧Ｖｄｓａｔとの合成電圧よりも電源Ｖｃｃの電圧が高ければ動作可能であり、低電圧動作が可能である。
【００３８】
なお、バイアス回路１においては、接合部の面積の異なる２つのＰＮ接合として、それぞれダイオード接続された、第１のＮＰＮトランジスタＱ１と第１のＮＰＮトランジスタＱ１よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ２を用いている。しかし、ＰＮＰトランジスタを用いてもよく、またＰＮ接合ダイオードを用いてもよい。例えばＢｉＣＭＯＳで構成した場合、ＮＰＮトランジスタのダイオードは、単体ダイオードと比較して特性・ばらつきに優れているため、電流範囲を広げることができる。また、例えば寄生ＰＮＰトランジスタで構成した場合、ＣＭＯＳプロセスで実現可能になる。以下に説明する他の実施形態についても同様である。
【００３９】
また、バイアス回路１においては、増幅素子６が、ＨＢＴ Ｑ４を有する構成を例示している。しかし、増幅素子が例えばＮＭＯＳなどのＦＥＴを有する場合、基準トランジスタは、増幅素子に合わせて、ＦＥＴで構成することができる。以下に説明する他の実施形態についても同様である。
【００４０】
次に、第２の実施形態について説明する。
図２は、第２の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路１ａにおいては、図１に表したバイアス回路１の電圧生成回路３が、電圧生成回路３ａに置き換えられている。電流生成回路２、バッファ回路４については、図１のバイアス回路１と同様である。また、増幅回路５ａは、バイアス回路１ａと、バイアス回路１ａから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１とを供給され、高周波信号ＲＦｉｎを増幅する増幅素子６ａとを備えている。増幅素子６ａは、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とを有している。また、図２においては、図１と同一の要素には、同一の符号を付している。
【００４１】
電圧生成回路３ａは、図１に表した電圧生成回路３に、電流生成回路２のＰＭＯＳ Ｍ３、Ｍ４とカレントミラーを構成するＰＭＯＳ Ｍ６と、抵抗Ｒ５と、増幅素子６ａのＮＭＯＳ Ｍ６と同種類の基準トランジスタＭ１８、バイパスコンデンサが追加されている。
ＰＭＯＳ Ｍ６のソースは、電源Ｖｃｃに接続され、ゲートは、第１の演算増幅回路ＥＡ１の出力に接続され、ドレインは、抵抗Ｒ５の一端に接続されている。抵抗Ｒ５の他端は、準トランジスタＭ１８のゲート及びドレインに接続されている。また、基準トランジスタＭ１８のソースは、接地されている。
【００４２】
ＰＭＯＳ Ｍ６のゲートには、ＰＭＯＳ Ｍ３、Ｍ４、Ｍ５と同一の第１の演算増幅回路ＥＡ１の出力電圧が供給されるため、ＰＭＯＳ Ｍ６は、ＰＭＯＳ Ｍ３、Ｍ４で生成された電流Ｉ１のサイズ比倍の電流Ｉ３を生成する。電流Ｉ３は、抵抗Ｒ５と基準トランジスタＭ１８とに流れ、抵抗Ｒ５とＰＭＯＳ Ｍ６との接続点に基準電圧Ｖｂｉａｓ１を生成する。
【００４３】
基準電圧Ｖｂｉａｓ１は、増幅素子６のＮＭＯＳ Ｍ７のゲートに供給される。なお、抵抗Ｒ５とＰＭＯＳ Ｍ６との接続点は、バイパスコンデンサを介して接地されており、ＮＭＯＳ Ｍ７はゲート接地とされている。
【００４４】
このように、バイアス回路１ａは、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７を有する増幅素子６に対して、バイアスＶｂｉａｓ０、Ｖｂｉａｓ１を供給することができる。また、ＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とに対して、バイアスを独立に生成しているため、入力高周波信号ＲＦｉｎのＮＭＯＳ Ｍ７への回り込みを軽減することができる。
バイアス回路１ａのこれ以外の構成、動作、及び効果については、バイアス回路１と同様である。
【００４５】
なお、バイアス回路１ａにおいては、増幅素子６ａが、カスコード構成のＨＢＴ Ｑ４とＮＭＯＳ Ｍ７とを有する構成を例示している。しかし、増幅素子６ａは、他の素子、例えばＨＢＴとＨＢＴとのカスコード構成、ＮＭＯＳとＮＭＯＳとのカスコード構成とすることもできる。また、それに合わせて、電圧生成回路３ａの基準トランジスタＱ３、Ｍ１８もＨＢＴとＨＢＴ、ＮＭＯＳとＮＭＯＳとで構成することができる。以下に説明する他の実施形態についても同様である。
【００４６】
また、バイアス回路１ａは、基準電圧Ｖｂｉａｓ０と基準電圧Ｖｂｉａｓ１とを、独立に生成している。しかし、基準トランジスタＱ３とＮＭＯＳ Ｍ５との間に抵抗Ｒ５を接続し、抵抗Ｒ５の両端にそれぞれ基準電圧Ｖｂｉａｓ０と基準電圧Ｖｂｉａｓ１とを生成することもできる。以下に説明する他の実施形態についても同様である。
【００４７】
次に、第３の実施形態について説明する。
図３は、第３の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１ｂで囲んだ部分）は、電流を生成する電流生成回路（破線２ａで囲んだ部分）、基準電圧を生成する基準電圧生成回路（破線３ｂで囲んだ部分）、基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。
【００４８】
また、増幅回路５ｂは、バイアス回路１ｂと、バイアス回路１ｂから基準電圧Ｖｂｉａｓ０を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６で囲んだ部分）とを備えている。
なお、バッファ回路４、増幅素子６については、図１に表したバッファ回路４、増幅素子６と同様である。
【００４９】
電流生成回路２ａは、第１のＮＰＮトランジスタＱ５と、第１のＮＰＮトランジスタＱ５よりもエミッタ面積の小さい第２のＮＰＮトランジスタＱ６と、第１の抵抗Ｒ２と、ＰＭＯＳ Ｍ３、Ｍ４とを有している。第１の抵抗Ｒ２は、第１のＮＰＮトランジスタＱ５に直列に接続されている。
【００５０】
すなわち、第１のＮＰＮトランジスタＱ５のエミッタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、接地される。第１のＮＰＮトランジスタＱ５のコレクタは、ＰＭＯＳ Ｍ３のドレイン及びゲートに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ６のエミッタは設定され、コレクタは、ＰＭＯＳ Ｍ４のドレインに接続される。ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００５１】
ＰＭＯＳ Ｍ３のゲートは、ＰＭＯＳ Ｍ３のドレイン、ＰＭＯＳ Ｍ４のゲート及び第１の演算増幅回路ＥＡ１の非反転入力端子（＋）に接続される。ＰＭＯＳ Ｍ３、Ｍ４は、カレントミラーＣＭ１を構成している。
【００５２】
また、第１の演算増幅回路ＥＡ１の反転入力端子（−）は、ＰＭＯＳ Ｍ４のドレイン及び第２のＮＰＮトランジスタＱ６のコレクタに接続される。また、第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ８のゲートに接続される。ＰＭＯＳ Ｍ８のソースは、電源Ｖｃｃに接続され、ドレインは、第１のＮＰＮトランジスタＱ５のベースと第２のＮＰＮトランジスタＱ６のベースと第２の抵抗Ｒ３の一端に接続される。第２の抵抗Ｒ３の他端は、接地される。
【００５３】
電圧生成回路３ｂは、電流生成回路２ａにおけるＰＭＯＳ Ｍ３、Ｍ４とカレントミラーＣＭ１を構成するＰＭＯＳ Ｍ１３と、ＰＭＯＳ Ｍ８とカレントミラーを構成するＰＭＯＳ Ｍ９と、増幅素子６のＨＢＴ Ｑ４と同種類の基準トランジスタＱ３とで構成される。ＰＭＯＳ Ｍ１３のソースは、電源Ｖｃｃに接続され、ゲートは、ＰＭＯＳ Ｍ１３のゲート及びドレインに接続される。また、ＰＭＯＳ Ｍ９のソースは、電源Ｖｃｃに接続され、ゲートは、第１の演算増幅回路ＥＡ１の出力に接続される。ＰＭＯＳ Ｍ９のドレイン及びＰＭＯＳ Ｍ１３のドレインは、基準トランジスタＱ３のベース及びコレクタに接続される。なお、ＰＭＯＳ Ｍ１３は、ＰＭＯＳ Ｍ３、Ｍ４と特性の揃ったＰＭＯＳであり、ＰＭＯＳ Ｍ９は、ＰＭＯＳ Ｍ８と特性の揃ったＰＭＯＳである。
【００５４】
次に、バイアス回路１ｂの動作について説明する。
電流生成回路２ａのＰＭＯＳ Ｍ３、Ｍ４は、カレントミラーを構成しているため、ＰＭＯＳ Ｍ３が生成する電流Ｉ１とＰＭＯＳ Ｍ４が生成する電流Ｉ２とは等しい。
また、第１の演算増幅回路ＥＡ１は、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ５のコレクタ・エミッタ間電圧とを合成した合成電圧と、第２のＮＰＮトランジスタＱ６のコレクタ・エミッタ間電圧と、が等しくなるように、ＰＭＯＳ Ｍ８、第２の抵抗Ｒ３を介して第１のＮＰＮトランジスタＱ５のベース電圧及び第２のＮＰＮトランジスタＱ６のベース電圧を制御する。
【００５５】
すなわち、第１の演算増幅回路ＥＡ１は、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ５のベース・エミッタ間の順方向電圧とを合成した合成電圧と、第２のＮＰＮトランジスタＱ６のベース・エミッタ間の順方向電圧と、が等しくなるように、共通のベース電圧を制御する。
【００５６】
したがって、第１のＮＰＮトランジスタＱ５の電流及び第２のＮＰＮトランジスタＱ６の第１の電流ＩＥ、第１の電流ＩＥと第２の抵抗Ｒ３を流れる第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、バイアス回路１と同様に（１）、（２）式のようになる。
【００５７】
電圧生成回路３ｂにおいては、ＰＭＯＳ Ｍ１３のゲートがＰＭＯＳ Ｍ３のゲートに接続されてＰＭＯＳ Ｍ１３がＰＭＯＳ Ｍ３とカレントミラーＣＭ１を構成しているため、ＰＭＯＳ Ｍ１３は、ＰＭＯＳ Ｍ３が生成する第１の電流ＩＥのサイズ比倍の電流を生成する。また、第１の演算増幅回路ＥＡ１の出力電圧が、ＰＭＯＳ Ｍ８、Ｍ９のゲートに入力されている。したがって、ＰＭＯＳ Ｍ９は、ＰＭＯＳ Ｍ８が生成する電流ＩＲのサイズ比倍の電流を生成する。
したがって、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３が、増幅素子６と同種類の基準トランジスタＱ３を流れ、基準電圧Ｖ３を生成する。
【００５８】
バッファ回路４ａは、電流出力のボルテージ・フォロアであり、電圧生成回路３ｂで生成された基準電圧Ｖ３を入力して、基準電圧Ｖ３と等しい基準電圧Ｖｂｉａｓ０を出力する。
また、基準電圧Ｖｂｉａｓ０は、増幅素子６のＨＢＴ Ｑ４のベースに供給される。ＨＢＴ Ｑ４は、ＨＢＴ Ｑ４と基準トランジスタＱ３とのエミッタの面積比（ＳＥＱ４／ＳＥＱ３）倍に相当するバイアス電流Ｉｂｉａｓ（＝Ｉ３×ＳＥＱ４／ＳＥＱ３）を生成する。
【００５９】
したがって、バイアス回路１ｂは、バイアス回路１と同様の効果を有する。また、バイアス回路１における第２の抵抗Ｒ３、第３の抵抗Ｒ４の抵抗値は、バイアス電流Ｉｂｉａｓを規定するため、高精度が要求され、回路面積が大きくなる。したがって、バイアス回路１ｂは、バイアス回路１の第３の抵抗Ｒ４を有しないため、回路面積を小型化できる。
【００６０】
図４は、第４の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路（破線１ｃで囲んだ部分）は、電流を生成する電流生成回路（破線２ｂで囲んだ部分）、基準電圧を生成する電圧生成回路（破線３ｃで囲んだ部分）、基準電圧を出力するバッファ回路（破線４で囲んだ部分）を備えている。
【００６１】
また、増幅回路５ｃは、バイアス回路１ｃと、バイアス回路１ｃから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６ａで囲んだ部分）とを備えている。
なお、バッファ回路４及び増幅素子６ａは、図２におけるものと同様である。
【００６２】
電流生成回路２ｂは、第１のＮＰＮトランジスタＱ１と、第１のＮＰＮトランジスタＱ１よりもエミッタ面積（接合部の面積）の小さい第２のＮＰＮトランジスタＱ２と、ＰＭＯＳ Ｍ３、Ｍ４、Ｍ１５と、ＮＭＯＳ１４と、第１及び第２の抵抗Ｒ２、Ｒ３と、第１及び第３の演算増幅回路ＥＡ１、ＥＡ３とを有している。第１のＮＰＮトランジスタＱ１のベースは、第１のＮＰＮトランジスタＱ１のコレクタに接続され、第１のＮＰＮトランジスタＱ１は、ダイオード接続されている。第１のＮＰＮトランジスタＱ１のエミッタは接地される。また、第２のＮＰＮトランジスタＱ２のベースは、第２のＮＰＮトランジスタＱ２のコレクタに接続され、第２のＮＰＮトランジスタＱ２は、ダイオード接続されている。第２のＮＰＮトランジスタＱ２のエミッタは、接地される。
【００６３】
第１のＮＰＮトランジスタＱ１のベース及びコレクタは、第１の抵抗Ｒ２の一端に接続される。第１の抵抗Ｒ２の他端は、ＰＭＯＳＭ３のドレインに接続される。ＰＭＯＳ Ｍ３のソースは、電源Ｖｃｃに接続される。また、第２のＮＰＮトランジスタＱ２のベース及びコレクタは、ＰＭＯＳ Ｍ４のドレインに接続され、ＰＭＯＳ Ｍ４のソースは、電源Ｖｃｃに接続される。
【００６４】
第１の演算増幅回路ＥＡ１の反転入力端子（−）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が入力される。第１の演算増幅回路ＥＡ１の非反転入力端子（＋）には、第１の抵抗Ｒ２の両端の電圧と第１のＮＰＮトランジスタＱ１のベース・エミッタ間の順方向電圧との合成電圧Ｖ１が入力される。第１の演算増幅回路ＥＡ１の出力は、ＰＭＯＳ Ｍ３、Ｍ４のゲートに接続される。
【００６５】
また、第３の演算増幅回路ＥＡ３は、ＮＭＯＳ Ｍ１４を介した電流出力タイプのボルテージ・フォロア回路を構成している。第３の演算増幅回路ＥＡ３の非反転入力端子（＋）には、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２が入力される。第３の演算増幅回路ＥＡ３の反転入力端子（−）は、ＮＭＯＳ Ｍ１４のソース及び第２の抵抗Ｒ３の一端に接続され、第３の演算増幅回路ＥＡ３の出力は、ＮＭＯＳ Ｍ１４のゲートに接続される。ＮＭＯＳ Ｍ１４のドレインは、ＰＭＯＳ Ｍ１５のドレイン及びゲートに接続される。ＰＭＯＳ Ｍ１５のソースは、電源Ｖｃｃに接続される。また、第２の抵抗Ｒ２の他端は、接地される。第３の演算増幅回路ＥＡ３は、第２のＮＰＮトランジスタＱ２のベース・エミッタ間の順方向電圧Ｖ２を入力して、第２の抵抗Ｒ３に順方向電圧Ｖ２と等しい電圧を出力する。
【００６６】
このように、電流生成回路２ｂは、図１に表した電流生成回路２における第１の演算増幅回路ＥＡ１の前段の第２の抵抗Ｒ３と第３の抵抗Ｒ４とを削除して、第３の演算増幅回路ＥＡ３で構成されたボルテージ・フォロアを介して第２の抵抗Ｒ３を接続した構成になっている。
【００６７】
電圧生成回路３ｃは、図２に表した電圧生成回路３ａに、ＰＭＯＳ Ｍ１６、Ｍ１７が追加された構成である。ＰＭＯＳ Ｍ１６のソースは、電源Ｖｃｃに接続され、ドレインは、ＰＭＯＳ Ｍ５のドレインに接続され、ゲートは、ＰＭＯＳ Ｍ１５のゲート及びドレインに接続される。ＰＭＯＳ Ｍ１７のソースは、電源Ｖｃｃに接続され、ドレインは、ＰＭＯＳ Ｍ６のドレインに接続され、ゲートは、ＰＭＯＳ Ｍ１５のゲート及びドレインに接続される。
【００６８】
次に、バイアス回路１ｃの動作について説明する。
電流生成回路２ｂの動作は、図１に表した電流生成回路２と同様であり、第１のＮＰＮトランジスタＱ１の電流及び第２のＮＰＮトランジスタＱ２の第１の電流ＩＥ、第１の電流ＩＥと第２の抵抗Ｒ３を流れる第２の電流ＩＲとを合成した電流Ｉ１（＝Ｉ２）は、バイアス回路１と同様に（１）、（２）式のようになる。
【００６９】
ＰＭＯＳ Ｍ３、Ｍ４が生成する電流は、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２の第１の電流ＩＥと等しい。また、ＰＭＯＳ Ｍ１５を流れる電流は、第２の抵抗Ｒ３を流れる第２の電流ＩＲと等しい。
【００７０】
電圧生成回路３ｃは、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３をＰＭＯＳ Ｍ５、Ｍ１６で生成して、基準トランジスタＱ３に流している。基準トランジスタＱ３は、基準電圧Ｖ３を生成し、バッファ回路４ａを介して、増幅素子６ａに基準電圧Ｖｂｉａｓ０として出力する。また、第１の電流ＩＥと第２の電流ＩＲとを合成した電流Ｉ１のサイズ比倍の電流Ｉ３をＰＭＯＳ Ｍ６、Ｍ１７で生成して、基準トランジスタＭ１８及び抵抗Ｒ５に流している。抵抗Ｒ５には、基準電圧Ｖｂｉａｓ１が生成される。
【００７１】
したがって、バイアス回路１ｃは、バイアス回路１ａと同様の効果を有する。また、バイアス回路１ｃは、バイアス回路１ｂと同様に第３の抵抗Ｒ４を有しないため、回路面積を小型化できる。
【００７２】
図５は、第５の実施形態に係るバイアス回路を含む増幅回路の構成を例示する回路図である。
バイアス回路１ｄは、図４に表したバイアス回路１ｃの電圧生成回路３ｃを電圧生成回路３ｄに置き換えて構成されている。また、増幅回路５ｄは、バイアス回路１ｄと、バイアス回路１ｄから基準電圧Ｖｂｉａｓ０、Ｖｂｉａｓ１を供給され、高周波信号ＲＦｉｎを増幅する増幅素子（破線６ｂで囲んだ部分）とを備えている。なお、電流生成回路２ｂ、バッファ回路４、及び起動回路５ａは、図４におけるものと同様である。
【００７３】
増幅素子６ｂは、カスコード構成のＨＢＴ Ｑ４、Ｑ６を有している。そのため、電圧生成回路３ｄは、電圧生成回路３ｃのＮＭＯＳ Ｍ１８をＨＢＴ Ｑ７に置き換えて構成されている。
したがって、バイアス回路１ｄの動作は、バイアス回路１ｃと同様であり、バイアス回路１ｄは、バイアス回路１ｃと同様の効果を有する。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲は、これら実施形態に限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、１ａ、１ｂ、１ｃ、１ｄ…バイアス回路、 ２、２ａ、２ｂ…電流生成回路、 ３、３ａ、３ｂ、３ｃ、３ｄ…電圧生成回路、 ４、４ａ…バッファ回路、 ５、５ａ、５ｂ、５ｃ、５ｄ…増幅回路、 ６、６ａ、６ｂ…増幅素子、 ＣＭ１…カレントミラー、 ＥＡ１…第１の演算増幅回路、 ＥＡ２…第２の演算増幅回路、 ＥＡ３…第３の演算増幅回路、 Ｍ１〜Ｍ６、Ｍ８〜Ｍ１３、Ｍ１５〜Ｍ１７、ＭＰｏ…Ｐチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）、 Ｍ７、Ｍ１４…Ｎチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 Ｍ１８、Ｑ３、Ｑ７…基準トランジスタ、 Ｑ１、Ｑ５…第１のバイポーラトランジスタ、 Ｑ２、Ｑ６…第２のバイポーラトランジスタ、 Ｑ４、Ｑ８…ＨＢＴ、 Ｒ１、Ｒ６…抵抗、 Ｒ２…第１の抵抗、 Ｒ３…第２の抵抗、 Ｒ４…第３の抵抗
【特許請求の範囲】
【請求項１】
接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合のうちの接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する電流生成回路と、
前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する電圧生成回路と、
を備えたことを特徴とするバイアス回路。
【請求項２】
前記電流生成回路は、
第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタに直列に接続された第１の抵抗と、
前記第１のバイポーラトランジスタよりも接合部の面積が小さく、前記第１のバイポーラトランジスタと電流値の等しい電流が流れる第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧が両端に供給され、前記第２の電流を生成する第２の抵抗と、
を有し、
前記第１の抵抗の両端の電圧と前記第１のバイポーラトランジスタのベース・エミッタ間の順方向電圧との合成電圧と、前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧と、が等しくなるように、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタとに流れる電流の電流値を制御して、前記第１の電流を生成することを特徴とする請求項１記載のバイアス回路。
【請求項３】
前記第１のバイポーラトランジスタのベースは、前記第１のバイポーラトランジスタのコレクタに接続され、
前記第２のバイポーラトランジスタのベースは、前記第２のバイポーラトランジスタのコレクタに接続されていることを特徴とする請求項２記載のバイアス回路。
【請求項４】
前記第１のバイポーラトランジスタのベースは、前記第２のバイポーラトランジスタのベースに接続され、
前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧を制御して、前記第１の電圧と前記第２の電圧とを等しくすることを特徴とする請求項２記載のバイアス回路。
【請求項５】
前記第２の抵抗は、前記第２のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項２〜４のいずれか１つに記載のバイアス回路。
【請求項６】
前記第２の抵抗は、ボルテージ・フォロアを介して前記第２のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項２〜４のいずれか１つに記載のバイアス回路。
【請求項７】
前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から前記基準電圧よりも高い電圧をさらに生成することを特徴とする請求項１〜６のいずれか１つに記載のバイアス回路。
【請求項８】
請求項１〜７のいずれか１つに記載のバイアス回路と、
前記基準電圧をバイアスとして供給される増幅素子と、
を備えたことを特徴とする増幅回路。
【請求項１】
接合部の面積の異なる２つのＰＮ接合の順方向電圧の電圧差に基づいて第１の電流を生成し、前記２つのＰＮ接合のうちの接合部の面積の小さいＰＮ接合の順方向電圧に基づいて前記第１の電流の温度係数と異なる極性の温度係数を有する第２の電流を生成する電流生成回路と、
前記第１の電流と前記第２の電流とを合成した電流から基準電圧を生成する電圧生成回路と、
を備えたことを特徴とするバイアス回路。
【請求項２】
前記電流生成回路は、
第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタに直列に接続された第１の抵抗と、
前記第１のバイポーラトランジスタよりも接合部の面積が小さく、前記第１のバイポーラトランジスタと電流値の等しい電流が流れる第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧が両端に供給され、前記第２の電流を生成する第２の抵抗と、
を有し、
前記第１の抵抗の両端の電圧と前記第１のバイポーラトランジスタのベース・エミッタ間の順方向電圧との合成電圧と、前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧と、が等しくなるように、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタとに流れる電流の電流値を制御して、前記第１の電流を生成することを特徴とする請求項１記載のバイアス回路。
【請求項３】
前記第１のバイポーラトランジスタのベースは、前記第１のバイポーラトランジスタのコレクタに接続され、
前記第２のバイポーラトランジスタのベースは、前記第２のバイポーラトランジスタのコレクタに接続されていることを特徴とする請求項２記載のバイアス回路。
【請求項４】
前記第１のバイポーラトランジスタのベースは、前記第２のバイポーラトランジスタのベースに接続され、
前記第２のバイポーラトランジスタのベース・エミッタ間の順方向電圧を制御して、前記第１の電圧と前記第２の電圧とを等しくすることを特徴とする請求項２記載のバイアス回路。
【請求項５】
前記第２の抵抗は、前記第２のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項２〜４のいずれか１つに記載のバイアス回路。
【請求項６】
前記第２の抵抗は、ボルテージ・フォロアを介して前記第２のバイポーラトランジスタのベースとエミッタとに接続されていることを特徴とする請求項２〜４のいずれか１つに記載のバイアス回路。
【請求項７】
前記電圧生成回路は、前記第１の電流と前記第２の電流とを合成した電流から前記基準電圧よりも高い電圧をさらに生成することを特徴とする請求項１〜６のいずれか１つに記載のバイアス回路。
【請求項８】
請求項１〜７のいずれか１つに記載のバイアス回路と、
前記基準電圧をバイアスとして供給される増幅素子と、
を備えたことを特徴とする増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−３８６０８（Ｐ２０１３−３８６０８Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７３３４４（Ｐ２０１１−１７３３４４）
【出願日】平成２３年８月８日（２０１１．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月８日（２０１１．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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