【課題】フーリエ変換回路の検証工数を削減すること。
【解決手段】回転因子記憶部２が、フーリエ変換処理に用いられる回転因子を記憶し、符号反転部３が、回転因子記憶部２に記憶された回転因子のＱ成分の符号を反転させる。そして、フーリエ変換処理部４が、所定の入力部を介して入力されたデータに対して、回転因子記憶部２に記憶された回転因子を用いてフーリエ変換処理を実行する。さらに、フーリエ変換処理部４が、フーリエ変換処理の結果に対して、回転因子記憶部２に記憶された回転因子のＩ成分と符号反転部３によって符号が反転された回転因子のＱ成分とを用いて逆フーリエ変換処理を実行する。そして、判定部５が、フーリエ変換処理部４による逆フーリエ変換処理の結果と図示しない入力部を介して入力されたデータとが一致するか否かを判定する。 （もっと読む）

【課題】電子回路等の被試験装置に試験信号を印加して被試験装置を監視することにより、被試験装置の１つ又は複数の電気特性を試験する試験回路及びシステムを提供する。
【解決手段】試験回路は、単一の自動試験システム内の複数のユニバーサルインタフェースチャネル回路２１０を用いて、電子回路又は装置を試験を行う。単一のデータ収集回路１２０を、１つ又は複数のユニバーサルインタフェースチャネル回路２１０に結合する。各ユニバーサルインタフェースチャネル回路２１０は、様々な試験信号のうちの１つをＤＵＴに供給することを、データ収集回路１２０から個別に命令する。 （もっと読む）

【課題】被試験デバイスのビット誤り率や波形測定・表示を行う際に必要なパラメータ値設定を簡便に行える誤り率測定装置及び方法を提供する。
【解決手段】操作入力部１６からの所定操作により誤り率測定部１１又は波形測定部１３の何れか一方の測定部のトラッキング設定がＯＮされると、制御部１８が他方の測定部のパラメータ値の問い合わせをしてトラッキングＯＮ設定された側の測定部に出力する。そして、トラッキングＯＮ設定された側の測定部は、問い合わせをしたパラメータ値をトラッキング設定がＯＮ状態の測定部に反映してパラメータ値の同期を図っている。 （もっと読む）

【課題】故障診断動作から通常動作への動作遷移を容易に行うことを目的とする。
【解決手段】開示の装置は、第１記憶回路及び複数の第２記憶回路を備える。第１記憶回路は、第１制御信号に応じて、入力選択回路から出力された入力データ又はスキャンデータを保持する。複数の第２記憶回路は、それぞれ、第１制御信号又は第１制御信号に依らずに強制的にデータを保持させるための第２制御信号に応じて、第１記憶回路から出力されたデータを保持する。制御信号出力回路は、複数の第２記憶回路のそれぞれに対して、第１制御信号及び第２制御信号のうちの一方を出力する。そして、出力選択回路は、複数の第２記憶回路のうちの１つの第２記憶回路を選択し、選択した第２記憶回路から出力されたデータを出力する。 （もっと読む）

【課題】システムバスのコマンドの通信量を軽減することでオーバーヘッド時間を短縮し、試験時間を短縮することが可能な半導体試験装置を実現する。
【解決手段】記憶部を有するハードウェアを複数備え、コマンドにより記憶部から設定対象部へ設定データを転送する半導体試験装置において、コマンドを送信するシステム制御部と、システム制御部から送信された設定データと転送時に必要なアドレス情報を記憶部に書き込み、コマンドを受信して記憶部に記憶されているアドレス情報に基づいて設定データを転送する設定制御部とを備える。 （もっと読む）

【課題】複数の半導体チップを内蔵するマルチチップ半導体装置において、外部端子に接続されるパッドより内部で他の半導体チッブに接続され外部端子には接続されないパッドが多い場合にも効率的にテストパターン作成を行うことができるテストパターン作成方法、作成装置、及び、作成プログラムを提供する。
【解決手段】他の半導体チップのバウンダリスキャンを用いて機能テストの対象とする半導体チップのチップ間接続パッドから入出力されるテストパターンを生成し、外部端子に接続されるパッドから入出力されるテストパターンと合成する。 （もっと読む）

【課題】アクティブロードの低消費電力化が図れ、より少ない消費電力でＤＵＴの同時測定個数を大幅に増加させることができる半導体試験装置を実現すること。
【解決手段】測定対象デバイスの出力信号を検出するコンパレータと並列に、バッファアンプを介して入力される設定電圧に応じて負荷電流を制御するアクティブロードが接続された半導体試験装置において、
前記バッファアンプはＤ級アンプで構成されていることを特徴とするもの。 （もっと読む）

【課題】開発の早期において、様々な条件におけるクロストーク耐性を確認することができる半導体装置を提供する。
【解決手段】信号発生回路３と、遅延回路４０、４１、４２、４３、…、４ｍと、遅延回路５０、５１、５２、５３、…、５ｍと、出力バッファ７０、７１、７２、７３、…、７ｍそれぞれに対応して設けられ、遅延回路４０、４１、４２、４３、…、４ｍから出力された信号または遅延回路５０、５１、５２、５３、…、５ｍから出力された信号のいずれかを選択して対応する出力バッファ７０、７１、７２、７３、…、７ｍに出力する選択回路６０、６１、６２、６３、…、６ｍと、を備える。 （もっと読む）

【課題】テスタによる機能テストのテスト精度を低下させずに、テスタ用テストパタンにおけるタイミングセット数を削減する。
【解決手段】本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 （もっと読む）

【課題】テスト対象の論理回路に対してテストポイントを効果的に挿入すること
【解決手段】論理回路試験装置１０は、論理回路の設計データから得た配線条件により信号線の故障推定度を推定する故障推定部１１０を備える。また、論理回路試験装置１０は故障推定度に基づいてテストポイントを挿入する挿入部１３０を備える。論理回路試験装置１０は、挿入部１３０によってテストポイントの挿入された論理回路に対してテストの実行を行う。 （もっと読む）

【課題】複数の動作回路を制御する制御回路全体の規模を低減する。
【解決手段】それぞれが制御信号を出力する複数の制御回路と、入力される制御信号に応じて動作する複数の動作回路と、複数の動作回路と一対一に対応して設けられ、それぞれが複数の制御回路からの制御信号を受け取り、複数の動作回路のうちの対応する動作回路に、いずれの制御信号を入力するかを選択する複数の中間回路とを備え、複数の制御回路の個数は、複数の動作回路の個数より少ない電気回路を提供する。 （もっと読む）

【課題】同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること
【解決手段】本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 （もっと読む）

【課題】ドライバ回路が出力する波形の歪みを低減する。
【解決手段】出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、与えられる高レベル制御信号に応じて、高レベルトランジスタに高レベル電圧を出力させるか否かを制御する高レベルインバータと、与えられる低レベル制御信号に応じて、低レベルトランジスタに低レベル電圧を出力させるか否かを制御する低レベルインバータと、高レベルインバータのスレショルド電圧に応じた電圧の高レベル制御信号と、低レベルインバータのスレショルド電圧に応じた電圧の低レベル制御信号とを生成する制御信号生成部とを備え、制御信号生成部は、正論理電圧または負論理電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成するドライバ回路を提供する。 （もっと読む）

【課題】メモリ周辺回路に対する遅延故障テストの時間を削減すること。
【解決手段】第１のメモリセル列と、故障したメモリセル列を置き換えるための第２のメモリセル列と、両メモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、両メモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを有するメモリに対するスキャンテスト回路であって、両メモリセル列及び両周辺回路の間で少なくとも２通りの接続方法を実現するように両切替回路を制御するテスト優先制御回路を備え、両周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を両メモリセル列と第１の切替回路との間に備えている。 （もっと読む）

【課題】半導体試験装置におけるドライバのタイミング調整をより高精度に行うことを目的とする。
【解決手段】ＤＵＴに試験信号Ｓを印加するために設けた１または複数のドライバ３１とドライバ３１から出力される試験信号Ｓを入力してドライバ３１のタイミング調整を行う調整用コンパレータ３２とタイミング調整のための基準信号ＳＳを発生する基準信号発生部１６とを有するテストユニット１を備えた半導体試験装置であって、被試験デバイスが接続される接続ピン２１に着脱可能に接続され、ドライバ３１から出力される試験信号Ｓの伝播時間と基準信号発生部１６から出力される基準信号ＳＳの伝播時間との差分を計測する伝播時間計測ユニット２と、テストユニット１に備えられ、前記差分に基づいてドライバ３１の出力タイミングの補正を行うタイミング補正部２３と、を備えている。 （もっと読む）

【課題】スキャンテストにおけるコストを低減することができる半導体集積回路、半導体集積回路設計方法、スキャンテストパタン生成方法及びそのプログラムを提供すること
【解決手段】本発明にかかる半導体集積回路１は、テスト値がスキャンインされ、当該テスト値を組み合わせ回路２０３に出力する制御用スキャンテスト構成回路と、制御用スキャンテスト構成回路にスキャンインされるテスト値が並列的にスキャンインされるとともに、組み合わせ回路２０３が制御用スキャンテスト構成回路から出力されたテスト値に基づいて出力する出力値が入力され、当該出力値をスキャンアウトする観測用スキャンテスト構成回路とを備えたものである。 （もっと読む）

パーティションを設けたスキャン・チェーンを備えた集積回路（ＩＣ）に実装されたテスト・コントローラが、スキャンテストを実行する際に向上した制御を提供する。一つの側面に従って、テスト・コントローラは、独立しているべき、ＩＣの異なるスキャン・チェーンに対するスキャンテストのスキャンイン、スキャンアウト、及びキャプチャ位相を選択的に制御できる。外部テスターとインタフェースするためにテスト・コントローラに必要なピンの数は、そのテスト・コントローラがサポートし得るパーティションの数より少ない。別の側面に従って、ＩＣは、遷移故障（又はＬＯＳ）テストをサポートするため各パーティションに対応するレジスタを含む。別の側面に従って、パーティションを設けたスキャン・チェーンを備えたＩＣが、シリアル−パラレル及びパラレル−シリアル変換器を含み、それにより、スキャンテストをサポートするために必要とされる外部ピンを最小限にする。
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【課題】オーバヘッドを最小限にして誤り率測定の時間短縮を図る。
【解決手段】外部処理装置１０は、送信する試験用のコマンドを一つにパッケージ化したパッケージコマンドを一電文で送信し、誤り率測定装置２０は、外部処理装置１０から送信されたパッケージコマンドを受信した状態のまま出力するとともに、被試験デバイス３０の測定結果データを外部処理装置１０に対して一電文で送信する主制御部２１と、主制御部２１からのパッケージコマンドを解析し、予め設定された設定手順に従って試験用コマンドのコマンド内容に基づくコマンド設定を行う副制御部２２と、副制御部２２によって設定されたコマンド内容に従って被試験デバイス３０の誤り率を測定する誤り率測定部２３とを備えた。 （もっと読む）

【課題】初期の故障解析において、機能不具合を内在する半導体装置に対して確実な不具合の再現を可能とし、半導体装置に内蔵された回路のどの部分に問題があるかを解析する手段を提供する。
【解決手段】良品の半導体装置２と、故障品半導体装置３と、良品の半導体装置２と故障品半導体装置３と実機の基板(ボード)４とが配線１６で接続され、クロック制御６と比較回路７とを備えた信号共有分割部を備えた解析装置本体の動作により、実機の基板（ボード）４を良品の半導体装置２で動作させつつ、同じタイミングで、故障品半導体装置３を動作させ、その挙動の差異を検知して故障解析を行う。 （もっと読む）

【課題】回路規模の小さい自己テスト回路を備えた半導体集積回路を提供する。
【解決手段】
入力データを処理し、入力データよりランダム性の高い出力データを出力する被テスト回路１００と、被テスト回路１００の自己テスト動作時に、被テスト回路１００に入力する初期の入力データを保持する記憶部２１０と、被テスト回路１００が入力データを処理し、出力する出力データを被テスト回路１００の入力データとしてフィードバックするフィードバック部２２０と、フィードバック部２２０が被テスト回路１００の出力データを被テスト回路１００の入力データとしてフィードバックする回数を制御する制御部２３０と、被テスト回路１００が出力する出力データと期待値とを比較する比較部２４０と、を有する自己テスト回路。 （もっと読む）