パーティションを設けたスキャン・チェーンを備えた集積回路のスキャンテストにおける向上した制御
パーティションを設けたスキャン・チェーンを備えた集積回路(IC)に実装されたテスト・コントローラが、スキャンテストを実行する際に向上した制御を提供する。一つの側面に従って、テスト・コントローラは、独立しているべき、ICの異なるスキャン・チェーンに対するスキャンテストのスキャンイン、スキャンアウト、及びキャプチャ位相を選択的に制御できる。外部テスターとインタフェースするためにテスト・コントローラに必要なピンの数は、そのテスト・コントローラがサポートし得るパーティションの数より少ない。別の側面に従って、ICは、遷移故障(又はLOS)テストをサポートするため各パーティションに対応するレジスタを含む。別の側面に従って、パーティションを設けたスキャン・チェーンを備えたICが、シリアル−パラレル及びパラレル−シリアル変換器を含み、それにより、スキャンテストをサポートするために必要とされる外部ピンを最小限にする。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、全般的に集積回路のテストに関し、更に具体的には、パーティションを設けた(partitioned)スキャン・チェーンを備えた集積回路のスキャンテストにおける向上した制御を提供することに関連する。
【背景技術】
【0002】
スキャンに基づくテスト(スキャンテスト)は、集積回路(IC)をテストするためしばしば実行される。スキャンテストとは、一般に、IC内のストレージ要素(例えば、フリップフロップ)がスキャン・チェーンとして接続され、IC上に提供される入力テスト・ピンを介してテスト・ベクトルがスキャン・チェーンにシフトインされ、ICは評価モード(キャプチャ位相)に置かれてこれらの入力を評価させ、このキャプチャ・サイクルで得られた対応する応答ベクトルが出力テスト・ピンを介してシフトアウトされる、というテスト・アプローチを指す。応答ベクトルのビット値は、IC内の如何なる故障状態をも判定するため、予期される出力と比較される。
【0003】
ICは、パーティションを設けたスキャン・チェーンを備えて設計されることが多く、これは、パーティションを設けた各スキャン・チェーンが、対応するテスト・ベクトルを受信するためにスキャン・チェーンとして機能し得る対応する一連のストレージ要素を含むことを含意する。パーティションを設けたスキャン・チェーンは、関連する業界で周知であるように、たとえば、所望の離隔されたパーティションセットのテストが容易であることや、異なる周波数、電源管理等での異なるパーティションの運用性などの理由で用いられる。
【0004】
対応する環境に適したテストが実行され得るように、このような環境において更なる制御が提供されることが全般的に望ましい。
【発明の概要】
【課題を達成するための手段】
【0005】
パーティションを設けたスキャン・チェーンを備えた集積回路(IC)に実装されるテスト・コントローラが、スキャンテストを実行する際に向上した制御を提供する。1つの側面に従って、テスト・コントローラは、独立しているべき、ICの異なるスキャン・チェーンに対してスキャン期間を選択的に制御できる。独立性は、同じテストに対し、或るパーティションのスキャン期間(期間の開始及び長さ)を、別のパーティションのスキャン期間と関連することなく選択する能力に現れる。これは、任意の2つのスキャン期間が、特定の状況に適合するように重なるか、或いは重ならないかのいずれかであってよいことを意味する。テスト・コントローラが外部テスターとインタフェースするために必要なピンの数は、そのテスト・コントローラがサポートし得るパーティションの数より少ない。
【0006】
別の側面に従って、ICが、各スキャン・チェーンが独立してスキャンされ得るとき遷移故障(又はLOS)テストをサポートするため、各パーティションに対応するビットを有するレジスタを含む。このレジスタは、第1のスキャン・チェーンにスキャンインされ、第2のスキャン・チェーンにスキャンインされる第2のベクトルの最終ビットと共に供給される、第1のベクトルの最終ビットをストアするために用いられる。この回路は、LOSテストを実行するため、これらの2つの最終ビットを(それぞれのチェーンに)スキャンインした後すぐに評価される。レジスタは、LOSテストが多数のスキャン・チェーンに関連してサポートされ得るように、多数のスキャン・チェーンの最終ビットをストアするために多数のビットを含んでいてもよい。
【0007】
更に別の側面に従って、パーティションを設けたスキャン・チェーンを備えたICが、シリアル−パラレル変換器(SPC)及びパラレル−シリアル変換器(PSC)を含み、それにより、スキャンテストをサポートするために必要とされる外部ピンを最小限に抑える。一実施例において、多数の小さなデータ・ユニットを連結して大きなユニットを形成するSPCに小さなデータ・ユニットが高い周波数で供給され、その後、それらのビットが、対応するスキャン・チェーンにスキャンインされる。これにより、IC上の、外部テスターからビットを受信するためのピンの数が低減される。更に、逆のロジックをPSCに用いて、スキャンアウトされたデータを送信するためのピンの数を低減することもできる。本発明の幾つかの側面を幾つかの例を参照して以下に示す。
【0008】
本発明をよく理解するために多数の特定の細部、関係、及び方法を示すことを理解されたい。しかし、当業者であれば、本発明は、1つ又はそれ以上の特定の細部なしに、又は他の方法などを用いて実施され得ることが容易に理解されるであろう。他の例では、本発明の特徴を曖昧にすること避けるため、周知の構造又はオペレーションは詳細には示していない。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の幾つかの特徴が実装され得る例示の環境のブロック図である。
【0010】
【図2】図2は、本発明の一実施例において多数のスキャン・パーティションを備えたICを図示するブロック図である。
【0011】
【図3】図3は、本発明の一実施例において、パーティションを設けたスキャン・チェーンを備えたICに実装されるパーティション・セレクタ回路のブロック図である。
【0012】
【図4A】図4Aは、本発明の一実施例における、ICのスキャンテスト中の波形を示すタイミング図である。
【図4B】図4Bは、本発明の一実施例における、ICのスキャンテスト中の波形を示すタイミング図である。
【0013】
【図5】図5は、本発明の一実施例におけるテスト・コントローラのブロック図である。
【0014】
【図6】図6は、本発明の一実施例において、ATPGツールに入力として供給される、ICの設計情報を示す図である。
【0015】
【図7】図7は、一実施例においてATPGツールによって生成される例示のテスト・ベクトル/ビットを示す図である。
【0016】
【図8A】図8Aは、一実施例において、LOC(launch off capture)テストが実行され得る方式を図示する例示のタイミング図である。
【図8B】図8Bは、一実施例において、LOC(launch off capture)テストが実行され得る方式を図示する例示のタイミング図である。
【0017】
【図9】図9は、本発明の一実施例において、遷移故障テストをサポートするICのブロック図である。
【0018】
【図10A】図10Aは、LOS(launch off shift)テストのための例示のテストシナリオを図示する簡略化したブロック図である。
【0019】
【図10B】図10Bは、一実施例において、ローンチ及びキャプチャ・パルスが印加されるパーティションを特定する、例示の表を示す図である。
【0020】
【図10C】図10Cは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10D】図10Dは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10E】図10Eは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10F】図10Fは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10G】図10Gは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【0021】
【図11】図11は、一実施例において、スキャンテスト用のテスト・ピンの数が低減されたICのブロック図である。
【0022】
【図12】図12は、本発明の一実施例において、シリアル−パラレル変換器が実装される方式を図示するブロック図である。
【0023】
【図13】図13は、本発明の一実施例において、パラレル−シリアル変換器が実装される方式を図示するブロック図である。
【発明を実施するための形態】
【0024】
種々の実施例を例証のための幾つかの例と共に以下に説明する。
1.例示の環境
【0025】
図1は、本発明の幾つかの特徴が組み込まれ得る例示の環境のブロック図である。この図は、テスター110及びIC120を含むよう示されている。IC120(これはシステム・オン・チップ/SoCであり得る)は、ディコンプレッサー130、スキャン・チェーン140、及び圧縮器150を含むよう示されている。簡潔にするため、図1では単一のICのみを示している。しかし、テスター110を用いて多数のICを同時にテストすることも可能である。
【0026】
テスター110は、圧縮された形式のテスト・ベクトルをIC120内のディコンプレッサー130への経路112(SI)に供給し、テストのキャプチャ結果を表す応答ベクトルを圧縮された形式で圧縮器150からの経路121(SO)で受信する。テスター110は、IC120内の故障を判定するため、応答ベクトルのビット値を予期される値と比較し得る。テスター110は、経路170にスキャン・イネーブル信号(SE)を、経路160(CLK)を介してIC120へ1つ又はそれ以上のクロックを、スキャンテスト中のIC120のオペレーションを調整するクロックと共に供給する。テスター110は、経路181を介し、IC120内のパーティションの数を特定する等のため、クロックの構成を特定し、IC120内に制御信号を生成するための、構成データを供給してもよい。
【0027】
ディコンプレッサー130は、経路112(SI)で受信したテスト・ベクトルを伸張し(decompress)、圧縮されていない形式のテスト・ベクトルを経路134を介してスキャン・チェーン140へ供給する。圧縮器150が、経路145で受信した応答ベクトルを圧縮し、対応する圧縮された応答ベクトルを経路121(SO)を介してテスター110へ供給する。ディコンプレッサー及び圧縮器モジュールは、関連する業界で周知であるように、組み合わせ回路及び/又は順次的(sequential)回路に基づく種々のアプローチを用いて実装され得る。
【0028】
スキャン・チェーン140は、IC120のフリップフロップ要素を含み、これらの要素をスキャンに基づくアプローチを用いてテストすることが求められている。これらのメモリ要素は、1つ又はそれ以上のスキャン・チェーン(これは、例えば、パーティションを設けたスキャン・チェーンとして実装され得る)として機能するように設計され得、各スキャン・チェーンは、テスト・ベクトルのシフトイン及び応答ベクトルのシフトアウトの間シフト・レジスタとして接続されるストレージ要素を含む。応答ベクトルは、テスト・ベクトルのシフトインが完了するとテスト対象となる組み合わせ論理(キャプチャ・サイクル中)の評価の結果(応答ビット)を含む。
【0029】
簡潔にするため図示しないが、IC120は、種々の他の要素、例えば、組み合わせ論理要素も含み、これらは、スキャン・チェーン140内のメモリ要素と組み合わさり、IC120に企図される効用を提供するよう機能する。また、IC120は、スキャンテスト・オペレーションを調整する際に内部で用いられ、スキャン・チェーン140内のストレージ要素に供給される、種々のクロック及び制御信号を生成するための、対応する回路(例えば、テスト・コントローラ)を含んでいてもよい。これらのクロックは、テスター110から受信したクロック160(CLK)に基づいて生成され得る。経路SI及びSOは、多数の信号ライン(各ラインは所定の時間に単一ビットを送信する)を含み/表し得、従って、IC120は、これらの信号ラインに接続するための、SI及びSOで図示する、対応する数のピンを含んでいてもよいことに注意されたい。
【0030】
本発明の幾つかの特徴により、パーティションを設けたスキャン・チェーンを備えた集積回路のスキャンテストにおいて向上した制御が可能となる。従って、例示の集積回路の詳細は、以下に説明するスキャン・チェーンを含む。
2.集積回路
【0031】
図2は、一実施例におけるICの詳細を図示するブロック図である。IC200は、図1のIC120の代わりに用いることができ、ディコンプレッサー210Aから210N、パーティション220Aから220N、圧縮器230Aから230N、マルチプレクサ(MUX)250、及びテスト・コントローラ270を含むよう示されている。
【0032】
ディコンプレッサー210Aから210Nの各々は、信号ライン112(SI)を介して受信した圧縮されたテスト・ベクトルを伸張し、伸張されたベクトルを対応するパーティション内のスキャン・チェーンに供給する。経路112(SI)は、多数のスキャンイン経路(信号ライン/データ経路)を表し、これらの幾つか又は全ては、例えば、各パーティション220A〜220N内のスキャン・チェーンの数に基づいて、ディコンプレッサー210Aから210Nの各々に供給され得る。このため、例えば、経路112(SI)は、16個の個別の信号ライン/データ経路を含み得、一方、ディコンプレッサー210A〜210Nはそれぞれ16個全てのスキャンイン経路へ又は16より少ない数のスキャンイン経路へ接続され得る。即ち、(それぞれのディコンプレッサー210A〜210Nに接続される)スキャンイン経路201A〜201Nの各々は、16ビット幅であってもよく又はそれより小さいビット幅であってもよい。また、1つのディコンプレッサーに接続されるスキャンイン経路の数は、別のディコンプレッサーに接続されるスキャンイン経路の数とは異なっていてよく、従って、1つのディコンプレッサーが受信する(同時)入力ベクトルの数は、別のディコンプレッサーが受信する(同時)入力ベクトルの数とは異なっていてよい。
【0033】
パーティション220Aから220Nは各々、ストレージ要素で形成される1つ又はそれ以上のスキャン・チェーンを含み得、各パーティション内のスキャン・チェーンは典型的に、対応するクロックで動作し得る。これらのクロックは、互いに対してすべて同期していてもよく、又は互いに対し異なる位相/周波数関係を有していてもよい。このため、パーティション220A〜220N内のスキャン・チェーン要素は、それぞれのクロック221A(CLKA)から221N(CLKN)でクロックされて示されている。一実施例において、クロック221A〜221Nは互いに対して同期される。一般に、パーティション(これらは、多数のスキャン・チェーンを含み得る)の各々は、単一のスキャン・チェーンとしてみることができる。
【0034】
パーティションの各々は、「パーティション間経路」を介して他のパーティションからデータ入力を受信し得る。各パーティション間経路は、間にある任意の組み合わせ論理を用いて、1つのパーティション内のメモリ要素(レジスタ、フリップフロップなど)から他のパーティション内のメモリ要素へデータ値を送信する。この組み合わせ論理は、図2で示す論理経路/矢印内に含まれているとみることができる。例えば、パーティション220Aは、1つ又はそれ以上のデータ入力を経路222Bを介してパーティション220Bから受信し得、1つ又はそれ以上のデータ入力を経路222Aでパーティション220Bへ供給し得る。図示しないが、このようなパーティション間データ経路は、他のパーティションペア間にも存在し得る。また、経路222Bで供給されるデータ入力は、220A内のメモリ要素によって更に評価/処理されて、そのデータ出力が経路222Aで供給されてもよい。
【0035】
スキャンに基づくテストの間、パーティションの各々において、メモリ/ストレージ要素(例えば、フリップフロップ)を用いて1つ又はそれ以上のスキャン・チェーンが形成され得る。説明し易くするため、それぞれ1つのスキャン・チェーンのみ(パーティション220A内のスキャン・チェーン220A−1、パーティション220B内のスキャン・チェーン220B−1、及びパーティション220N内のスキャン・チェーン220N−1)を図2に示す。しかし、各パーティションが多数のスキャン・チェーンを含んでいてもよい。一般に、パーティションとは、定義された/特定の機能(例えば、ALU、USBコントローラがそれぞれの機能ブロックとして供給されてもよい)を提供するICの一部を指す。
【0036】
スキャン・チェーン220A−1は、伸張されたテスト・ベクトルを経路212Aで受信し、経路223Aで応答ベクトルを提供する。同様に、スキャン・チェーン220B−1は、伸張されたテスト・ベクトルを経路212Bで受信し、経路223Bで応答ベクトルを提供する。パーティション220A内だけでなく、パーティション220Bから220N内の他のスキャン・チェーンも対応して同様の方式で機能する。
【0037】
圧縮器230Aから230Nは、それぞれのパーティション220Aから220N(内のスキャン・チェーン)から応答ベクトルを受信し、これらの応答ベクトルを圧縮し、コンパクトにされ/圧縮された応答ベクトルをそれぞれの「スキャンアウト」経路235Aから235Nを介して供給する。経路235A〜235Nは、各々多数の経路を含んでいてよく、一実施例ではそれぞれスキャンイン経路201A〜201N内の経路と同じ数の経路を含み得る。
【0038】
MUX250は、選択信号251の値に基づいて、入力235A〜235Nの1つをテスト出力121(SO)で供給する。このため、経路121(SO)は多数の出力信号ラインを表し得る。
【0039】
ディコンプレッサーでの伸張及び圧縮器での圧縮は、幾つかの周知の手法のうち任意のものを用いて成され得る。一実施例において、ディコンプレッサー210A〜210N及び圧縮器230A〜230Nは、組み合わせ要素を用いて実装される。しかし、他の実施例において、ディコンプレッサー及び圧縮器は、順次的(クロックされた)要素、又は組み合わせ要素と順次的要素との組み合わせを用いて実装されてもよい。
【0040】
IC200は、ディコンプレッサー及び圧縮器を含むように上述したが、ディコンプレッサー及び圧縮器の実装は、テスト・ベクトルを提供する外部デバイス(例えば、テスター)のストレージ要件を低減するため、テスト適用時間及びそれによりテスト・コストを低減するため、テスター・ピンの数を低減するため、などの理由のためにのみ必要とされる可能性があることにも注意されたい。本発明の幾つかの特徴は、ディコンプレッサー及び圧縮器を備えずにICに実装されてもよい。
【0041】
テスト・コントローラ270は、テスター(例えば、テスター110)からマスター・クロック160(CLK)及びマスター・スキャン・イネーブルSE(170)を受信し、パーティション220A〜220Nの各々に対しクロック及びスキャン・イネーブル信号を生成する。以下に詳細に説明するように、テスト・コントローラ270は、経路278に含まれるとみなされる、クロック信号(221A〜221N)及びスキャン・イネーブル信号(222A〜222N)を生成する際に向上した制御を提供する。テスト・コントローラ270は、MUX250に供給される選択信号251を生成する。テスト・コントローラ270は、テスターによって供給される構成データを経路181で受信し得る。
【0042】
テスト・コントローラ270は、パーティションを設けたスキャン・チェーン(即ち、異なるパーティション220A〜220N内のスキャン・チェーン)内でスキャンに基づくテストを実行しつつ、向上した制御を提供する。このような向上した制御には、幾つかのパーティションへのテスト・ベクトルのスキャンインが含まれるが、幾つかの他のパーティションへのテスト・ベクトルのスキャンイン、全てのパーティションへの又は幾つかのパーティションのみへの並列のテスト・ベクトルのスキャンインなどは含まれない。本発明の一つの側面に従って、テスト・コントローラ270は、このような向上した制御を提供するが、イネーブルされる/ディセーブルされるべき特定のパーティションを特定するテスター(例えば、テスター110)とインタフェースするために含まれる制御ピンが一層少なく、前記制御ピンは、それが制御するパーティションの総数(より少ない数)の任意のサブセットであり得る。一実施例におけるこのような回路を図示して説明を続ける。
3.パーティション・セレクタ
【0043】
図3は、本発明の一実施例において、パーティションを設けたスキャン・チェーンを備えたIC(のテスト・コントローラ270)に実装されるパーティション・セレクタ回路のブロック図である。図3のパーティション・セレクタ300は、2つのパーティションに対応する構成要素/ブロックのみしか図示していないが、4つのパーティションP1からP4に対しパーティション選択(パーティション・イネーブル/ディセーブル)信号を生成するように実装されると仮定する。また、本明細書の開示を読めば当業者には明らかであるが、図3に示すブロック/構成要素の適切な構成及び/又は反復により、4つより多い又は少ないパーティションもサポートされ得る。
【0044】
ブロック395及び396はそれぞれ、パーティションP1及びP2に対し対応する選択信号381(P1_s)及び382(P2_s)を生成する。それぞれ、パーティションP3及びP4に対する選択信号の生成のための、ブロック396と同様のまたは同一の更に2つのブロックは、図示しないが存在すると仮定され、パーティションP3及びP4に対しそれぞれの選択信号383(P3_s)及び384(P4_s)を生成する。395、396などのブロック、及びパーティションP3及びP4に対応するブロックは、ステージと呼ばれる。
【0045】
遅延レジスタ309及び312、カウント・レジスタ311及び313、及びバイパス・レジスタ318は、IEEE1149.1標準JTAG規格に従ってIC200のバウンダリスキャン・レジスタ303の一部を形成する。バウンダリスキャン・レジスタ303は、4つのパーティションの各々に対する遅延レジスタ及びカウント・レジスタ(例えば、第2のパーティションに対する遅延レジスタ312及びカウント・レジスタ313)と、パーティションP1を除く全てのパーティションに対するバイパス・レジスタとを含むように構成される。
【0046】
以下の段落に説明するように、カウント・レジスタはスキャン期間の長さを特定し、遅延レジスタは開始信号に対する遅延を特定する。第1のステージ用の開始信号はテスター110から(信号305として)受信するが、後に続くステージでは、開始信号は対応するバイパス・レジスタの値によって決まる。バイパス・レジスタによって供給される値は、ステージの開始信号が、前のステージの出力によって供給されるか、或いは直接テスター110からの信号305によって供給されるかを特定する。これらのレジスタで設定される値の効果は、各パーティションのスキャン開始及びスキャン期間が、バウンダリスキャン・レジスタ303内の各レジスタの(テスター110による)適切なプログラミングによって独立して制御され得ることである。
【0047】
バウンダリスキャン・レジスタ303は、外部テスターから、IC200のピンTDI(301)を介してデジタル値をシリアルに受信する。カウント・レジスタ、遅延レジスタ、及びバイパス・レジスタにストアされたデータ値は、関連するパーティション内のスキャン・チェーンがスキャン・モードに置かれる、対応する特定の期間を示すデジタル・データとしてみることができる。図3のアプローチに従った構成は、出力ピンTDO(302)の利用を必要としないが、種々のデータを観測し易くするため、ピンTDO(302)を(オプションで)用いることができる。例えば、バウンダリスキャン・レジスタ303の一部にプログラムされたデータ値(TDIを介して成される)をTDO(302)でチェックすることが可能である。
【0048】
バウンダリスキャン・レジスタ303内のレジスタは、(テスター上の)単一のピンが、各タイム・インスタンス(又は対応するクロック周期)にスキャンされる特定のパーティションを制御するデータビットを供給するために用いることができるように、直列に接続されて示されている。しかし、テスター110からのより多くのピン/経路を用いるために代替のアプローチが用いられ得るが、このようなピン/経路の数は制御されるべきパーティションの数よりも少ない。幾つかのこのようなアプローチは、本明細書の開示を読めば本発明の幾つかの側面の範囲及び趣旨から逸脱することなく当業者には明らかとなるであろう。
【0049】
ブロック395は、遅延レジスタ309、カウント・レジスタ311、カウンタ310、コンパレータ320、遅延要素360、インバータ375、及びANDゲート370を含む。同様にブロック396は、遅延レジスタ312、カウント・レジスタ313、カウンタ330、コンパレータ340、MUX355、遅延要素350、インバータ385、及びANDゲート380を含む。信号305(グローバル開始)も外部テスターによって供給される。簡潔にするため、ここではブロック396についてのみ説明するが、これらの説明はブロック395の同様の要素にも適用できる。
【0050】
マルチプレクサ355は、バイパス・レジスタ318の値に基づいてローカル開始信号としてグローバル開始信号305か又は前のブロック395のスキャン終了信号328のいずれかを選択する。このように、第1のパーティション以外の各パーティションのスキャンの開始は、前のパーティションのスキャンの終了か又はグローバル開始305に関連して制御され得る。遅延要素350は、遅延レジスタ312によって特定される期間だけローカル開始信号を遅延させ、遅延された信号をANDゲート380及びカウンタ330の両方に送信する。
【0051】
カウンタ330は、遅延された信号353の立ち上がりエッジの受信から始まるカウントを(0から)開始し、カウント・レジスタ313及びカウンタ330の値が等しいときコンパレータ340は、そのスキャンサイクルの終了を示す。インバータ385は、信号348の論理レベルを反転させる。ANDゲート380は、インバータ385の出力及び信号353を受信し、信号353及び信号348の反転のANDオペレーションにより、第2のパーティションに対するスキャン・イネーブル信号P2_sを生成する。図3の回路のオペレーションを、図4A及び4Bのタイミング図に関連して以下に更に詳細に説明する。
4.パーティション・スキャン・イネーブルのタイミング図
【0052】
図4Aは、テスト・ベクトルの順次的(重ならない)スキャンインが4つのパーティションP1〜P4に対して実行され得る様子を示す波形である。遅延レジスタ309はゼロ遅延値でロードされると仮定する。カウント・レジスタ311及び313、及び遅延レジスタ312は(対応するパーティションP3及びP4に対する遅延レジスタ及びカウント・レジスタも同様に)、所望のカウント値でロードされると仮定する。全てのバイパス・レジスタ(例えば、318)は、論理ハイ値でロードされる。これは、スキャン・オペレーションが前のパーティションのスキャンの終了に続いて開始することを意味する。
【0053】
信号305(グローバル開始)は、論理ハイにアサートされ、ゼロ遅延で遅延要素360によって送られる。そのため、タイム・インスタンスt411で信号361は論理ハイとなり、カウンタ310にカウントを開始させる。コンパレータ320は、経路312及び321上のカウント値を比較する。タイム・インスタンスt412で、カウンタ310のカウント値312は、カウント・レジスタ311で初期化されたカウント値に等しくなり、コンパレータ320は、経路328に論理ハイを供給する。ANDゲート370は、(インバータ375から)信号328の論理反転だけでなく信号361を受信し、期間t411〜t412で出力381(P1_s)に論理ハイを生成する。このため、期間t411〜t412は、テスト・ベクトルがパーティションP1にスキャンインされる期間を表し、これは、カウント・レジスタ311のカウント値によって決まる(等しい)。
【0054】
経路328の論理ハイ遷移は、MUX355によって(論理ハイであるバイパス・レジスタ318からの選択信号のため)経路365に送られ、その後、タイム・インスタンスt413に(経路353で)遅延要素350によって論理ハイ遷移として送られる。遅延要素350は、遅延レジスタ312から受信した遅延カウントに基づいて経路352に遅延t413〜t412を生成する。
【0055】
タイム・インスタンスt413で論理ハイにアサートされている信号353は、カウンタ330にカウントを開始させる。コンパレータ340は、経路334及び341のカウント値を比較する。タイム・インスタンスt414で、カウンタ330のカウント値334は、カウント・レジスタ313で初期化されたカウント値(経路341)に等しく、コンパレータ340は経路348に論理ハイを供給する。ANDゲート380は、(インバータ385から)信号348の論理反転だけでなく信号353を受信し、期間t413〜t414に出力382(P2_s)に論理ハイを生成する。このため、期間t413〜t414はテスト・ベクトルがパーティションP2にスキャンインされる期間を表し、これは、カウント・レジスタ313のカウント値によって決まる(等しい)。
【0056】
経路348の論理ハイ遷移は次のステージに送られ、P3及びP4に対応するステージのオペレーションは、ステージ/ブロック395及び396に関連して上述したものに類似する。図4Aの信号401及び403は、信号361及び353にそれぞれ対応するが、それぞれパーティションP3及びP4に対する信号を表す。同様に、信号402及び404は、信号328及び348にそれぞれ対応するが、それぞれパーティションP3及びP4に対する信号を表す。信号383(P3_s)及び384(P4_s)は、パーティションP3及びP4に対して生成され、図4Aに示すような選択信号を表す。
【0057】
図4Bは、パーティションP1及びP2に対するテスト・ベクトルのスキャンイン位相が時間的に重なるが、パーティションP3及びP4のスキャンイン位相は順次的である(重ならない)様子を示す波形である。遅延レジスタ309及び312はゼロ遅延値でロードされると仮定する。カウント・レジスタ311及び313及び遅延レジスタ312は(対応するパーティションP3及びP4に対する遅延レジスタ及びカウント・レジスタも同様に)、所望のカウント値でロードされると仮定する。MUX355の選択入力は、バイパス・レジスタ318によって(図4Aの波形に対応する論理ハイではなく)論理ローとして供給される。しかし、パーティションP3及びP4に対応するマルチプレクサの選択入力は、論理ハイとして供給される。
【0058】
遅延レジスタ309及び312がゼロ遅延カウントを有するため、カウンタ310及び330は、図4Bのタイム・インスタンスt421で論理ハイにアサートされる信号361及び353の両方で示すように、同時にカウントを開始する。
【0059】
コンパレータ320は、経路312及び321のカウント値を比較する。時間期間t422で、カウント・レジスタ310のカウント値312は、カウント・レジスタ311で初期化されたカウント値に等しく、コンパレータ320は、経路328に論理ハイを供給する。ANDゲート370は、期間t421〜t422で出力381(P1_s)に論理ハイを生成する。このため、期間t421〜t422は、テスト・ベクトルがパーティションP1にスキャンインされる期間を表し、これは、カウント・レジスタ311のカウント値によって決まる(等しい)。
【0060】
コンパレータ340は、経路334及び341のカウント値を比較する。時間期間t423で、カウンタ330のカウント値334は、カウント・レジスタ313で初期化された(経路341の)カウント値に等しく、コンパレータ340は、経路348で論理ハイを供給する。ANDゲート380は、期間t421〜t423で、出力382(P2_s)に論理ハイを生成する。このため、期間t421〜t423は、テスト・ベクトルがパーティションP2にスキャンインされる期間を表し、これは、カウント・レジスタ313のカウント値によって決まる(等しい)。図4Bに示すように、パーティションP3に対応するステージのカウントの開始は、ステージ/ブロック396の出力348によってトリガーされ、パーティションP4に対応するステージのカウントの開始はパーティションP3に対応するステージの対応する出力によってトリガーされるため、経路348の論理ハイ遷移は、次のステージに送られ、信号401〜404、及び選択信号383(P3_s)及び384(P4_s)は、順次的であり重ならない方式で生成される。
【0061】
上述の説明から、本発明の側面に従ってスキャンテストにおける向上した制御が供給されることが分かるであろう。例えば、パーティション1及び2のテスト・ベクトルのスキャンイン位相は、図4Bの例において実質的に重なるが、図4Aの例ではパーティション1及び2のスキャンイン位相は重ならない。パーティションの各々に対応する、カウント・レジスタ、遅延カウント・レジスタ、及びMUX選択(バイパス・レジスタ)に対して適切な値を選択及び提供することにより、パーティションの各々の順次的位相及び重なる位相の候補となり得るあらゆる組み合わせを達成できることも理解され得るであろう。一般に、各パーティションは上述で提供される制御のため、特定の所望の期間に、独立して(即ち、別のパーティションのスキャン期間とは独立して)スキャンされ得る。
【0062】
例えば、遅延レジスタ309に大きな値をプログラミングし、更に、MUX355の選択を論理ローとすることにより、P2_s(382)がP1_s(381)より早く開始するように生成され得る。また、カウント・レジスタ311及び313の値を適切に選択することにより、P2_s(382)の論理ハイ期間が、P1_s(381)の論理ハイ期間前であり、それと重ならないように(又は、部分的に重なるように)、生じるように設計され得る。
【0063】
また、同様の向上した制御は、パーティションの各々のキャプチャ位相及びスキャンアウト位相とは独立して供給され得る。このような向上した制御は、電力消散/消費を最小化するために用いられ得る。例えば、スキャンテスト中の電力消費を推定するために計算が成され得、電力消費が所望の制限値を超えると判定された場合、スキャンイン、キャプチャ、及び/又はスキャンアウトは、並列にではなく順次的に成され得る。
【0064】
図3のアプローチで必要とされる、外部テスターとインタフェースするべきピンの数(図3の例示の実施例では3つ)が、制御され得るパーティションの数よりも少ないことも理解されたい。図3のアプローチは、外部テスターとインタフェースするために必要とされるピンの数をパーティションの数に関連して増加させることなく、更に多くの数のパーティションをサポートできることに注意されたい。
【0065】
図3の回路に類似する回路は、シフトイン位相について上述した選択信号とは独立して、パーティションP1〜P4の各々に対するスキャンテストのキャプチャ位相及びシフトアウト位相をイネーブルにするための選択信号の生成のために再現され得ることに注意されたい。説明し易くするため、テスト・ベクトルのシフトイン(又はスキャンイン)位相のみについて図3の回路のオペレーションを、図4A及び4Bのタイミング図に関連して以下に説明する。しかし、本明細書の開示を読めば当業者には明らかであろうが、同様の制御は、キャプチャ及びシフトアウト(スキャンアウト)位相に対しても独立して提供され得る。図3の回路のレジスタ及びカウンタは、オペレーション前に適切な所望の値で初期化されると仮定する。
【0066】
パーティション・セレクタ300によって生成されるパーティション選択信号は、以下に図示するように、パーティションの各々に供給される対応するクロック及びスキャン・イネーブル信号を生成するように、外部テスター(テスター110)によって供給されるマスター・クロック及びマスター・スキャン・イネーブル信号でゲートされる。
【0067】
5.テスト・コントローラ
図5は、本発明の一実施例におけるテスト・コントローラのブロック図である。テスト・コントローラ500(図2でも270で示す)は、パーティション・セレクタ300、ANDゲート520A〜520D及び530A〜530D、及びレジスタ540A〜540Dを含むよう示されている。これは、各パーティションを制御するために用いられる1つの候補となり得る実施例であるが、他の実施例が、(テスト・コントローラを用いるのではなく)デバイス・ピンから直接情報を提供すること、又はデバイス・ピンとテスト・コントローラとの間の制御を配分することを含んでいてもよい。
【0068】
また、テスト・コントローラ500が4つのパーティションをサポートするよう実装されて示されているが、一層多くの又は少ないパーティションに同様の手法が用いられてもよい。図示していないが、テスト・コントローラ500は、スキャンテストの他の位相(キャプチャ、スキャンアウトなど)のためのパーティション・クロック及びスキャン・イネーブル信号の独立した制御のための、パーティション・セレクタ300に類似する回路ブロックも含むように設計されてもよい。
【0069】
経路501は、図3の経路301、302、及び305を含むと考えられ、図1の経路181に含まれると考えられる。マスター・クロック160(CLK)は、(パーティション・セレクタ300によって生成される)イネーブル信号381、382、383、及び384と論理積がとられ、4つのパーティションそれぞれに対して、パーティション・クロック521A、521B、521C、及び521Dを生成する。
【0070】
マスター・スキャン・イネーブル170(SE)は、イネーブル信号381、382、383、及び384と論理積がとられ、4つのパーティションそれぞれにスキャン・イネーブル信号531A、531B、531C、及び531Dを生成する。レジスタ540A〜540Dに(ピン540を介して)シフトインされた論理ビットは、以下に詳細に説明する、(遷移故障テストのため)図9の回路で用いられるマルチプレクサの選択信号として供給される。
【0071】
本発明の側面に従って実装されるIC(例えば、図2の回路に対して)において用いるためにテスト・ベクトルが生成される様子を以下に説明する。
6.テスト・ベクトル生成
【0072】
図6は、ATPG(Automatic Test Pattern Generation)ツールへの入力として供給される、IC200の設計情報を示す図である。図6では回路図として示すが、ATPGツールに供給される設計情報は、図6の構造に対応する(構成要素、相互接続、及び構成要素/相互接続の特性を特定する)ネットリストである。ここでも、説明し易くするため、IC200は、それぞれ「N」個のチェーン(220A−1から220A−N、及び220B−1から220B−N)を含むよう示された、2つのパーティション220A及び220Bのみを含むと仮定する。
【0073】
これらのチェーンの各々は4つのフリップフロップを含むように示され、これらのフリップフロップは、チェーン220A−1内で(F11からF14に)分類して示される。しかし、一般に、ネットリストは、IC200(図2)の実際の構造と同じくらい多くのパーティション及び構成要素の細部を含み得る。パーティション220A及び220Bの回路構造に関連する全ての情報は、図5に示した制御構造(テスト・コントローラ500)と共に供給される。
【0074】
このように供給される情報に基づいて、ATPGツールは、パーティションの各々をテストするためテスト・ベクトルを生成し、これらはその後、それらのテスト実行の間、所望の方式で(図4A及び4Bに関して説明したように、重なって又は重ならずに)供給され得る。一実施例において生成されるテスト・ベクトル/ビットを図7に示す。図7では、テスト・ビット(700)は、ビットP11からP14、P21からP24、P31からP34、P41からP44、P51からP54、P61からP64、P71からP74、及びP81からP84を含むよう示されている。その後、テスター110は、以下に簡単に示すように、IC200をテストするようにプログラムされ得る。テスター110の幾つかの例は、エルティーエックス・コーポレーションのFUSION(商標)テスター、テキサス・インスツルメンツのVLCT(商標)テスター、及びヴェリジーのOCELOT(商標)テスターなどである。
【0075】
テスト・ベクトルを2つのパーティション220A及び220Bに順次的にシフトインする(例えば、パーティション220Aへシフトインした後、パーティション220Bへのシフトインが続く)ことが望ましいと仮定すると、ビットP14、P24、P34、及びP44が、1つのクロック・サイクルでパーティション220Aにシフトインされ、その後続くクロック・サイクルでビット(P13、P23、P33、及びP43)、(P12、P22、P32、及びP42)、及び(P11、P21、P31、及びP41)が続く。ビット(P54、P64、P74、及びP84)、(P53、P63、P73、及びP83)、(P52、P62、P72、及びP82)、及び(P51、P61、P71、及びP81)は、その後、対応する後続のクロック・サイクルでパーティション220Bにシフトインされる。
【0076】
上述のようにシフトインが完了すると、(この場合も、キャプチャ位相のための対応するパーティション・イネーブル信号に基づいて、同時に又は重ならない方式のいずれかで)キャプチャ・サイクルが生成され、組み合わせ論理回路の応答ビットがキャプチャされ、シフトアウトされる。この場合も、このシフトアウトは、並列に又は重ならない方式で実行され得る。こうして生成されたテスト・ベクトルに基づく一実施例において、LOC(launch off capture)テストが実行される様子を以下に説明する。
7.ローンチ・オフ・キャプチャ・テストのタイミング図
【0077】
図8A及び8Bは、上述のように生成されたテスト・ベクトルで実行されるLOC(縮退(stuck-at)故障テストと呼ぶこともある)スキャンテストを表す例示の波形を示す図である。図8Aにおいて、期間811及び812はそれぞれ、テストのスキャンイン及びスキャンアウト期間及びそれぞれの応答ベクトルを表し、各々、パーティション220A及び220Bのスキャン・チェーン内の4つの並列に接続されたストレージ要素に対応する4つのクロック・サイクルを含む。期間t80〜t81は、キャプチャ位相を表し、ローンチ・パルス813(パーティション220A用)及び815(パーティション220B用)、及びキャプチャ・パルス814(パーティション220A用)及び816(パーティション220B用)を含む。図8Aの例では、これら2つのパーティションの各々に対するスキャンイン位相、キャプチャ位相、及びスキャンアウト位相が重なるように示されている。
【0078】
図8Bにおいて、期間817及び819は、それぞれパーティション220A及び220Bに対するテスト・ベクトルのスキャンイン期間を表し、一方、期間818は、両方のパーティションに対する応答ベクトルのスキャンアウト期間を表す。この例でも、スキャンイン位相及びスキャンアウト位相の各々は、4つのクロック・サイクルに対して、及びその後、パーティション220A及び220Bのスキャン・チェーン内の4つの並列に接続されるストレージ要素に対応して、実行されるよう示されている。期間t82〜t83は、キャプチャ位相を表し、ローンチ・パルス820(パーティション220A用)及び822(パーティション220B用)、及びキャプチャ・パルス821(パーティション220A用)及び823(パーティション220B用)を含む。
【0079】
図8Bの例では、これら2つのパーティションの各々に対するキャプチャ位相及びスキャンアウト位相は重なるが、これら2つのパーティションに対するスキャンイン位相は順次的である。上述のセクションで述べたように、スキャンイン位相、キャプチャ位相、及びスキャンアウト位相の他の組み合わせを用いることもできる。パーティション間に存在する論理のカバレッジを提供するだけでなく、異なる形式の順次的ATPGのサポートもするように、任意のパーティションのキャプチャ・パルスの数(0、1又はそれ以上)を変えることもできる。更に、図8A及び8Bにおいて、クロック221A及び221Bの周波数は、単に説明の目的のため同一であるように示している。しかし、一般に、図8A及び8Bの図のスキャンイン、スキャンアウト、及びキャプチャ位相に対応する変化に伴って、周波数が異なっていてよい。
【0080】
LOCテストに関して上述したアプローチは、LOS(launch-on shift)テストをサポートすることはできないかもしれない。LOSテストとは、遅延テストと呼ぶこともあり、遷移故障をキャプチャするように全般的に設計された、別のタイプのスキャンテストである。LOSテストにおいても、スキャン・チェーンから組み合わせ回路への入力が供給されて、その後続くキャプチャ・サイクルの前に組み合わせ回路のノード/ネットに遷移を生じさせる。しかし、LOCテスト・アプローチとは対照的に、ローンチ値は、遷移をローンチするために用いられる最終シフト・クロック・サイクルでスキャン・チェーンから直接供給される。機能クロックの1クロックの周期に等しい期間の後、キャプチャ・サイクルが生成される。この出力値がキャプチャされ、シフトアウトされ、及び潜在的な故障がないかテスター110で分析される。
【0081】
このため、LOSテストにおいてスキャン・チェーンにシフトインされる最終ビットが、テストされている組み合わせ論理に遷移を生じさせる必要がある。しかし、図8Bから、パーティション220Aのスキャン・チェーンのローンチ・パルス(シフトインされた最終テスト・ビット)の発生と、キャプチャ・パルス821の発生との間に許容し難い大きな時間期間「td」があり得ることが分かるであろう。このような遅延「td」は、大きすぎて、信号遷移に関連する如何なる故障をもキャプチャすることはできない。
【0082】
効果的な遷移故障テストのため、対応する組み合わせ回路/要素又は相互接続ネットのデータ値の遷移の発生のタイム・インスタンスと、キャプチャタイム・インスタンスとの間の遅延は、一般的に、1機能クロック周期(典型的に、スキャンテスト中に対し、実際のオペレーション中に用いられるクロックの周期)を超えてはいけないことに注意されたい。本発明の一実施例は上述の要件に対処しており、これを以下に説明する。
【0083】
8.LOSテストの向上
図9は、本発明の別の実施例において、LOS(launch off shift)遷移故障テストをサポートしつつ、電力消費が低減されるなどの向上した制御の利点を提供し、テストカバレッジ又はテスト適用時間が低減された又はそれらに影響を与えない、ICのブロック図である。IC900は、レジスタ(又は、一般に、ストレージ要素)910A及び910B、MUX920A及び920B、ディコンプレッサー930A及び930B、パーティション940A及び940B、圧縮器950A及び950B、及びMUX960を含むよう示されている。簡潔にしかつ説明を簡単にするため、2つのパーティション及び対応する回路(ディコンプレッサー、圧縮器、など)のみを図9に示す。しかし、代替の実施例が、本発明の幾つかの側面の範囲及び趣旨から逸脱することなく、2つ以上のパーティション(対応するディコンプレッサー、圧縮器、及びレジスタと共に)を備えて実装されてもよい。
【0084】
ディコンプレッサー930A及び930B、パーティション940A及び940B、圧縮器950A及び950B、及びMUX960は、図2に関して上述した対応する構成要素に類似して実装され(かつ動作し)、簡潔にするためここでは繰り返しの説明はしない。スキャン・イネーブル信号980A及び980Bが、それぞれのパーティション940A及び940Bへ供給される。それぞれのクロックCLK9A及びCLK9Bが、それぞれ経路941及び942を介して各パーティションへ供給される。
【0085】
MUX960は、制御入力961に基づいて、入力951A及び951Bの一方をスキャン出力信号ライン/ピン999(SO)に供給する。経路901は、多数のスキャンイン(SI入力)信号ラインを表し得、所望の数の信号ラインがレジスタ910A(及びMUX920A)及びレジスタ910B(及びMUX920B)に供給される。
【0086】
パーティション940Aに対応する経路901(SI)のビットは、レジスタ910A及びMUX920Aの両方に供給される。同様に、パーティション940Bに対応する経路901(SI)のビットは、レジスタ910B及びMUX920Bの両方に供給される。レジスタ910A及び910Bは、それぞれのクロック941(CLK9A)及び942(CLK9B)でクロックされる。MUX920A及び920Bは、(レジスタに必要とされるビット幅を低減するため)それぞれディコンプレッサー930A及び930Bの(この信号経路において)前に示しているが、本明細書の開示を読めば当業者には明らかであろうが、本発明の幾つかの側面の範囲及び趣旨から逸脱することなく、代替の実施例は、ディコンプレッサーの後(又は他の場所)にレジスタを配置するよう実装されてもよい。ディコンプレッサーの後に配置される場合、レジスタは、幾つかのスキャン・チェーンにおいて遷移がスキャン・シフト経路を用いてローンチされ、幾つかのスキャン・チェーンにおいて遷移がローンチ・キャプチャ・クロックを用いてローンチされるように、個別のスキャン・チェーンの複合的な制御を提供することもできる。
【0087】
レジスタ910Aは、クロックCLK9Aのアクティブ・エッジ(又はアクティブ・レベル)の入力信号901(SI)の(経路901(SI)の、パーティション940Aに供給されるべき信号ライン上の)対応するビットをストアする。レジスタ910Bは、クロックCLK9Bのアクティブ・エッジ(又はアクティブ・レベル)の入力信号901(SI)の対応するビットをストアする。クロック941(CLK9A)、942(CLK9B)、スキャン・イネーブル信号980A及び980B、及びMUX選択信号961は、テスト・コントローラ270に類似するコントローラによって、又はテスター(テスター110など)から直接、供給され得る。
【0088】
幾つかのシナリオをテストすることが所望される場合があるため、図10Aは、幾つかの例示のシナリオを図示する。図10Aでは、便宜上、図9の対応するディコンプレッサー及び圧縮器は省略している。A、B、C、D、及びEと符号を付した楕円のブロックはそれぞれ、遷移故障をテストするために必要とされる1つ又はそれ以上の組み合わせ論理のブロックを表す。ブロックAは、「ローンチ」入力(経路1001及び1002でブロックAの組み合わせ論理に論理遷移を生じさせるデータ)を受信し、対応する組み合わせ出力をパーティション940Aに供給する。
【0089】
ブロックBは、パーティション940A及び940Bの各々から「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940Aに供給する。ブロックCは、パーティション940Aから「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940Bに供給する。ブロックDは、パーティション940A及び940Bの各々から「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940A及び940Bの各々に供給する。ブロックEは、パーティション940Aから「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940A及び940Bの各々に供給する。
【0090】
図10Aの構造に関して実行されるべきスキャンテスト(スキャンイン、キャプチャ、又はスキャンアウト)の所望の位相を含む一例の表を図10Bの表で提供する。この表の列1070はテストされるブロックを示す。列1071は、対応するテスト位相を示し、「L」はローンチを表し、「C」はキャプチャを表し、P1及びP2は、それぞれパーティション1及びパーティション2を表す。図10Bの表の「テストケース」は図10Aのシナリオに対応することがわかるだろう。
【0091】
図10C、10D、10E、10F、及び10Gのクロック波形は、図10Bの行1080、1081、1082、1083、及び1084の5つのテストケースそれぞれに対応する。これらの図において、「S」で表示するクロックパルスは、シフトイン・パルス(「L」(ローンチ・パルス)で表示する最終シフトイン・パルスは含まない)を示す。キャプチャ・パルスは、この波形では「C」で表示する。簡潔にするため、この波形では、シフトイン位相は3つのクロック・サイクルのみを必要とすると考えられる。
【0092】
このため、図10Cの波形では、パーティション1からシフトイン・パルス、ローンチ・パルス(1100)、及びキャプチャ・パルスが生成され(供給され)、対応するキャプチャもパーティション1(P1)で実行される。平坦な線で示すようにパーティション2(P2)はテストされない。図10Eの波形では、P1からシフト・パルス(ローンチ・パルス1104を含む)が生成される(供給される)が、対応するキャプチャはP2で実行される。
【0093】
図10Gの波形では、シフト・パルス(ローンチ・パルス1108を含む)がP1から生成され(供給され)、対応するキャプチャはP1及びP2の両方で実行される。図10C、10E、及び10Gの波形におけるスキャンイン位相のデータビットは、それぞれのディコンプレッサー930A及び930Bに経路901(SI)から直接供給される。即ち、選択信号541A及び541Bがそれぞれのディコンプレッサーへの経路901(SI)に入力を供給する。
【0094】
図10Dに関し、まずP2へのシフトインが、それに続いてP1へのシフトインが実行される。テストされるべき遷移がP1及びP2の両方からローンチされることになるため、テスト・ビットの順次的シフトに起因して、P2からの(シフトインされる最終ビットに対応する)シフトイン・パルス1101は、P1のキャプチャ・パルスよりずっと早く(通常オペレーション中のクロック周期より少なくとも1つのクロック・サイクル早く)生じることに注意されたい。そのため、遅延(遷移故障)に関してブロックBを正確にテストすることができない可能性がある。
【0095】
従って、P2からのローンチ・パルス1102は、P1からのローンチ・パルス1103と同時に、P1のキャプチャ・パルスの直前に(レジスタ910Bから)供給される。タイム・インスタンスt101で(またはその直前に)、選択信号541Bが供給されて、レジスタ910Bのデータ出力がMUX920Bの出力として送られるようにする。ローンチ・パルス1103に対応する(P1からの)データは、レジスタ910Aから、或いはSI(901)から直接、供給され得る。
【0096】
図10Fに関し、まずP2へのシフトインが、それに続いてP1へのシフトインが実行される。この場合も、テストされるべき遷移はP1及びP2の両方からローンチされることになるため、テスト・ビットの順次的シフトに起因して、P2からの(シフトインされる最終ビットに対応する)シフトイン・パルス1105は、P1のキャプチャ・パルスよりずっと早く生じることに注意されたい。そのため、遅延(遷移故障)に関してブロックBを正確にテストすることができない可能性がある。
【0097】
従って、P2からのローンチ・パルス1106は、P1からのローンチ・パルス1107と同時に、P1及びP2両方のキャプチャ・パルスの直前に(レジスタ910Bから)供給される。タイム・インスタンスt102で(又はその直前に)、選択信号541Bが供給されてレジスタ910Bのデータ出力がMUX920Bの出力として送られるようにする。ローンチ・パルス1107に対応する(P1からの)データは、レジスタ910Aから、或いはSI(901)から直接、供給され得る。
【0098】
このように、遷移故障テストを実行するとき最終(ローンチ)ビットを供給するためにレジスタ910A及び910Bを利用することで、このようなテストを正確に実行することが可能となる。一般に、レジスタ(910A又は910Bなど)は、ICのパーティション毎に供給され得る。
【0099】
本発明の別の側面は、一実施例に関連して以下に説明するように、得られる圧縮レベルやテスト品質/テストカバレッジに悪影響を与えることなく、IC上に供給される必要のあるSI及びSOピンの数を低減させる。
9.テスト・ピン数の低減
【0100】
図11は、一実施例における、スキャンテストのためのテスト・ピンの数が低減されたICのブロック図である。IC1100は、シリアル−パラレル変換器1110、パラレル−シリアル変換器1120、クロック分周器1130、カウンタ1150、及び200/900で示す部分を含むよう示されている。部分200/900は、図2のIC200又は図9のIC900の構造と同様又は同一であり、簡潔にするため、内部の詳細はここでは説明しない。また、コントローラ270に類似するテスト・コントローラをIC1100内に実装してもよいが、図11には図示していない。簡潔にするため、種々の信号(図11の種々のブロックへのリセット信号など)は図示していない。
【0101】
クロック1140は、シリアル−パラレル変換器1110及びパラレル−シリアル変換器1120のオペレーションを制御/調整する。クロック分周器1130は、クロック1140を係数(典型的に、整数)で分周し、分周されたクロックを部分200/900への経路1113に供給する。一般に、分周係数は、経路1101のデータの幅と経路1111のデータの幅との比に依存する。例えば、経路1101でクロック1140のクロック・サイクル毎に4ビットが受信され、シリアル−パラレル変換器1110が、2つのこのような4ビットデータ入力を組み合わせて単一の8ビットデータ出力を形成する場合、分周比は2となる。
【0102】
シリアル−パラレル変換器1110は、クロック1140のクロック・サイクル毎に経路1101でNビット幅のテストデータを受信する。シリアル−パラレル変換器1110は、対応する数の多数のクロック・サイクルにわたって受信した多数セットのNビットデータを組み合わせてMビット幅データ(MはNより大きい)を形成し、このMビットデータを多数の(M本の)ラインを含む経路1111で部分200/900へ送信する。一例として、部分200/900がクロック1113の各クロック・サイクルに8ビット幅入力を受信するように設計されると仮定すると、経路1111は8つの経路を含み/表し得る。経路1101は、例えば、4ビット幅であってもよい。このように、シリアル−パラレル変換器1110は、4−8コンバータとして実装され得、経路1101の2つの4ビット入力を組み合わせて1つの8ビットデータ値を経路1111に供給する。
【0103】
パラレル−シリアル変換器1120は、経路1112でクロック1140のクロック・サイクル毎にPビット幅データ(スキャンテストでキャプチャされた応答ビット)を受信する。クロック1113のクロック周波数は、応答ビットのスキャンアウト周波数に等しく、スキャンアウト・サイクルは、クロック1113の1つのクロック・サイクルに等しい。パラレル−シリアル変換器1120は、Pビットデータを分割して多数のQビットデータ(PはQより大きい)を形成し、そのQビットデータを対応する数の多数のクロック・サイクルにわたって経路1199で送信する。一例として、部分200/900が、クロック1113の各クロック・サイクルで8ビット幅出力(応答ビット)を供給するように設計されると仮定すると、経路1112は8つの経路を含み/表し得る。経路1199は、例えば、4ビット幅であってもよい。このように、パラレル−シリアル変換器1120は、8−4コンバータとして実装され得、経路1112で受信した各8ビットデータを、経路1199に送られる2つの4ビットデータに分割する。
【0104】
シリアル−パラレル変換器1110のオペレーションに関し、入力データから形成される出力データは、単に連結されるということに注意されたい。このため、出力データ(経路1111)のビット間には何ら相関関係はない。このようなオペレーションは、多数の出力ラインに同じ入力ビットを供給し得る(例えば、図2及び図9の)ディコンプレッサーのオペレーションとは明らかな差異があることをここで強調する。そのため、ディコンプレッサーによって供給される出力ビットは、互いに対して相関している。圧縮器及びパラレル−シリアル変換器1120も、同様に異なっている。
【0105】
図12及び図13の例示の図に関連して以下に説明するように、カウンタ1150は、パラレル−シリアル変換器1120のオペレーションだけでなくシリアル−パラレル変換器1110のオペレーションも制御する。カウンタ1150は、クロック1113に対するクロック1140のクロック周波数の比を表す係数の2倍まで円形にカウントするように設計される。即ち、このカウンタはモジュロ[2×係数]カウンタである。
【0106】
シリアル−パラレル変換器1110及びパラレル−シリアル変換器1120を提供することにより、スキャン・チェーン内に一層幅広い(しかも互いに相関しない)テスト・ビットを提供しつつ、テスト用の外部ピン(1101及び1199)が一層少なくなるようIC1100を実装することが可能となることを理解されたい。このようなアプローチにより、必要とする外部ピンが比較的少ない、高テストカバレッジが可能となる。
【0107】
ディコンプレッサーに用いる入力ピンが一層少なく、圧縮器に用いる出力ピンが一層少ない代替のアプローチでは、テストカバレッジが劣ることになり得ることに注意されたい。別の代替のアプローチは、テスト・ベクトル自体に更に高い圧縮を実現することも可能である。しかし、密度の高い圧縮は一般的にテストカバレッジに悪影響を与える。図11のアプローチでは、ICは、テストカバレッジを狭めることなく、テスト/スキャン・ピン(SI及びSO)を低減して実装され得る。所定のテストカバレッジのため(スキャン圧縮に起因する)テスト時間の適度なトレードオフを得るために、テスターからの外部テストデータの拡張、及びICからの内部テストデータの圧縮は、スケーラブルにされ得、クロック分周器(図11のクロック分周器1130)内の分周値の選択をさせる。
【0108】
図12は、シリアル−パラレル変換器1110が実装され、カウンタ1150からの制御の下で動作する様子を図示するブロック図である。この例において、シリアル−パラレル変換器1110は、経路1101で4ビット入力を受信し、経路1111で8ビット出力を供給すると仮定する。
【0109】
カウンタ1150は、2ビット・バイナリ・カウンタとして実装され、クロック1040でクロックされ、経路1151に2ビット出力を供給する。この2ビット出力は、以下では便宜上、Sel[1:0]とする。ブロック1210、1220、1230、及び1240の各々は、4ビット・レジスタを表し、クロック1040でクロックされる。
【0110】
マルチプレクサ(MUX)1051、1052、1053、及び1054(入力マルチプレクサ)の選択入力は次のように定義される。
s1は、Sel[1:0]の状態00を表す
s2は、Sel[1:0]の状態01を表す
s3は、Sel[1:0]の状態10を表す
s4は、Sel[1:0]の状態11を表す
【0111】
このため、MUX1051は、s1が00に等しいとき入力1101をその出力として、それ以外の場合、他の入力をその出力として選択する。MUX1052、1053、及び1054はそれぞれ対応して動作する。Sel[1:0]の高次の出力ビットは選択信号としてMUX1055及び1056(出力マルチプレクサ)に供給される。
【0112】
オペレーションにおいて、カウンタ出力が「00」であるとき、経路1101(即ち、4ラインを有する)の4ビットデータはレジスタ1210にストアされる。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「01」であり、経路1101の(次の)4ビットデータはレジスタ1220にストアされる。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「10」であり、経路1101の(次の)4ビットデータは、レジスタ1230にストアされる。また、「10」のカウンタ出力は、レジスタ1210及び1220にストアされたデータを8ビットデータとして出力1111に供給する。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は11であり、経路1101の(次の)4ビットデータはレジスタ1240にストアされる。経路1111に予め供給された8ビットデータはその経路に存在し続ける。
【0113】
クロック1040の次のクロック・サイクルにおいて、カウンタ出力がまた「00」であるとき、経路1101の次の4ビットデータはレジスタ1210にストアされる。また、「00」のカウンタ出力は、レジスタ1230及び1240にストアされたデータを8ビットデータとして出力1111に供給する。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「01」であり、経路1101の(次の)4ビットデータはレジスタ1220にストアされる。前のクロック・サイクルの8ビット出力は、経路1111に供給され続ける。
【0114】
上述のサイクルが反復し、シリアル−パラレル変換器1110は、2つの4ビット入力から形成される8ビット出力を供給し続ける。
【0115】
上述では例として2の係数(周波数比)に関して説明したが、このような特徴を更に高い係数に拡張することは当業者に明らかであろうことを理解されたい。1つのアプローチに従って、Nの係数に対し、2行及びN列で構成されるユニットで、MUX1051及びレジスタ1210の(又は、に類似する)(2×N)ユニット/組み合わせがあり得る。上述のように、経路1101で受信されたデータ・ユニットは、行−幅方式でストアされ、行の全てのユニットでストアした後、次に続く列へ移動し得る。各出力クロック・サイクルでレジスタの1つの行にストアされたデータを選択するために、N個の出力マルチプレクサ(1051など)が用いられ得る。
【0116】
図13は、パラレル−シリアル変換器1120の一実施例が実装され、カウンタ1150からの制御の下で動作する様子を図示するブロック図である。この例において、パラレル−シリアル変換器1120は、経路1112で8ビット入力を受信し、経路1199で4ビット出力を供給すると仮定する。カウンタ1150の2ビット出力の低次(ゼロ位置)ビット(Sel[0])が選択入力としてMUX1320に供給される。レジスタ1310は4ビット・レジスタである。経路1112の8ビットのうち上側4ビットが経路1322で供給され、経路1112の8ビットの下側4ビットが経路1321で供給される。オペレーションにおいて、Sel[0]が0に等しいとき、経路1321の入力がレジスタ1310にストアされ、出力1199として供給される。Sel[0]が1に等しいとき、経路1322の入力がレジスタ1310にストアされ、出力1199として供給される。
【0117】
当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した特徴又は工程の1つ又はそれ以上の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。
【技術分野】
【0001】
本開示の実施例は、全般的に集積回路のテストに関し、更に具体的には、パーティションを設けた(partitioned)スキャン・チェーンを備えた集積回路のスキャンテストにおける向上した制御を提供することに関連する。
【背景技術】
【0002】
スキャンに基づくテスト(スキャンテスト)は、集積回路(IC)をテストするためしばしば実行される。スキャンテストとは、一般に、IC内のストレージ要素(例えば、フリップフロップ)がスキャン・チェーンとして接続され、IC上に提供される入力テスト・ピンを介してテスト・ベクトルがスキャン・チェーンにシフトインされ、ICは評価モード(キャプチャ位相)に置かれてこれらの入力を評価させ、このキャプチャ・サイクルで得られた対応する応答ベクトルが出力テスト・ピンを介してシフトアウトされる、というテスト・アプローチを指す。応答ベクトルのビット値は、IC内の如何なる故障状態をも判定するため、予期される出力と比較される。
【0003】
ICは、パーティションを設けたスキャン・チェーンを備えて設計されることが多く、これは、パーティションを設けた各スキャン・チェーンが、対応するテスト・ベクトルを受信するためにスキャン・チェーンとして機能し得る対応する一連のストレージ要素を含むことを含意する。パーティションを設けたスキャン・チェーンは、関連する業界で周知であるように、たとえば、所望の離隔されたパーティションセットのテストが容易であることや、異なる周波数、電源管理等での異なるパーティションの運用性などの理由で用いられる。
【0004】
対応する環境に適したテストが実行され得るように、このような環境において更なる制御が提供されることが全般的に望ましい。
【発明の概要】
【課題を達成するための手段】
【0005】
パーティションを設けたスキャン・チェーンを備えた集積回路(IC)に実装されるテスト・コントローラが、スキャンテストを実行する際に向上した制御を提供する。1つの側面に従って、テスト・コントローラは、独立しているべき、ICの異なるスキャン・チェーンに対してスキャン期間を選択的に制御できる。独立性は、同じテストに対し、或るパーティションのスキャン期間(期間の開始及び長さ)を、別のパーティションのスキャン期間と関連することなく選択する能力に現れる。これは、任意の2つのスキャン期間が、特定の状況に適合するように重なるか、或いは重ならないかのいずれかであってよいことを意味する。テスト・コントローラが外部テスターとインタフェースするために必要なピンの数は、そのテスト・コントローラがサポートし得るパーティションの数より少ない。
【0006】
別の側面に従って、ICが、各スキャン・チェーンが独立してスキャンされ得るとき遷移故障(又はLOS)テストをサポートするため、各パーティションに対応するビットを有するレジスタを含む。このレジスタは、第1のスキャン・チェーンにスキャンインされ、第2のスキャン・チェーンにスキャンインされる第2のベクトルの最終ビットと共に供給される、第1のベクトルの最終ビットをストアするために用いられる。この回路は、LOSテストを実行するため、これらの2つの最終ビットを(それぞれのチェーンに)スキャンインした後すぐに評価される。レジスタは、LOSテストが多数のスキャン・チェーンに関連してサポートされ得るように、多数のスキャン・チェーンの最終ビットをストアするために多数のビットを含んでいてもよい。
【0007】
更に別の側面に従って、パーティションを設けたスキャン・チェーンを備えたICが、シリアル−パラレル変換器(SPC)及びパラレル−シリアル変換器(PSC)を含み、それにより、スキャンテストをサポートするために必要とされる外部ピンを最小限に抑える。一実施例において、多数の小さなデータ・ユニットを連結して大きなユニットを形成するSPCに小さなデータ・ユニットが高い周波数で供給され、その後、それらのビットが、対応するスキャン・チェーンにスキャンインされる。これにより、IC上の、外部テスターからビットを受信するためのピンの数が低減される。更に、逆のロジックをPSCに用いて、スキャンアウトされたデータを送信するためのピンの数を低減することもできる。本発明の幾つかの側面を幾つかの例を参照して以下に示す。
【0008】
本発明をよく理解するために多数の特定の細部、関係、及び方法を示すことを理解されたい。しかし、当業者であれば、本発明は、1つ又はそれ以上の特定の細部なしに、又は他の方法などを用いて実施され得ることが容易に理解されるであろう。他の例では、本発明の特徴を曖昧にすること避けるため、周知の構造又はオペレーションは詳細には示していない。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の幾つかの特徴が実装され得る例示の環境のブロック図である。
【0010】
【図2】図2は、本発明の一実施例において多数のスキャン・パーティションを備えたICを図示するブロック図である。
【0011】
【図3】図3は、本発明の一実施例において、パーティションを設けたスキャン・チェーンを備えたICに実装されるパーティション・セレクタ回路のブロック図である。
【0012】
【図4A】図4Aは、本発明の一実施例における、ICのスキャンテスト中の波形を示すタイミング図である。
【図4B】図4Bは、本発明の一実施例における、ICのスキャンテスト中の波形を示すタイミング図である。
【0013】
【図5】図5は、本発明の一実施例におけるテスト・コントローラのブロック図である。
【0014】
【図6】図6は、本発明の一実施例において、ATPGツールに入力として供給される、ICの設計情報を示す図である。
【0015】
【図7】図7は、一実施例においてATPGツールによって生成される例示のテスト・ベクトル/ビットを示す図である。
【0016】
【図8A】図8Aは、一実施例において、LOC(launch off capture)テストが実行され得る方式を図示する例示のタイミング図である。
【図8B】図8Bは、一実施例において、LOC(launch off capture)テストが実行され得る方式を図示する例示のタイミング図である。
【0017】
【図9】図9は、本発明の一実施例において、遷移故障テストをサポートするICのブロック図である。
【0018】
【図10A】図10Aは、LOS(launch off shift)テストのための例示のテストシナリオを図示する簡略化したブロック図である。
【0019】
【図10B】図10Bは、一実施例において、ローンチ及びキャプチャ・パルスが印加されるパーティションを特定する、例示の表を示す図である。
【0020】
【図10C】図10Cは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10D】図10Dは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10E】図10Eは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10F】図10Fは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【図10G】図10Gは、図10Bの表に列挙したテストシナリオに対応するタイミング図である。
【0021】
【図11】図11は、一実施例において、スキャンテスト用のテスト・ピンの数が低減されたICのブロック図である。
【0022】
【図12】図12は、本発明の一実施例において、シリアル−パラレル変換器が実装される方式を図示するブロック図である。
【0023】
【図13】図13は、本発明の一実施例において、パラレル−シリアル変換器が実装される方式を図示するブロック図である。
【発明を実施するための形態】
【0024】
種々の実施例を例証のための幾つかの例と共に以下に説明する。
1.例示の環境
【0025】
図1は、本発明の幾つかの特徴が組み込まれ得る例示の環境のブロック図である。この図は、テスター110及びIC120を含むよう示されている。IC120(これはシステム・オン・チップ/SoCであり得る)は、ディコンプレッサー130、スキャン・チェーン140、及び圧縮器150を含むよう示されている。簡潔にするため、図1では単一のICのみを示している。しかし、テスター110を用いて多数のICを同時にテストすることも可能である。
【0026】
テスター110は、圧縮された形式のテスト・ベクトルをIC120内のディコンプレッサー130への経路112(SI)に供給し、テストのキャプチャ結果を表す応答ベクトルを圧縮された形式で圧縮器150からの経路121(SO)で受信する。テスター110は、IC120内の故障を判定するため、応答ベクトルのビット値を予期される値と比較し得る。テスター110は、経路170にスキャン・イネーブル信号(SE)を、経路160(CLK)を介してIC120へ1つ又はそれ以上のクロックを、スキャンテスト中のIC120のオペレーションを調整するクロックと共に供給する。テスター110は、経路181を介し、IC120内のパーティションの数を特定する等のため、クロックの構成を特定し、IC120内に制御信号を生成するための、構成データを供給してもよい。
【0027】
ディコンプレッサー130は、経路112(SI)で受信したテスト・ベクトルを伸張し(decompress)、圧縮されていない形式のテスト・ベクトルを経路134を介してスキャン・チェーン140へ供給する。圧縮器150が、経路145で受信した応答ベクトルを圧縮し、対応する圧縮された応答ベクトルを経路121(SO)を介してテスター110へ供給する。ディコンプレッサー及び圧縮器モジュールは、関連する業界で周知であるように、組み合わせ回路及び/又は順次的(sequential)回路に基づく種々のアプローチを用いて実装され得る。
【0028】
スキャン・チェーン140は、IC120のフリップフロップ要素を含み、これらの要素をスキャンに基づくアプローチを用いてテストすることが求められている。これらのメモリ要素は、1つ又はそれ以上のスキャン・チェーン(これは、例えば、パーティションを設けたスキャン・チェーンとして実装され得る)として機能するように設計され得、各スキャン・チェーンは、テスト・ベクトルのシフトイン及び応答ベクトルのシフトアウトの間シフト・レジスタとして接続されるストレージ要素を含む。応答ベクトルは、テスト・ベクトルのシフトインが完了するとテスト対象となる組み合わせ論理(キャプチャ・サイクル中)の評価の結果(応答ビット)を含む。
【0029】
簡潔にするため図示しないが、IC120は、種々の他の要素、例えば、組み合わせ論理要素も含み、これらは、スキャン・チェーン140内のメモリ要素と組み合わさり、IC120に企図される効用を提供するよう機能する。また、IC120は、スキャンテスト・オペレーションを調整する際に内部で用いられ、スキャン・チェーン140内のストレージ要素に供給される、種々のクロック及び制御信号を生成するための、対応する回路(例えば、テスト・コントローラ)を含んでいてもよい。これらのクロックは、テスター110から受信したクロック160(CLK)に基づいて生成され得る。経路SI及びSOは、多数の信号ライン(各ラインは所定の時間に単一ビットを送信する)を含み/表し得、従って、IC120は、これらの信号ラインに接続するための、SI及びSOで図示する、対応する数のピンを含んでいてもよいことに注意されたい。
【0030】
本発明の幾つかの特徴により、パーティションを設けたスキャン・チェーンを備えた集積回路のスキャンテストにおいて向上した制御が可能となる。従って、例示の集積回路の詳細は、以下に説明するスキャン・チェーンを含む。
2.集積回路
【0031】
図2は、一実施例におけるICの詳細を図示するブロック図である。IC200は、図1のIC120の代わりに用いることができ、ディコンプレッサー210Aから210N、パーティション220Aから220N、圧縮器230Aから230N、マルチプレクサ(MUX)250、及びテスト・コントローラ270を含むよう示されている。
【0032】
ディコンプレッサー210Aから210Nの各々は、信号ライン112(SI)を介して受信した圧縮されたテスト・ベクトルを伸張し、伸張されたベクトルを対応するパーティション内のスキャン・チェーンに供給する。経路112(SI)は、多数のスキャンイン経路(信号ライン/データ経路)を表し、これらの幾つか又は全ては、例えば、各パーティション220A〜220N内のスキャン・チェーンの数に基づいて、ディコンプレッサー210Aから210Nの各々に供給され得る。このため、例えば、経路112(SI)は、16個の個別の信号ライン/データ経路を含み得、一方、ディコンプレッサー210A〜210Nはそれぞれ16個全てのスキャンイン経路へ又は16より少ない数のスキャンイン経路へ接続され得る。即ち、(それぞれのディコンプレッサー210A〜210Nに接続される)スキャンイン経路201A〜201Nの各々は、16ビット幅であってもよく又はそれより小さいビット幅であってもよい。また、1つのディコンプレッサーに接続されるスキャンイン経路の数は、別のディコンプレッサーに接続されるスキャンイン経路の数とは異なっていてよく、従って、1つのディコンプレッサーが受信する(同時)入力ベクトルの数は、別のディコンプレッサーが受信する(同時)入力ベクトルの数とは異なっていてよい。
【0033】
パーティション220Aから220Nは各々、ストレージ要素で形成される1つ又はそれ以上のスキャン・チェーンを含み得、各パーティション内のスキャン・チェーンは典型的に、対応するクロックで動作し得る。これらのクロックは、互いに対してすべて同期していてもよく、又は互いに対し異なる位相/周波数関係を有していてもよい。このため、パーティション220A〜220N内のスキャン・チェーン要素は、それぞれのクロック221A(CLKA)から221N(CLKN)でクロックされて示されている。一実施例において、クロック221A〜221Nは互いに対して同期される。一般に、パーティション(これらは、多数のスキャン・チェーンを含み得る)の各々は、単一のスキャン・チェーンとしてみることができる。
【0034】
パーティションの各々は、「パーティション間経路」を介して他のパーティションからデータ入力を受信し得る。各パーティション間経路は、間にある任意の組み合わせ論理を用いて、1つのパーティション内のメモリ要素(レジスタ、フリップフロップなど)から他のパーティション内のメモリ要素へデータ値を送信する。この組み合わせ論理は、図2で示す論理経路/矢印内に含まれているとみることができる。例えば、パーティション220Aは、1つ又はそれ以上のデータ入力を経路222Bを介してパーティション220Bから受信し得、1つ又はそれ以上のデータ入力を経路222Aでパーティション220Bへ供給し得る。図示しないが、このようなパーティション間データ経路は、他のパーティションペア間にも存在し得る。また、経路222Bで供給されるデータ入力は、220A内のメモリ要素によって更に評価/処理されて、そのデータ出力が経路222Aで供給されてもよい。
【0035】
スキャンに基づくテストの間、パーティションの各々において、メモリ/ストレージ要素(例えば、フリップフロップ)を用いて1つ又はそれ以上のスキャン・チェーンが形成され得る。説明し易くするため、それぞれ1つのスキャン・チェーンのみ(パーティション220A内のスキャン・チェーン220A−1、パーティション220B内のスキャン・チェーン220B−1、及びパーティション220N内のスキャン・チェーン220N−1)を図2に示す。しかし、各パーティションが多数のスキャン・チェーンを含んでいてもよい。一般に、パーティションとは、定義された/特定の機能(例えば、ALU、USBコントローラがそれぞれの機能ブロックとして供給されてもよい)を提供するICの一部を指す。
【0036】
スキャン・チェーン220A−1は、伸張されたテスト・ベクトルを経路212Aで受信し、経路223Aで応答ベクトルを提供する。同様に、スキャン・チェーン220B−1は、伸張されたテスト・ベクトルを経路212Bで受信し、経路223Bで応答ベクトルを提供する。パーティション220A内だけでなく、パーティション220Bから220N内の他のスキャン・チェーンも対応して同様の方式で機能する。
【0037】
圧縮器230Aから230Nは、それぞれのパーティション220Aから220N(内のスキャン・チェーン)から応答ベクトルを受信し、これらの応答ベクトルを圧縮し、コンパクトにされ/圧縮された応答ベクトルをそれぞれの「スキャンアウト」経路235Aから235Nを介して供給する。経路235A〜235Nは、各々多数の経路を含んでいてよく、一実施例ではそれぞれスキャンイン経路201A〜201N内の経路と同じ数の経路を含み得る。
【0038】
MUX250は、選択信号251の値に基づいて、入力235A〜235Nの1つをテスト出力121(SO)で供給する。このため、経路121(SO)は多数の出力信号ラインを表し得る。
【0039】
ディコンプレッサーでの伸張及び圧縮器での圧縮は、幾つかの周知の手法のうち任意のものを用いて成され得る。一実施例において、ディコンプレッサー210A〜210N及び圧縮器230A〜230Nは、組み合わせ要素を用いて実装される。しかし、他の実施例において、ディコンプレッサー及び圧縮器は、順次的(クロックされた)要素、又は組み合わせ要素と順次的要素との組み合わせを用いて実装されてもよい。
【0040】
IC200は、ディコンプレッサー及び圧縮器を含むように上述したが、ディコンプレッサー及び圧縮器の実装は、テスト・ベクトルを提供する外部デバイス(例えば、テスター)のストレージ要件を低減するため、テスト適用時間及びそれによりテスト・コストを低減するため、テスター・ピンの数を低減するため、などの理由のためにのみ必要とされる可能性があることにも注意されたい。本発明の幾つかの特徴は、ディコンプレッサー及び圧縮器を備えずにICに実装されてもよい。
【0041】
テスト・コントローラ270は、テスター(例えば、テスター110)からマスター・クロック160(CLK)及びマスター・スキャン・イネーブルSE(170)を受信し、パーティション220A〜220Nの各々に対しクロック及びスキャン・イネーブル信号を生成する。以下に詳細に説明するように、テスト・コントローラ270は、経路278に含まれるとみなされる、クロック信号(221A〜221N)及びスキャン・イネーブル信号(222A〜222N)を生成する際に向上した制御を提供する。テスト・コントローラ270は、MUX250に供給される選択信号251を生成する。テスト・コントローラ270は、テスターによって供給される構成データを経路181で受信し得る。
【0042】
テスト・コントローラ270は、パーティションを設けたスキャン・チェーン(即ち、異なるパーティション220A〜220N内のスキャン・チェーン)内でスキャンに基づくテストを実行しつつ、向上した制御を提供する。このような向上した制御には、幾つかのパーティションへのテスト・ベクトルのスキャンインが含まれるが、幾つかの他のパーティションへのテスト・ベクトルのスキャンイン、全てのパーティションへの又は幾つかのパーティションのみへの並列のテスト・ベクトルのスキャンインなどは含まれない。本発明の一つの側面に従って、テスト・コントローラ270は、このような向上した制御を提供するが、イネーブルされる/ディセーブルされるべき特定のパーティションを特定するテスター(例えば、テスター110)とインタフェースするために含まれる制御ピンが一層少なく、前記制御ピンは、それが制御するパーティションの総数(より少ない数)の任意のサブセットであり得る。一実施例におけるこのような回路を図示して説明を続ける。
3.パーティション・セレクタ
【0043】
図3は、本発明の一実施例において、パーティションを設けたスキャン・チェーンを備えたIC(のテスト・コントローラ270)に実装されるパーティション・セレクタ回路のブロック図である。図3のパーティション・セレクタ300は、2つのパーティションに対応する構成要素/ブロックのみしか図示していないが、4つのパーティションP1からP4に対しパーティション選択(パーティション・イネーブル/ディセーブル)信号を生成するように実装されると仮定する。また、本明細書の開示を読めば当業者には明らかであるが、図3に示すブロック/構成要素の適切な構成及び/又は反復により、4つより多い又は少ないパーティションもサポートされ得る。
【0044】
ブロック395及び396はそれぞれ、パーティションP1及びP2に対し対応する選択信号381(P1_s)及び382(P2_s)を生成する。それぞれ、パーティションP3及びP4に対する選択信号の生成のための、ブロック396と同様のまたは同一の更に2つのブロックは、図示しないが存在すると仮定され、パーティションP3及びP4に対しそれぞれの選択信号383(P3_s)及び384(P4_s)を生成する。395、396などのブロック、及びパーティションP3及びP4に対応するブロックは、ステージと呼ばれる。
【0045】
遅延レジスタ309及び312、カウント・レジスタ311及び313、及びバイパス・レジスタ318は、IEEE1149.1標準JTAG規格に従ってIC200のバウンダリスキャン・レジスタ303の一部を形成する。バウンダリスキャン・レジスタ303は、4つのパーティションの各々に対する遅延レジスタ及びカウント・レジスタ(例えば、第2のパーティションに対する遅延レジスタ312及びカウント・レジスタ313)と、パーティションP1を除く全てのパーティションに対するバイパス・レジスタとを含むように構成される。
【0046】
以下の段落に説明するように、カウント・レジスタはスキャン期間の長さを特定し、遅延レジスタは開始信号に対する遅延を特定する。第1のステージ用の開始信号はテスター110から(信号305として)受信するが、後に続くステージでは、開始信号は対応するバイパス・レジスタの値によって決まる。バイパス・レジスタによって供給される値は、ステージの開始信号が、前のステージの出力によって供給されるか、或いは直接テスター110からの信号305によって供給されるかを特定する。これらのレジスタで設定される値の効果は、各パーティションのスキャン開始及びスキャン期間が、バウンダリスキャン・レジスタ303内の各レジスタの(テスター110による)適切なプログラミングによって独立して制御され得ることである。
【0047】
バウンダリスキャン・レジスタ303は、外部テスターから、IC200のピンTDI(301)を介してデジタル値をシリアルに受信する。カウント・レジスタ、遅延レジスタ、及びバイパス・レジスタにストアされたデータ値は、関連するパーティション内のスキャン・チェーンがスキャン・モードに置かれる、対応する特定の期間を示すデジタル・データとしてみることができる。図3のアプローチに従った構成は、出力ピンTDO(302)の利用を必要としないが、種々のデータを観測し易くするため、ピンTDO(302)を(オプションで)用いることができる。例えば、バウンダリスキャン・レジスタ303の一部にプログラムされたデータ値(TDIを介して成される)をTDO(302)でチェックすることが可能である。
【0048】
バウンダリスキャン・レジスタ303内のレジスタは、(テスター上の)単一のピンが、各タイム・インスタンス(又は対応するクロック周期)にスキャンされる特定のパーティションを制御するデータビットを供給するために用いることができるように、直列に接続されて示されている。しかし、テスター110からのより多くのピン/経路を用いるために代替のアプローチが用いられ得るが、このようなピン/経路の数は制御されるべきパーティションの数よりも少ない。幾つかのこのようなアプローチは、本明細書の開示を読めば本発明の幾つかの側面の範囲及び趣旨から逸脱することなく当業者には明らかとなるであろう。
【0049】
ブロック395は、遅延レジスタ309、カウント・レジスタ311、カウンタ310、コンパレータ320、遅延要素360、インバータ375、及びANDゲート370を含む。同様にブロック396は、遅延レジスタ312、カウント・レジスタ313、カウンタ330、コンパレータ340、MUX355、遅延要素350、インバータ385、及びANDゲート380を含む。信号305(グローバル開始)も外部テスターによって供給される。簡潔にするため、ここではブロック396についてのみ説明するが、これらの説明はブロック395の同様の要素にも適用できる。
【0050】
マルチプレクサ355は、バイパス・レジスタ318の値に基づいてローカル開始信号としてグローバル開始信号305か又は前のブロック395のスキャン終了信号328のいずれかを選択する。このように、第1のパーティション以外の各パーティションのスキャンの開始は、前のパーティションのスキャンの終了か又はグローバル開始305に関連して制御され得る。遅延要素350は、遅延レジスタ312によって特定される期間だけローカル開始信号を遅延させ、遅延された信号をANDゲート380及びカウンタ330の両方に送信する。
【0051】
カウンタ330は、遅延された信号353の立ち上がりエッジの受信から始まるカウントを(0から)開始し、カウント・レジスタ313及びカウンタ330の値が等しいときコンパレータ340は、そのスキャンサイクルの終了を示す。インバータ385は、信号348の論理レベルを反転させる。ANDゲート380は、インバータ385の出力及び信号353を受信し、信号353及び信号348の反転のANDオペレーションにより、第2のパーティションに対するスキャン・イネーブル信号P2_sを生成する。図3の回路のオペレーションを、図4A及び4Bのタイミング図に関連して以下に更に詳細に説明する。
4.パーティション・スキャン・イネーブルのタイミング図
【0052】
図4Aは、テスト・ベクトルの順次的(重ならない)スキャンインが4つのパーティションP1〜P4に対して実行され得る様子を示す波形である。遅延レジスタ309はゼロ遅延値でロードされると仮定する。カウント・レジスタ311及び313、及び遅延レジスタ312は(対応するパーティションP3及びP4に対する遅延レジスタ及びカウント・レジスタも同様に)、所望のカウント値でロードされると仮定する。全てのバイパス・レジスタ(例えば、318)は、論理ハイ値でロードされる。これは、スキャン・オペレーションが前のパーティションのスキャンの終了に続いて開始することを意味する。
【0053】
信号305(グローバル開始)は、論理ハイにアサートされ、ゼロ遅延で遅延要素360によって送られる。そのため、タイム・インスタンスt411で信号361は論理ハイとなり、カウンタ310にカウントを開始させる。コンパレータ320は、経路312及び321上のカウント値を比較する。タイム・インスタンスt412で、カウンタ310のカウント値312は、カウント・レジスタ311で初期化されたカウント値に等しくなり、コンパレータ320は、経路328に論理ハイを供給する。ANDゲート370は、(インバータ375から)信号328の論理反転だけでなく信号361を受信し、期間t411〜t412で出力381(P1_s)に論理ハイを生成する。このため、期間t411〜t412は、テスト・ベクトルがパーティションP1にスキャンインされる期間を表し、これは、カウント・レジスタ311のカウント値によって決まる(等しい)。
【0054】
経路328の論理ハイ遷移は、MUX355によって(論理ハイであるバイパス・レジスタ318からの選択信号のため)経路365に送られ、その後、タイム・インスタンスt413に(経路353で)遅延要素350によって論理ハイ遷移として送られる。遅延要素350は、遅延レジスタ312から受信した遅延カウントに基づいて経路352に遅延t413〜t412を生成する。
【0055】
タイム・インスタンスt413で論理ハイにアサートされている信号353は、カウンタ330にカウントを開始させる。コンパレータ340は、経路334及び341のカウント値を比較する。タイム・インスタンスt414で、カウンタ330のカウント値334は、カウント・レジスタ313で初期化されたカウント値(経路341)に等しく、コンパレータ340は経路348に論理ハイを供給する。ANDゲート380は、(インバータ385から)信号348の論理反転だけでなく信号353を受信し、期間t413〜t414に出力382(P2_s)に論理ハイを生成する。このため、期間t413〜t414はテスト・ベクトルがパーティションP2にスキャンインされる期間を表し、これは、カウント・レジスタ313のカウント値によって決まる(等しい)。
【0056】
経路348の論理ハイ遷移は次のステージに送られ、P3及びP4に対応するステージのオペレーションは、ステージ/ブロック395及び396に関連して上述したものに類似する。図4Aの信号401及び403は、信号361及び353にそれぞれ対応するが、それぞれパーティションP3及びP4に対する信号を表す。同様に、信号402及び404は、信号328及び348にそれぞれ対応するが、それぞれパーティションP3及びP4に対する信号を表す。信号383(P3_s)及び384(P4_s)は、パーティションP3及びP4に対して生成され、図4Aに示すような選択信号を表す。
【0057】
図4Bは、パーティションP1及びP2に対するテスト・ベクトルのスキャンイン位相が時間的に重なるが、パーティションP3及びP4のスキャンイン位相は順次的である(重ならない)様子を示す波形である。遅延レジスタ309及び312はゼロ遅延値でロードされると仮定する。カウント・レジスタ311及び313及び遅延レジスタ312は(対応するパーティションP3及びP4に対する遅延レジスタ及びカウント・レジスタも同様に)、所望のカウント値でロードされると仮定する。MUX355の選択入力は、バイパス・レジスタ318によって(図4Aの波形に対応する論理ハイではなく)論理ローとして供給される。しかし、パーティションP3及びP4に対応するマルチプレクサの選択入力は、論理ハイとして供給される。
【0058】
遅延レジスタ309及び312がゼロ遅延カウントを有するため、カウンタ310及び330は、図4Bのタイム・インスタンスt421で論理ハイにアサートされる信号361及び353の両方で示すように、同時にカウントを開始する。
【0059】
コンパレータ320は、経路312及び321のカウント値を比較する。時間期間t422で、カウント・レジスタ310のカウント値312は、カウント・レジスタ311で初期化されたカウント値に等しく、コンパレータ320は、経路328に論理ハイを供給する。ANDゲート370は、期間t421〜t422で出力381(P1_s)に論理ハイを生成する。このため、期間t421〜t422は、テスト・ベクトルがパーティションP1にスキャンインされる期間を表し、これは、カウント・レジスタ311のカウント値によって決まる(等しい)。
【0060】
コンパレータ340は、経路334及び341のカウント値を比較する。時間期間t423で、カウンタ330のカウント値334は、カウント・レジスタ313で初期化された(経路341の)カウント値に等しく、コンパレータ340は、経路348で論理ハイを供給する。ANDゲート380は、期間t421〜t423で、出力382(P2_s)に論理ハイを生成する。このため、期間t421〜t423は、テスト・ベクトルがパーティションP2にスキャンインされる期間を表し、これは、カウント・レジスタ313のカウント値によって決まる(等しい)。図4Bに示すように、パーティションP3に対応するステージのカウントの開始は、ステージ/ブロック396の出力348によってトリガーされ、パーティションP4に対応するステージのカウントの開始はパーティションP3に対応するステージの対応する出力によってトリガーされるため、経路348の論理ハイ遷移は、次のステージに送られ、信号401〜404、及び選択信号383(P3_s)及び384(P4_s)は、順次的であり重ならない方式で生成される。
【0061】
上述の説明から、本発明の側面に従ってスキャンテストにおける向上した制御が供給されることが分かるであろう。例えば、パーティション1及び2のテスト・ベクトルのスキャンイン位相は、図4Bの例において実質的に重なるが、図4Aの例ではパーティション1及び2のスキャンイン位相は重ならない。パーティションの各々に対応する、カウント・レジスタ、遅延カウント・レジスタ、及びMUX選択(バイパス・レジスタ)に対して適切な値を選択及び提供することにより、パーティションの各々の順次的位相及び重なる位相の候補となり得るあらゆる組み合わせを達成できることも理解され得るであろう。一般に、各パーティションは上述で提供される制御のため、特定の所望の期間に、独立して(即ち、別のパーティションのスキャン期間とは独立して)スキャンされ得る。
【0062】
例えば、遅延レジスタ309に大きな値をプログラミングし、更に、MUX355の選択を論理ローとすることにより、P2_s(382)がP1_s(381)より早く開始するように生成され得る。また、カウント・レジスタ311及び313の値を適切に選択することにより、P2_s(382)の論理ハイ期間が、P1_s(381)の論理ハイ期間前であり、それと重ならないように(又は、部分的に重なるように)、生じるように設計され得る。
【0063】
また、同様の向上した制御は、パーティションの各々のキャプチャ位相及びスキャンアウト位相とは独立して供給され得る。このような向上した制御は、電力消散/消費を最小化するために用いられ得る。例えば、スキャンテスト中の電力消費を推定するために計算が成され得、電力消費が所望の制限値を超えると判定された場合、スキャンイン、キャプチャ、及び/又はスキャンアウトは、並列にではなく順次的に成され得る。
【0064】
図3のアプローチで必要とされる、外部テスターとインタフェースするべきピンの数(図3の例示の実施例では3つ)が、制御され得るパーティションの数よりも少ないことも理解されたい。図3のアプローチは、外部テスターとインタフェースするために必要とされるピンの数をパーティションの数に関連して増加させることなく、更に多くの数のパーティションをサポートできることに注意されたい。
【0065】
図3の回路に類似する回路は、シフトイン位相について上述した選択信号とは独立して、パーティションP1〜P4の各々に対するスキャンテストのキャプチャ位相及びシフトアウト位相をイネーブルにするための選択信号の生成のために再現され得ることに注意されたい。説明し易くするため、テスト・ベクトルのシフトイン(又はスキャンイン)位相のみについて図3の回路のオペレーションを、図4A及び4Bのタイミング図に関連して以下に説明する。しかし、本明細書の開示を読めば当業者には明らかであろうが、同様の制御は、キャプチャ及びシフトアウト(スキャンアウト)位相に対しても独立して提供され得る。図3の回路のレジスタ及びカウンタは、オペレーション前に適切な所望の値で初期化されると仮定する。
【0066】
パーティション・セレクタ300によって生成されるパーティション選択信号は、以下に図示するように、パーティションの各々に供給される対応するクロック及びスキャン・イネーブル信号を生成するように、外部テスター(テスター110)によって供給されるマスター・クロック及びマスター・スキャン・イネーブル信号でゲートされる。
【0067】
5.テスト・コントローラ
図5は、本発明の一実施例におけるテスト・コントローラのブロック図である。テスト・コントローラ500(図2でも270で示す)は、パーティション・セレクタ300、ANDゲート520A〜520D及び530A〜530D、及びレジスタ540A〜540Dを含むよう示されている。これは、各パーティションを制御するために用いられる1つの候補となり得る実施例であるが、他の実施例が、(テスト・コントローラを用いるのではなく)デバイス・ピンから直接情報を提供すること、又はデバイス・ピンとテスト・コントローラとの間の制御を配分することを含んでいてもよい。
【0068】
また、テスト・コントローラ500が4つのパーティションをサポートするよう実装されて示されているが、一層多くの又は少ないパーティションに同様の手法が用いられてもよい。図示していないが、テスト・コントローラ500は、スキャンテストの他の位相(キャプチャ、スキャンアウトなど)のためのパーティション・クロック及びスキャン・イネーブル信号の独立した制御のための、パーティション・セレクタ300に類似する回路ブロックも含むように設計されてもよい。
【0069】
経路501は、図3の経路301、302、及び305を含むと考えられ、図1の経路181に含まれると考えられる。マスター・クロック160(CLK)は、(パーティション・セレクタ300によって生成される)イネーブル信号381、382、383、及び384と論理積がとられ、4つのパーティションそれぞれに対して、パーティション・クロック521A、521B、521C、及び521Dを生成する。
【0070】
マスター・スキャン・イネーブル170(SE)は、イネーブル信号381、382、383、及び384と論理積がとられ、4つのパーティションそれぞれにスキャン・イネーブル信号531A、531B、531C、及び531Dを生成する。レジスタ540A〜540Dに(ピン540を介して)シフトインされた論理ビットは、以下に詳細に説明する、(遷移故障テストのため)図9の回路で用いられるマルチプレクサの選択信号として供給される。
【0071】
本発明の側面に従って実装されるIC(例えば、図2の回路に対して)において用いるためにテスト・ベクトルが生成される様子を以下に説明する。
6.テスト・ベクトル生成
【0072】
図6は、ATPG(Automatic Test Pattern Generation)ツールへの入力として供給される、IC200の設計情報を示す図である。図6では回路図として示すが、ATPGツールに供給される設計情報は、図6の構造に対応する(構成要素、相互接続、及び構成要素/相互接続の特性を特定する)ネットリストである。ここでも、説明し易くするため、IC200は、それぞれ「N」個のチェーン(220A−1から220A−N、及び220B−1から220B−N)を含むよう示された、2つのパーティション220A及び220Bのみを含むと仮定する。
【0073】
これらのチェーンの各々は4つのフリップフロップを含むように示され、これらのフリップフロップは、チェーン220A−1内で(F11からF14に)分類して示される。しかし、一般に、ネットリストは、IC200(図2)の実際の構造と同じくらい多くのパーティション及び構成要素の細部を含み得る。パーティション220A及び220Bの回路構造に関連する全ての情報は、図5に示した制御構造(テスト・コントローラ500)と共に供給される。
【0074】
このように供給される情報に基づいて、ATPGツールは、パーティションの各々をテストするためテスト・ベクトルを生成し、これらはその後、それらのテスト実行の間、所望の方式で(図4A及び4Bに関して説明したように、重なって又は重ならずに)供給され得る。一実施例において生成されるテスト・ベクトル/ビットを図7に示す。図7では、テスト・ビット(700)は、ビットP11からP14、P21からP24、P31からP34、P41からP44、P51からP54、P61からP64、P71からP74、及びP81からP84を含むよう示されている。その後、テスター110は、以下に簡単に示すように、IC200をテストするようにプログラムされ得る。テスター110の幾つかの例は、エルティーエックス・コーポレーションのFUSION(商標)テスター、テキサス・インスツルメンツのVLCT(商標)テスター、及びヴェリジーのOCELOT(商標)テスターなどである。
【0075】
テスト・ベクトルを2つのパーティション220A及び220Bに順次的にシフトインする(例えば、パーティション220Aへシフトインした後、パーティション220Bへのシフトインが続く)ことが望ましいと仮定すると、ビットP14、P24、P34、及びP44が、1つのクロック・サイクルでパーティション220Aにシフトインされ、その後続くクロック・サイクルでビット(P13、P23、P33、及びP43)、(P12、P22、P32、及びP42)、及び(P11、P21、P31、及びP41)が続く。ビット(P54、P64、P74、及びP84)、(P53、P63、P73、及びP83)、(P52、P62、P72、及びP82)、及び(P51、P61、P71、及びP81)は、その後、対応する後続のクロック・サイクルでパーティション220Bにシフトインされる。
【0076】
上述のようにシフトインが完了すると、(この場合も、キャプチャ位相のための対応するパーティション・イネーブル信号に基づいて、同時に又は重ならない方式のいずれかで)キャプチャ・サイクルが生成され、組み合わせ論理回路の応答ビットがキャプチャされ、シフトアウトされる。この場合も、このシフトアウトは、並列に又は重ならない方式で実行され得る。こうして生成されたテスト・ベクトルに基づく一実施例において、LOC(launch off capture)テストが実行される様子を以下に説明する。
7.ローンチ・オフ・キャプチャ・テストのタイミング図
【0077】
図8A及び8Bは、上述のように生成されたテスト・ベクトルで実行されるLOC(縮退(stuck-at)故障テストと呼ぶこともある)スキャンテストを表す例示の波形を示す図である。図8Aにおいて、期間811及び812はそれぞれ、テストのスキャンイン及びスキャンアウト期間及びそれぞれの応答ベクトルを表し、各々、パーティション220A及び220Bのスキャン・チェーン内の4つの並列に接続されたストレージ要素に対応する4つのクロック・サイクルを含む。期間t80〜t81は、キャプチャ位相を表し、ローンチ・パルス813(パーティション220A用)及び815(パーティション220B用)、及びキャプチャ・パルス814(パーティション220A用)及び816(パーティション220B用)を含む。図8Aの例では、これら2つのパーティションの各々に対するスキャンイン位相、キャプチャ位相、及びスキャンアウト位相が重なるように示されている。
【0078】
図8Bにおいて、期間817及び819は、それぞれパーティション220A及び220Bに対するテスト・ベクトルのスキャンイン期間を表し、一方、期間818は、両方のパーティションに対する応答ベクトルのスキャンアウト期間を表す。この例でも、スキャンイン位相及びスキャンアウト位相の各々は、4つのクロック・サイクルに対して、及びその後、パーティション220A及び220Bのスキャン・チェーン内の4つの並列に接続されるストレージ要素に対応して、実行されるよう示されている。期間t82〜t83は、キャプチャ位相を表し、ローンチ・パルス820(パーティション220A用)及び822(パーティション220B用)、及びキャプチャ・パルス821(パーティション220A用)及び823(パーティション220B用)を含む。
【0079】
図8Bの例では、これら2つのパーティションの各々に対するキャプチャ位相及びスキャンアウト位相は重なるが、これら2つのパーティションに対するスキャンイン位相は順次的である。上述のセクションで述べたように、スキャンイン位相、キャプチャ位相、及びスキャンアウト位相の他の組み合わせを用いることもできる。パーティション間に存在する論理のカバレッジを提供するだけでなく、異なる形式の順次的ATPGのサポートもするように、任意のパーティションのキャプチャ・パルスの数(0、1又はそれ以上)を変えることもできる。更に、図8A及び8Bにおいて、クロック221A及び221Bの周波数は、単に説明の目的のため同一であるように示している。しかし、一般に、図8A及び8Bの図のスキャンイン、スキャンアウト、及びキャプチャ位相に対応する変化に伴って、周波数が異なっていてよい。
【0080】
LOCテストに関して上述したアプローチは、LOS(launch-on shift)テストをサポートすることはできないかもしれない。LOSテストとは、遅延テストと呼ぶこともあり、遷移故障をキャプチャするように全般的に設計された、別のタイプのスキャンテストである。LOSテストにおいても、スキャン・チェーンから組み合わせ回路への入力が供給されて、その後続くキャプチャ・サイクルの前に組み合わせ回路のノード/ネットに遷移を生じさせる。しかし、LOCテスト・アプローチとは対照的に、ローンチ値は、遷移をローンチするために用いられる最終シフト・クロック・サイクルでスキャン・チェーンから直接供給される。機能クロックの1クロックの周期に等しい期間の後、キャプチャ・サイクルが生成される。この出力値がキャプチャされ、シフトアウトされ、及び潜在的な故障がないかテスター110で分析される。
【0081】
このため、LOSテストにおいてスキャン・チェーンにシフトインされる最終ビットが、テストされている組み合わせ論理に遷移を生じさせる必要がある。しかし、図8Bから、パーティション220Aのスキャン・チェーンのローンチ・パルス(シフトインされた最終テスト・ビット)の発生と、キャプチャ・パルス821の発生との間に許容し難い大きな時間期間「td」があり得ることが分かるであろう。このような遅延「td」は、大きすぎて、信号遷移に関連する如何なる故障をもキャプチャすることはできない。
【0082】
効果的な遷移故障テストのため、対応する組み合わせ回路/要素又は相互接続ネットのデータ値の遷移の発生のタイム・インスタンスと、キャプチャタイム・インスタンスとの間の遅延は、一般的に、1機能クロック周期(典型的に、スキャンテスト中に対し、実際のオペレーション中に用いられるクロックの周期)を超えてはいけないことに注意されたい。本発明の一実施例は上述の要件に対処しており、これを以下に説明する。
【0083】
8.LOSテストの向上
図9は、本発明の別の実施例において、LOS(launch off shift)遷移故障テストをサポートしつつ、電力消費が低減されるなどの向上した制御の利点を提供し、テストカバレッジ又はテスト適用時間が低減された又はそれらに影響を与えない、ICのブロック図である。IC900は、レジスタ(又は、一般に、ストレージ要素)910A及び910B、MUX920A及び920B、ディコンプレッサー930A及び930B、パーティション940A及び940B、圧縮器950A及び950B、及びMUX960を含むよう示されている。簡潔にしかつ説明を簡単にするため、2つのパーティション及び対応する回路(ディコンプレッサー、圧縮器、など)のみを図9に示す。しかし、代替の実施例が、本発明の幾つかの側面の範囲及び趣旨から逸脱することなく、2つ以上のパーティション(対応するディコンプレッサー、圧縮器、及びレジスタと共に)を備えて実装されてもよい。
【0084】
ディコンプレッサー930A及び930B、パーティション940A及び940B、圧縮器950A及び950B、及びMUX960は、図2に関して上述した対応する構成要素に類似して実装され(かつ動作し)、簡潔にするためここでは繰り返しの説明はしない。スキャン・イネーブル信号980A及び980Bが、それぞれのパーティション940A及び940Bへ供給される。それぞれのクロックCLK9A及びCLK9Bが、それぞれ経路941及び942を介して各パーティションへ供給される。
【0085】
MUX960は、制御入力961に基づいて、入力951A及び951Bの一方をスキャン出力信号ライン/ピン999(SO)に供給する。経路901は、多数のスキャンイン(SI入力)信号ラインを表し得、所望の数の信号ラインがレジスタ910A(及びMUX920A)及びレジスタ910B(及びMUX920B)に供給される。
【0086】
パーティション940Aに対応する経路901(SI)のビットは、レジスタ910A及びMUX920Aの両方に供給される。同様に、パーティション940Bに対応する経路901(SI)のビットは、レジスタ910B及びMUX920Bの両方に供給される。レジスタ910A及び910Bは、それぞれのクロック941(CLK9A)及び942(CLK9B)でクロックされる。MUX920A及び920Bは、(レジスタに必要とされるビット幅を低減するため)それぞれディコンプレッサー930A及び930Bの(この信号経路において)前に示しているが、本明細書の開示を読めば当業者には明らかであろうが、本発明の幾つかの側面の範囲及び趣旨から逸脱することなく、代替の実施例は、ディコンプレッサーの後(又は他の場所)にレジスタを配置するよう実装されてもよい。ディコンプレッサーの後に配置される場合、レジスタは、幾つかのスキャン・チェーンにおいて遷移がスキャン・シフト経路を用いてローンチされ、幾つかのスキャン・チェーンにおいて遷移がローンチ・キャプチャ・クロックを用いてローンチされるように、個別のスキャン・チェーンの複合的な制御を提供することもできる。
【0087】
レジスタ910Aは、クロックCLK9Aのアクティブ・エッジ(又はアクティブ・レベル)の入力信号901(SI)の(経路901(SI)の、パーティション940Aに供給されるべき信号ライン上の)対応するビットをストアする。レジスタ910Bは、クロックCLK9Bのアクティブ・エッジ(又はアクティブ・レベル)の入力信号901(SI)の対応するビットをストアする。クロック941(CLK9A)、942(CLK9B)、スキャン・イネーブル信号980A及び980B、及びMUX選択信号961は、テスト・コントローラ270に類似するコントローラによって、又はテスター(テスター110など)から直接、供給され得る。
【0088】
幾つかのシナリオをテストすることが所望される場合があるため、図10Aは、幾つかの例示のシナリオを図示する。図10Aでは、便宜上、図9の対応するディコンプレッサー及び圧縮器は省略している。A、B、C、D、及びEと符号を付した楕円のブロックはそれぞれ、遷移故障をテストするために必要とされる1つ又はそれ以上の組み合わせ論理のブロックを表す。ブロックAは、「ローンチ」入力(経路1001及び1002でブロックAの組み合わせ論理に論理遷移を生じさせるデータ)を受信し、対応する組み合わせ出力をパーティション940Aに供給する。
【0089】
ブロックBは、パーティション940A及び940Bの各々から「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940Aに供給する。ブロックCは、パーティション940Aから「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940Bに供給する。ブロックDは、パーティション940A及び940Bの各々から「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940A及び940Bの各々に供給する。ブロックEは、パーティション940Aから「ローンチ」入力を受信し、対応する組み合わせ出力をパーティション940A及び940Bの各々に供給する。
【0090】
図10Aの構造に関して実行されるべきスキャンテスト(スキャンイン、キャプチャ、又はスキャンアウト)の所望の位相を含む一例の表を図10Bの表で提供する。この表の列1070はテストされるブロックを示す。列1071は、対応するテスト位相を示し、「L」はローンチを表し、「C」はキャプチャを表し、P1及びP2は、それぞれパーティション1及びパーティション2を表す。図10Bの表の「テストケース」は図10Aのシナリオに対応することがわかるだろう。
【0091】
図10C、10D、10E、10F、及び10Gのクロック波形は、図10Bの行1080、1081、1082、1083、及び1084の5つのテストケースそれぞれに対応する。これらの図において、「S」で表示するクロックパルスは、シフトイン・パルス(「L」(ローンチ・パルス)で表示する最終シフトイン・パルスは含まない)を示す。キャプチャ・パルスは、この波形では「C」で表示する。簡潔にするため、この波形では、シフトイン位相は3つのクロック・サイクルのみを必要とすると考えられる。
【0092】
このため、図10Cの波形では、パーティション1からシフトイン・パルス、ローンチ・パルス(1100)、及びキャプチャ・パルスが生成され(供給され)、対応するキャプチャもパーティション1(P1)で実行される。平坦な線で示すようにパーティション2(P2)はテストされない。図10Eの波形では、P1からシフト・パルス(ローンチ・パルス1104を含む)が生成される(供給される)が、対応するキャプチャはP2で実行される。
【0093】
図10Gの波形では、シフト・パルス(ローンチ・パルス1108を含む)がP1から生成され(供給され)、対応するキャプチャはP1及びP2の両方で実行される。図10C、10E、及び10Gの波形におけるスキャンイン位相のデータビットは、それぞれのディコンプレッサー930A及び930Bに経路901(SI)から直接供給される。即ち、選択信号541A及び541Bがそれぞれのディコンプレッサーへの経路901(SI)に入力を供給する。
【0094】
図10Dに関し、まずP2へのシフトインが、それに続いてP1へのシフトインが実行される。テストされるべき遷移がP1及びP2の両方からローンチされることになるため、テスト・ビットの順次的シフトに起因して、P2からの(シフトインされる最終ビットに対応する)シフトイン・パルス1101は、P1のキャプチャ・パルスよりずっと早く(通常オペレーション中のクロック周期より少なくとも1つのクロック・サイクル早く)生じることに注意されたい。そのため、遅延(遷移故障)に関してブロックBを正確にテストすることができない可能性がある。
【0095】
従って、P2からのローンチ・パルス1102は、P1からのローンチ・パルス1103と同時に、P1のキャプチャ・パルスの直前に(レジスタ910Bから)供給される。タイム・インスタンスt101で(またはその直前に)、選択信号541Bが供給されて、レジスタ910Bのデータ出力がMUX920Bの出力として送られるようにする。ローンチ・パルス1103に対応する(P1からの)データは、レジスタ910Aから、或いはSI(901)から直接、供給され得る。
【0096】
図10Fに関し、まずP2へのシフトインが、それに続いてP1へのシフトインが実行される。この場合も、テストされるべき遷移はP1及びP2の両方からローンチされることになるため、テスト・ビットの順次的シフトに起因して、P2からの(シフトインされる最終ビットに対応する)シフトイン・パルス1105は、P1のキャプチャ・パルスよりずっと早く生じることに注意されたい。そのため、遅延(遷移故障)に関してブロックBを正確にテストすることができない可能性がある。
【0097】
従って、P2からのローンチ・パルス1106は、P1からのローンチ・パルス1107と同時に、P1及びP2両方のキャプチャ・パルスの直前に(レジスタ910Bから)供給される。タイム・インスタンスt102で(又はその直前に)、選択信号541Bが供給されてレジスタ910Bのデータ出力がMUX920Bの出力として送られるようにする。ローンチ・パルス1107に対応する(P1からの)データは、レジスタ910Aから、或いはSI(901)から直接、供給され得る。
【0098】
このように、遷移故障テストを実行するとき最終(ローンチ)ビットを供給するためにレジスタ910A及び910Bを利用することで、このようなテストを正確に実行することが可能となる。一般に、レジスタ(910A又は910Bなど)は、ICのパーティション毎に供給され得る。
【0099】
本発明の別の側面は、一実施例に関連して以下に説明するように、得られる圧縮レベルやテスト品質/テストカバレッジに悪影響を与えることなく、IC上に供給される必要のあるSI及びSOピンの数を低減させる。
9.テスト・ピン数の低減
【0100】
図11は、一実施例における、スキャンテストのためのテスト・ピンの数が低減されたICのブロック図である。IC1100は、シリアル−パラレル変換器1110、パラレル−シリアル変換器1120、クロック分周器1130、カウンタ1150、及び200/900で示す部分を含むよう示されている。部分200/900は、図2のIC200又は図9のIC900の構造と同様又は同一であり、簡潔にするため、内部の詳細はここでは説明しない。また、コントローラ270に類似するテスト・コントローラをIC1100内に実装してもよいが、図11には図示していない。簡潔にするため、種々の信号(図11の種々のブロックへのリセット信号など)は図示していない。
【0101】
クロック1140は、シリアル−パラレル変換器1110及びパラレル−シリアル変換器1120のオペレーションを制御/調整する。クロック分周器1130は、クロック1140を係数(典型的に、整数)で分周し、分周されたクロックを部分200/900への経路1113に供給する。一般に、分周係数は、経路1101のデータの幅と経路1111のデータの幅との比に依存する。例えば、経路1101でクロック1140のクロック・サイクル毎に4ビットが受信され、シリアル−パラレル変換器1110が、2つのこのような4ビットデータ入力を組み合わせて単一の8ビットデータ出力を形成する場合、分周比は2となる。
【0102】
シリアル−パラレル変換器1110は、クロック1140のクロック・サイクル毎に経路1101でNビット幅のテストデータを受信する。シリアル−パラレル変換器1110は、対応する数の多数のクロック・サイクルにわたって受信した多数セットのNビットデータを組み合わせてMビット幅データ(MはNより大きい)を形成し、このMビットデータを多数の(M本の)ラインを含む経路1111で部分200/900へ送信する。一例として、部分200/900がクロック1113の各クロック・サイクルに8ビット幅入力を受信するように設計されると仮定すると、経路1111は8つの経路を含み/表し得る。経路1101は、例えば、4ビット幅であってもよい。このように、シリアル−パラレル変換器1110は、4−8コンバータとして実装され得、経路1101の2つの4ビット入力を組み合わせて1つの8ビットデータ値を経路1111に供給する。
【0103】
パラレル−シリアル変換器1120は、経路1112でクロック1140のクロック・サイクル毎にPビット幅データ(スキャンテストでキャプチャされた応答ビット)を受信する。クロック1113のクロック周波数は、応答ビットのスキャンアウト周波数に等しく、スキャンアウト・サイクルは、クロック1113の1つのクロック・サイクルに等しい。パラレル−シリアル変換器1120は、Pビットデータを分割して多数のQビットデータ(PはQより大きい)を形成し、そのQビットデータを対応する数の多数のクロック・サイクルにわたって経路1199で送信する。一例として、部分200/900が、クロック1113の各クロック・サイクルで8ビット幅出力(応答ビット)を供給するように設計されると仮定すると、経路1112は8つの経路を含み/表し得る。経路1199は、例えば、4ビット幅であってもよい。このように、パラレル−シリアル変換器1120は、8−4コンバータとして実装され得、経路1112で受信した各8ビットデータを、経路1199に送られる2つの4ビットデータに分割する。
【0104】
シリアル−パラレル変換器1110のオペレーションに関し、入力データから形成される出力データは、単に連結されるということに注意されたい。このため、出力データ(経路1111)のビット間には何ら相関関係はない。このようなオペレーションは、多数の出力ラインに同じ入力ビットを供給し得る(例えば、図2及び図9の)ディコンプレッサーのオペレーションとは明らかな差異があることをここで強調する。そのため、ディコンプレッサーによって供給される出力ビットは、互いに対して相関している。圧縮器及びパラレル−シリアル変換器1120も、同様に異なっている。
【0105】
図12及び図13の例示の図に関連して以下に説明するように、カウンタ1150は、パラレル−シリアル変換器1120のオペレーションだけでなくシリアル−パラレル変換器1110のオペレーションも制御する。カウンタ1150は、クロック1113に対するクロック1140のクロック周波数の比を表す係数の2倍まで円形にカウントするように設計される。即ち、このカウンタはモジュロ[2×係数]カウンタである。
【0106】
シリアル−パラレル変換器1110及びパラレル−シリアル変換器1120を提供することにより、スキャン・チェーン内に一層幅広い(しかも互いに相関しない)テスト・ビットを提供しつつ、テスト用の外部ピン(1101及び1199)が一層少なくなるようIC1100を実装することが可能となることを理解されたい。このようなアプローチにより、必要とする外部ピンが比較的少ない、高テストカバレッジが可能となる。
【0107】
ディコンプレッサーに用いる入力ピンが一層少なく、圧縮器に用いる出力ピンが一層少ない代替のアプローチでは、テストカバレッジが劣ることになり得ることに注意されたい。別の代替のアプローチは、テスト・ベクトル自体に更に高い圧縮を実現することも可能である。しかし、密度の高い圧縮は一般的にテストカバレッジに悪影響を与える。図11のアプローチでは、ICは、テストカバレッジを狭めることなく、テスト/スキャン・ピン(SI及びSO)を低減して実装され得る。所定のテストカバレッジのため(スキャン圧縮に起因する)テスト時間の適度なトレードオフを得るために、テスターからの外部テストデータの拡張、及びICからの内部テストデータの圧縮は、スケーラブルにされ得、クロック分周器(図11のクロック分周器1130)内の分周値の選択をさせる。
【0108】
図12は、シリアル−パラレル変換器1110が実装され、カウンタ1150からの制御の下で動作する様子を図示するブロック図である。この例において、シリアル−パラレル変換器1110は、経路1101で4ビット入力を受信し、経路1111で8ビット出力を供給すると仮定する。
【0109】
カウンタ1150は、2ビット・バイナリ・カウンタとして実装され、クロック1040でクロックされ、経路1151に2ビット出力を供給する。この2ビット出力は、以下では便宜上、Sel[1:0]とする。ブロック1210、1220、1230、及び1240の各々は、4ビット・レジスタを表し、クロック1040でクロックされる。
【0110】
マルチプレクサ(MUX)1051、1052、1053、及び1054(入力マルチプレクサ)の選択入力は次のように定義される。
s1は、Sel[1:0]の状態00を表す
s2は、Sel[1:0]の状態01を表す
s3は、Sel[1:0]の状態10を表す
s4は、Sel[1:0]の状態11を表す
【0111】
このため、MUX1051は、s1が00に等しいとき入力1101をその出力として、それ以外の場合、他の入力をその出力として選択する。MUX1052、1053、及び1054はそれぞれ対応して動作する。Sel[1:0]の高次の出力ビットは選択信号としてMUX1055及び1056(出力マルチプレクサ)に供給される。
【0112】
オペレーションにおいて、カウンタ出力が「00」であるとき、経路1101(即ち、4ラインを有する)の4ビットデータはレジスタ1210にストアされる。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「01」であり、経路1101の(次の)4ビットデータはレジスタ1220にストアされる。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「10」であり、経路1101の(次の)4ビットデータは、レジスタ1230にストアされる。また、「10」のカウンタ出力は、レジスタ1210及び1220にストアされたデータを8ビットデータとして出力1111に供給する。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は11であり、経路1101の(次の)4ビットデータはレジスタ1240にストアされる。経路1111に予め供給された8ビットデータはその経路に存在し続ける。
【0113】
クロック1040の次のクロック・サイクルにおいて、カウンタ出力がまた「00」であるとき、経路1101の次の4ビットデータはレジスタ1210にストアされる。また、「00」のカウンタ出力は、レジスタ1230及び1240にストアされたデータを8ビットデータとして出力1111に供給する。クロック1040の次のクロック・サイクルにおいて、カウンタ出力は「01」であり、経路1101の(次の)4ビットデータはレジスタ1220にストアされる。前のクロック・サイクルの8ビット出力は、経路1111に供給され続ける。
【0114】
上述のサイクルが反復し、シリアル−パラレル変換器1110は、2つの4ビット入力から形成される8ビット出力を供給し続ける。
【0115】
上述では例として2の係数(周波数比)に関して説明したが、このような特徴を更に高い係数に拡張することは当業者に明らかであろうことを理解されたい。1つのアプローチに従って、Nの係数に対し、2行及びN列で構成されるユニットで、MUX1051及びレジスタ1210の(又は、に類似する)(2×N)ユニット/組み合わせがあり得る。上述のように、経路1101で受信されたデータ・ユニットは、行−幅方式でストアされ、行の全てのユニットでストアした後、次に続く列へ移動し得る。各出力クロック・サイクルでレジスタの1つの行にストアされたデータを選択するために、N個の出力マルチプレクサ(1051など)が用いられ得る。
【0116】
図13は、パラレル−シリアル変換器1120の一実施例が実装され、カウンタ1150からの制御の下で動作する様子を図示するブロック図である。この例において、パラレル−シリアル変換器1120は、経路1112で8ビット入力を受信し、経路1199で4ビット出力を供給すると仮定する。カウンタ1150の2ビット出力の低次(ゼロ位置)ビット(Sel[0])が選択入力としてMUX1320に供給される。レジスタ1310は4ビット・レジスタである。経路1112の8ビットのうち上側4ビットが経路1322で供給され、経路1112の8ビットの下側4ビットが経路1321で供給される。オペレーションにおいて、Sel[0]が0に等しいとき、経路1321の入力がレジスタ1310にストアされ、出力1199として供給される。Sel[0]が1に等しいとき、経路1322の入力がレジスタ1310にストアされ、出力1199として供給される。
【0117】
当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した特徴又は工程の1つ又はそれ以上の異なる組み合わせを有する実施例も、本明細書に包含されることを意図している。
【特許請求の範囲】
【請求項1】
集積回路であって、
複数のスキャン・チェーンとして機能し得る複数のメモリ要素、及び、
前記複数のスキャン・チェーンの各々がスキャン・モードに置かれるべき対応する特定の期間を示すデジタル・データを受け取るように設計されるテスト・コントローラ、
を含む集積回路であって、
前記テスト・コントローラが、前記デジタル・データが示す前記対応する期間に前記複数のスキャン・チェーンの各々の中のデータをスキャンするためのものであり、前記デジタル・データが、前記特定の期間の各々を独立して示す能力を有し、更に前記デジタル・データが、外部テスターに接続されるピンのセットから受け取られ、前記ピンのセットの数が前記複数のスキャン・チェーンの数より少ない、
集積回路。
【請求項2】
請求項1の集積回路であって、
前記複数のスキャン・チェーンの各々が、複数のパーティションの対応する1つのパーティションに含まれ、
前記複数のパーティションの数が2より大きく、前記テスト・コントローラが、対応するパーティション内のスキャン・チェーンのスキャンデータを互いに独立したそれぞれの期間にスキャンするようになっている、
集積回路。
【請求項3】
請求項2の集積回路であって、前記ピンのセットの数が1に等しい、集積回路。
【請求項4】
請求項1の集積回路であって、
前記テスト・コントローラが、前記複数のスキャン・チェーンの各々に対し遅延レジスタ及びカウント・レジスタを含み、前記遅延レジスタ及び前記カウント・レジスタが、前記ピンのセットを介して対応する値を受け取るためのチェーンとして結合され、
前記カウント・レジスタにロードされる値が、対応するスキャン・チェーンのスキャンの対応する期間の長さを示し、前記遅延レジスタが、前記スキャン期間が開始する開始信号後の遅延を示す、
集積回路。
【請求項5】
請求項4の集積回路であって、
前記テスト・コントローラが複数のステージを更に含み、各ステージが、対応する前記遅延レジスタ及び前記カウント・レジスタにストアされた値を受け取り、かつ、複数のパーティション選択信号のうち対応する1つのパーティション選択信号を生成するためのものであり、
前記パーティション選択信号が、前記対応するスキャン・チェーンのスキャンが実行される特定の期間を示す、
集積回路。
【請求項6】
請求項5の集積回路であって、前記複数のステージの各々が、
前記開始信号を遅延させ、遅延信号を出力として供給するための遅延要素、
前記遅延信号の遷移を受け取るとカウントを開始するためのカウンタ、
前記カウンタの値と、同じステージに対応する前記カウント・レジスタの値を比較するためのコンパレータ、及び、
前記コンパレータ及び前記遅延信号の出力に基づいて前記パーティション選択信号を生成するための一連の組み合わせゲート、
を含む、集積回路。
【請求項7】
請求項6の集積回路であって、
前記テスト・コントローラが、最初のステージを除く前記複数のステージの各々に対しバイパス・レジスタを更に含み、
前記開始信号が、前記最初のステージを除く前記複数のステージの各々に対するローカル開始信号であり、前記開始信号が、前記最初のステージに対し前記外部テスターから受け取ったグローバル開始信号であり、
前記最初のステージを除く前記複数のステージの各々が、対応するバイパス・レジスタから受け取った選択値に応じて前記グローバル開始信号か或いは前のステージからの終了信号のいずれかを前記ローカル開始信号として選択するためのマルチプレクサを含み、
前記終了信号が前記前のステージのスキャン期間の終了を示す、
集積回路。
【請求項8】
請求項5の集積回路であって、前記テスト・コントローラが、
前記複数のステージの各々に対応する第1の論理ゲートであって、前記外部テスターから受け取ったグローバル・マスター・クロックを対応するパーティション選択信号でゲート制御して、対応するスキャン・チェーン内の前記メモリ要素の各々をクロックするパーティション・クロック信号を生成する、前記第1の論理ゲート、及び、
前記複数のステージの各々に対応する第2の論理ゲートであって、前記外部テスターから受け取ったマスター・スキャン・イネーブルを前記対応するパーティション選択信号でゲート制御して、前記対応するスキャン・チェーンに対するパーティション・スキャン・イネーブル信号を生成する、前記第2の論理ゲート、
を更に含む、集積回路。
【請求項9】
請求項8の集積回路であって、
前記対応するパーティション・スキャン・イネーブル信号及び前記パーティション・クロック信号に従って、複数のテスト・ベクトルのうち対応するテスト・ベクトルが、前記複数のスキャン・チェーンのそれぞれのスキャン・チェーンにスキャンインされ、
前記複数のテスト・ベクトルが、前記集積回路内の縮退故障テストを実行するように設計される、
集積回路。
【請求項10】
請求項9の集積回路であって、前記複数のスキャン・チェーンが、第1のスキャン・チェーン及び第2のスキャン・チェーンを含み、
前記第1のスキャン・チェーンが、クロック・サイクルの第1のシーケンスで第1のベクトルの、最終ビットを除く、ビットの第1のシーケンスの各々をスキャンインするためのものであり、
前記第2のスキャン・チェーンが、クロック・サイクルの第2のシーケンスで第2のベクトルのビットの第2のシーケンスの各々をスキャンインするためのものであり、クロック・サイクルの前記第2のシーケンスの少なくとも幾つかが、クロック・サイクルの前記第1のシーケンスの最後の1つの後に続き、更に、
レジスタが、クロック・サイクルの前記第2のシーケンスの最終クロック・サイクルの前に、前記最終ビットをストアし、
前記レジスタにストアされた前記ビットが、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルと共にスキャンインされ、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンの少なくとも一方が、前記最終クロック・サイクルに続いてキャプチャ位相に置かれて遷移故障テストを実行する、
集積回路。
【請求項11】
請求項10の集積回路であって、
第1の経路でのビットの前記第1のシーケンスと、第2の経路での前記レジスタの値との各々を受け取り、かつ、選択値に基づいてこれら2つの入力の一方を選択するためのマルチプレクサを更に含み、
前記テスト・コントローラが、クロック・サイクルの前記第1のシーケンスの各々の間1つの値で、及びクロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルの間別の値で、前記選択値を供給する、
集積回路。
【請求項12】
請求項11の集積回路であって、
第1の経路で第1の周波数でデータ・ユニットのシーケンスを受け取るためのシリアル−パラレル変換器を更に含み、
前記シリアル−パラレル変換器が、データ・ユニットの前記シーケンスに含まれる複数のデータ・ユニットを連結することにより一層大きなデータ・ユニットのシーケンスを形成し、前記シリアル−パラレル変換器が、ラインの第2のセットを含む第2の経路で前記第1の周波数より低い周波数で前記一層大きなデータ・ユニットのシーケンスを供給し、ラインの前記第2のセットの各々が前記低い方の周波数で各スキャンクロック・サイクルに前記一層大きなデータ・ユニットのシーケンスの1つのビットを搬送し、更に、
前記複数のスキャン・チェーン内の各スキャン・チェーンが、ラインの前記第2のセットの対応する1つで、ビットの対応するシーケンスの次に続くビットを受け取り、
前記第1の経路が、前記外部テスターの対応するピンに接続するためのラインの第1のセットを含み、前記第1の経路の多数のラインが前記第2の経路の多数のラインより少なく、
それにより、前記複数のスキャン・チェーン内のスキャン・チェーンの数に比べ、前記外部テスターとインタフェースするピン数が一層少ない状況で前記集積回路が機能する、
集積回路。
【請求項13】
請求項12の集積回路であって、
スキャンアウト周波数で第3の経路で前記複数のスキャン・チェーンから評価出力を受け取るためのパラレル−シリアル変換器を更に含み、前記第3の経路がラインの第3のセットを含み、各ラインが、1つのスキャンアウト・サイクル内の対応するスキャン・チェーンのスキャン出力のビットを送るためのものであり、前記複数のスキャン・チェーン全てから各スキャンアウト・サイクルで受け取ったビットが出力ユニットを形成して、出力ユニットのシーケンスが、次に続くスキャンアウト・サイクルで受け取られるようにし、前記パラレル−シリアル変換器が、各出力ユニットを多数の一層小さなユニットに分割することによって、各出力ユニットを複数の一層小さなユニットとして変換し、
前記一層小さなユニットが前記スキャンアウト周波数より高い周波数で送信され、更に、
一層小さなユニットの各ビットが、ピンの第4のセットの対応する1つで前記外部テスターに送られて、前記外部テスターとインタフェースするために必要とされるピンの数も低減されるようにする、
集積回路。
【請求項14】
集積回路であって、
第1のスキャン・チェーンとして機能し得る第1の複数のメモリ要素、及び第2のスキャン・チェーンとして機能し得る第2の複数のメモリ要素であって、前記第1のスキャン・チェーンが、クロック・サイクルの第1のシーケンスで第1のベクトルの、最終ビットを除く、ビットの第1のシーケンスの各々をスキャンインするためのものであり、前記第2のスキャン・チェーンが、クロック・サイクルの第2のシーケンスで第2のベクトルのビットの第2のシーケンスの各々をスキャンインするためのものであり、クロック・サイクルの前記第2のシーケンスの少なくとも幾つかが、クロック・サイクルの前記第1のシーケンスの最終の1つに続く、前記第1及び第2の複数のメモリ要素、及び、
クロック・サイクルの前記第2のシーケンスの最終クロック・サイクルの前に前記最終ビットをストアするためのレジスタ、
を含み、前記レジスタにストアされたビットが、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルと共にスキャンインされ、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンの少なくとも一方が、前記最終クロック・サイクルに続いてキャプチャ位相に置かれて遷移故障テストを実施する、
集積回路。
【請求項15】
請求項14の集積回路であって、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンが、独立した期間にスキャンインされる能力を有する、集積回路。
【請求項16】
請求項14の集積回路であって、
第1の経路でのビットの前記第1のシーケンスと、第2の経路での前記レジスタの値との各々を受け取り、これら2つの入力の一方に基づいて選択値を選択するためのマルチプレクサ、及び、
クロック・サイクルの前記第1のシーケンスの各々の間1つの値で、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルの間別の値で、前記選択値を生成するためのテスト・コントローラ、
を更に含む、集積回路。
【請求項17】
集積回路であって、
第1の経路で第1の周波数でデータ・ユニットのシーケンスを受け取るためのシリアル−パラレル変換器であって、前記シリアル−パラレル変換器が、データ・ユニットの前記シーケンスに含まれる複数のデータ・ユニットを連結することにより一層大きなデータ・ユニットのシーケンスを形成し、前記シリアル−パラレル変換器が、ラインの第2のセットを含む第2の経路で前記第1の周波数より低い周波数で前記一層大きなデータ・ユニットのシーケンスを供給し、ラインの前記第2のセットの各々が、前記低い方の周波数で各スキャンクロック・サイクル内の前記一層大きなデータ・ユニットのシーケンスの1つのビットを搬送するための、前記シリアル−パラレル変換器、及び、
複数のスキャン・チェーンとして機能し得る複数のメモリ要素であって、各スキャン・チェーンが、ラインの前記第2のセットの対応する1つでスキャン・チェーンとして、ビットの対応するシーケンスの次に続くビットを受け取るように設計される、前記複数のメモリ要素、
を含み、
前記第1の経路が、テスターの対応するピンを接続するためのラインの第1のセットを含み、前記第1の経路の多数のラインが前記第2の経路の多数のラインより少なく、
それにより、スキャン・チェーンの数に比べ、前記テスターとインタフェースするピン数が一層少ない状況で前記集積回路が機能する、
集積回路。
【請求項18】
請求項17の集積回路であって、前記第1の周波数が前記低い方の周波数の整数倍であり、前記シリアル−パラレル変換器が、
2つの行及び整数個の列の形式で構成される前記整数の2倍のユニットであって、各ユニットがレジスタ及び入力マルチプレクサを含み、前記入力マルチプレクサが、データ・ユニットの前記シーケンスを行方向及びその後列方向にストアするように設計された、前記ユニット、及び、
多数の出力マルチプレクサであって、各々が、1つの列に関連し、前記低い方の周波数のクロック・サイクルの各々の関連する列で前記多数のレジスタのうち1つのレジスタの出力を選択するための、前記多数の出力マルチプレクサ、
を含み、前記多数の出力マルチプレクサの全ての出力が、各低い方の周波数のクロック・サイクルで連結されて、前記一層大きなデータ・ユニットのうちの1つを形成するようになっている、
集積回路。
【請求項19】
請求項17の集積回路であって、
スキャンアウト周波数で第3の経路で前記複数のスキャン・チェーンから評価出力を受け取るためのパラレル−シリアル変換器であって、前記第3の経路がラインの第3のセットを含み、各ラインが、1つのスキャンアウト・サイクルの対応するスキャン・チェーンのスキャン出力のビットを送るためのものであり、前記複数のスキャン・チェーンの全てから各スキャンアウト・サイクルで受け取ったビットが出力ユニットを形成して、出力ユニットのシーケンスが、次に続くスキャンアウト・サイクルで受け取られるようにし、前記パラレル−シリアル変換器が、各出力ユニットを多数の小さなユニットに分割することにより、各出力ユニットを複数の小さなユニットとして変換するためのものである、前記パラレル−シリアル変換器を更に含み、
前記小さなユニットが前記スキャンアウト周波数より高い周波数で送信され、更に、
小さなユニットの各ビットが、ピンの第4のセットの対応する1つで前記テスターへ送られて、前記テスターとインタフェースするために必要とされるピンの数も低減されるようにする、
集積回路。
【請求項20】
請求項19の集積回路であって、前記第1の周波数が前記低い方の周波数の整数倍であり、前記パラレル−シリアル変換器が、前記スキャンアウト周波数で前記評価出力を受け取り、かつ、前記高い方の周波数のクロック・サイクルの各々で受け取った評価出力の整数分の1の部分の、次に続くものを前記小さなユニットとして選択するための、マルチプレクサを含む、集積回路。
【請求項1】
集積回路であって、
複数のスキャン・チェーンとして機能し得る複数のメモリ要素、及び、
前記複数のスキャン・チェーンの各々がスキャン・モードに置かれるべき対応する特定の期間を示すデジタル・データを受け取るように設計されるテスト・コントローラ、
を含む集積回路であって、
前記テスト・コントローラが、前記デジタル・データが示す前記対応する期間に前記複数のスキャン・チェーンの各々の中のデータをスキャンするためのものであり、前記デジタル・データが、前記特定の期間の各々を独立して示す能力を有し、更に前記デジタル・データが、外部テスターに接続されるピンのセットから受け取られ、前記ピンのセットの数が前記複数のスキャン・チェーンの数より少ない、
集積回路。
【請求項2】
請求項1の集積回路であって、
前記複数のスキャン・チェーンの各々が、複数のパーティションの対応する1つのパーティションに含まれ、
前記複数のパーティションの数が2より大きく、前記テスト・コントローラが、対応するパーティション内のスキャン・チェーンのスキャンデータを互いに独立したそれぞれの期間にスキャンするようになっている、
集積回路。
【請求項3】
請求項2の集積回路であって、前記ピンのセットの数が1に等しい、集積回路。
【請求項4】
請求項1の集積回路であって、
前記テスト・コントローラが、前記複数のスキャン・チェーンの各々に対し遅延レジスタ及びカウント・レジスタを含み、前記遅延レジスタ及び前記カウント・レジスタが、前記ピンのセットを介して対応する値を受け取るためのチェーンとして結合され、
前記カウント・レジスタにロードされる値が、対応するスキャン・チェーンのスキャンの対応する期間の長さを示し、前記遅延レジスタが、前記スキャン期間が開始する開始信号後の遅延を示す、
集積回路。
【請求項5】
請求項4の集積回路であって、
前記テスト・コントローラが複数のステージを更に含み、各ステージが、対応する前記遅延レジスタ及び前記カウント・レジスタにストアされた値を受け取り、かつ、複数のパーティション選択信号のうち対応する1つのパーティション選択信号を生成するためのものであり、
前記パーティション選択信号が、前記対応するスキャン・チェーンのスキャンが実行される特定の期間を示す、
集積回路。
【請求項6】
請求項5の集積回路であって、前記複数のステージの各々が、
前記開始信号を遅延させ、遅延信号を出力として供給するための遅延要素、
前記遅延信号の遷移を受け取るとカウントを開始するためのカウンタ、
前記カウンタの値と、同じステージに対応する前記カウント・レジスタの値を比較するためのコンパレータ、及び、
前記コンパレータ及び前記遅延信号の出力に基づいて前記パーティション選択信号を生成するための一連の組み合わせゲート、
を含む、集積回路。
【請求項7】
請求項6の集積回路であって、
前記テスト・コントローラが、最初のステージを除く前記複数のステージの各々に対しバイパス・レジスタを更に含み、
前記開始信号が、前記最初のステージを除く前記複数のステージの各々に対するローカル開始信号であり、前記開始信号が、前記最初のステージに対し前記外部テスターから受け取ったグローバル開始信号であり、
前記最初のステージを除く前記複数のステージの各々が、対応するバイパス・レジスタから受け取った選択値に応じて前記グローバル開始信号か或いは前のステージからの終了信号のいずれかを前記ローカル開始信号として選択するためのマルチプレクサを含み、
前記終了信号が前記前のステージのスキャン期間の終了を示す、
集積回路。
【請求項8】
請求項5の集積回路であって、前記テスト・コントローラが、
前記複数のステージの各々に対応する第1の論理ゲートであって、前記外部テスターから受け取ったグローバル・マスター・クロックを対応するパーティション選択信号でゲート制御して、対応するスキャン・チェーン内の前記メモリ要素の各々をクロックするパーティション・クロック信号を生成する、前記第1の論理ゲート、及び、
前記複数のステージの各々に対応する第2の論理ゲートであって、前記外部テスターから受け取ったマスター・スキャン・イネーブルを前記対応するパーティション選択信号でゲート制御して、前記対応するスキャン・チェーンに対するパーティション・スキャン・イネーブル信号を生成する、前記第2の論理ゲート、
を更に含む、集積回路。
【請求項9】
請求項8の集積回路であって、
前記対応するパーティション・スキャン・イネーブル信号及び前記パーティション・クロック信号に従って、複数のテスト・ベクトルのうち対応するテスト・ベクトルが、前記複数のスキャン・チェーンのそれぞれのスキャン・チェーンにスキャンインされ、
前記複数のテスト・ベクトルが、前記集積回路内の縮退故障テストを実行するように設計される、
集積回路。
【請求項10】
請求項9の集積回路であって、前記複数のスキャン・チェーンが、第1のスキャン・チェーン及び第2のスキャン・チェーンを含み、
前記第1のスキャン・チェーンが、クロック・サイクルの第1のシーケンスで第1のベクトルの、最終ビットを除く、ビットの第1のシーケンスの各々をスキャンインするためのものであり、
前記第2のスキャン・チェーンが、クロック・サイクルの第2のシーケンスで第2のベクトルのビットの第2のシーケンスの各々をスキャンインするためのものであり、クロック・サイクルの前記第2のシーケンスの少なくとも幾つかが、クロック・サイクルの前記第1のシーケンスの最後の1つの後に続き、更に、
レジスタが、クロック・サイクルの前記第2のシーケンスの最終クロック・サイクルの前に、前記最終ビットをストアし、
前記レジスタにストアされた前記ビットが、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルと共にスキャンインされ、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンの少なくとも一方が、前記最終クロック・サイクルに続いてキャプチャ位相に置かれて遷移故障テストを実行する、
集積回路。
【請求項11】
請求項10の集積回路であって、
第1の経路でのビットの前記第1のシーケンスと、第2の経路での前記レジスタの値との各々を受け取り、かつ、選択値に基づいてこれら2つの入力の一方を選択するためのマルチプレクサを更に含み、
前記テスト・コントローラが、クロック・サイクルの前記第1のシーケンスの各々の間1つの値で、及びクロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルの間別の値で、前記選択値を供給する、
集積回路。
【請求項12】
請求項11の集積回路であって、
第1の経路で第1の周波数でデータ・ユニットのシーケンスを受け取るためのシリアル−パラレル変換器を更に含み、
前記シリアル−パラレル変換器が、データ・ユニットの前記シーケンスに含まれる複数のデータ・ユニットを連結することにより一層大きなデータ・ユニットのシーケンスを形成し、前記シリアル−パラレル変換器が、ラインの第2のセットを含む第2の経路で前記第1の周波数より低い周波数で前記一層大きなデータ・ユニットのシーケンスを供給し、ラインの前記第2のセットの各々が前記低い方の周波数で各スキャンクロック・サイクルに前記一層大きなデータ・ユニットのシーケンスの1つのビットを搬送し、更に、
前記複数のスキャン・チェーン内の各スキャン・チェーンが、ラインの前記第2のセットの対応する1つで、ビットの対応するシーケンスの次に続くビットを受け取り、
前記第1の経路が、前記外部テスターの対応するピンに接続するためのラインの第1のセットを含み、前記第1の経路の多数のラインが前記第2の経路の多数のラインより少なく、
それにより、前記複数のスキャン・チェーン内のスキャン・チェーンの数に比べ、前記外部テスターとインタフェースするピン数が一層少ない状況で前記集積回路が機能する、
集積回路。
【請求項13】
請求項12の集積回路であって、
スキャンアウト周波数で第3の経路で前記複数のスキャン・チェーンから評価出力を受け取るためのパラレル−シリアル変換器を更に含み、前記第3の経路がラインの第3のセットを含み、各ラインが、1つのスキャンアウト・サイクル内の対応するスキャン・チェーンのスキャン出力のビットを送るためのものであり、前記複数のスキャン・チェーン全てから各スキャンアウト・サイクルで受け取ったビットが出力ユニットを形成して、出力ユニットのシーケンスが、次に続くスキャンアウト・サイクルで受け取られるようにし、前記パラレル−シリアル変換器が、各出力ユニットを多数の一層小さなユニットに分割することによって、各出力ユニットを複数の一層小さなユニットとして変換し、
前記一層小さなユニットが前記スキャンアウト周波数より高い周波数で送信され、更に、
一層小さなユニットの各ビットが、ピンの第4のセットの対応する1つで前記外部テスターに送られて、前記外部テスターとインタフェースするために必要とされるピンの数も低減されるようにする、
集積回路。
【請求項14】
集積回路であって、
第1のスキャン・チェーンとして機能し得る第1の複数のメモリ要素、及び第2のスキャン・チェーンとして機能し得る第2の複数のメモリ要素であって、前記第1のスキャン・チェーンが、クロック・サイクルの第1のシーケンスで第1のベクトルの、最終ビットを除く、ビットの第1のシーケンスの各々をスキャンインするためのものであり、前記第2のスキャン・チェーンが、クロック・サイクルの第2のシーケンスで第2のベクトルのビットの第2のシーケンスの各々をスキャンインするためのものであり、クロック・サイクルの前記第2のシーケンスの少なくとも幾つかが、クロック・サイクルの前記第1のシーケンスの最終の1つに続く、前記第1及び第2の複数のメモリ要素、及び、
クロック・サイクルの前記第2のシーケンスの最終クロック・サイクルの前に前記最終ビットをストアするためのレジスタ、
を含み、前記レジスタにストアされたビットが、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルと共にスキャンインされ、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンの少なくとも一方が、前記最終クロック・サイクルに続いてキャプチャ位相に置かれて遷移故障テストを実施する、
集積回路。
【請求項15】
請求項14の集積回路であって、前記第1のスキャン・チェーン及び前記第2のスキャン・チェーンが、独立した期間にスキャンインされる能力を有する、集積回路。
【請求項16】
請求項14の集積回路であって、
第1の経路でのビットの前記第1のシーケンスと、第2の経路での前記レジスタの値との各々を受け取り、これら2つの入力の一方に基づいて選択値を選択するためのマルチプレクサ、及び、
クロック・サイクルの前記第1のシーケンスの各々の間1つの値で、クロック・サイクルの前記第2のシーケンスの前記最終クロック・サイクルの間別の値で、前記選択値を生成するためのテスト・コントローラ、
を更に含む、集積回路。
【請求項17】
集積回路であって、
第1の経路で第1の周波数でデータ・ユニットのシーケンスを受け取るためのシリアル−パラレル変換器であって、前記シリアル−パラレル変換器が、データ・ユニットの前記シーケンスに含まれる複数のデータ・ユニットを連結することにより一層大きなデータ・ユニットのシーケンスを形成し、前記シリアル−パラレル変換器が、ラインの第2のセットを含む第2の経路で前記第1の周波数より低い周波数で前記一層大きなデータ・ユニットのシーケンスを供給し、ラインの前記第2のセットの各々が、前記低い方の周波数で各スキャンクロック・サイクル内の前記一層大きなデータ・ユニットのシーケンスの1つのビットを搬送するための、前記シリアル−パラレル変換器、及び、
複数のスキャン・チェーンとして機能し得る複数のメモリ要素であって、各スキャン・チェーンが、ラインの前記第2のセットの対応する1つでスキャン・チェーンとして、ビットの対応するシーケンスの次に続くビットを受け取るように設計される、前記複数のメモリ要素、
を含み、
前記第1の経路が、テスターの対応するピンを接続するためのラインの第1のセットを含み、前記第1の経路の多数のラインが前記第2の経路の多数のラインより少なく、
それにより、スキャン・チェーンの数に比べ、前記テスターとインタフェースするピン数が一層少ない状況で前記集積回路が機能する、
集積回路。
【請求項18】
請求項17の集積回路であって、前記第1の周波数が前記低い方の周波数の整数倍であり、前記シリアル−パラレル変換器が、
2つの行及び整数個の列の形式で構成される前記整数の2倍のユニットであって、各ユニットがレジスタ及び入力マルチプレクサを含み、前記入力マルチプレクサが、データ・ユニットの前記シーケンスを行方向及びその後列方向にストアするように設計された、前記ユニット、及び、
多数の出力マルチプレクサであって、各々が、1つの列に関連し、前記低い方の周波数のクロック・サイクルの各々の関連する列で前記多数のレジスタのうち1つのレジスタの出力を選択するための、前記多数の出力マルチプレクサ、
を含み、前記多数の出力マルチプレクサの全ての出力が、各低い方の周波数のクロック・サイクルで連結されて、前記一層大きなデータ・ユニットのうちの1つを形成するようになっている、
集積回路。
【請求項19】
請求項17の集積回路であって、
スキャンアウト周波数で第3の経路で前記複数のスキャン・チェーンから評価出力を受け取るためのパラレル−シリアル変換器であって、前記第3の経路がラインの第3のセットを含み、各ラインが、1つのスキャンアウト・サイクルの対応するスキャン・チェーンのスキャン出力のビットを送るためのものであり、前記複数のスキャン・チェーンの全てから各スキャンアウト・サイクルで受け取ったビットが出力ユニットを形成して、出力ユニットのシーケンスが、次に続くスキャンアウト・サイクルで受け取られるようにし、前記パラレル−シリアル変換器が、各出力ユニットを多数の小さなユニットに分割することにより、各出力ユニットを複数の小さなユニットとして変換するためのものである、前記パラレル−シリアル変換器を更に含み、
前記小さなユニットが前記スキャンアウト周波数より高い周波数で送信され、更に、
小さなユニットの各ビットが、ピンの第4のセットの対応する1つで前記テスターへ送られて、前記テスターとインタフェースするために必要とされるピンの数も低減されるようにする、
集積回路。
【請求項20】
請求項19の集積回路であって、前記第1の周波数が前記低い方の周波数の整数倍であり、前記パラレル−シリアル変換器が、前記スキャンアウト周波数で前記評価出力を受け取り、かつ、前記高い方の周波数のクロック・サイクルの各々で受け取った評価出力の整数分の1の部分の、次に続くものを前記小さなユニットとして選択するための、マルチプレクサを含む、集積回路。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11】
【図12】
【図13】
【公表番号】特表2013−508731(P2013−508731A)
【公表日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願番号】特願2012−535422(P2012−535422)
【出願日】平成22年10月22日(2010.10.22)
【国際出願番号】PCT/US2010/053806
【国際公開番号】WO2011/050292
【国際公開日】平成23年4月28日(2011.4.28)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【出願人】(507107291)テキサス インスツルメンツ インコーポレイテッド (50)
【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
【Fターム(参考)】
【公表日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願日】平成22年10月22日(2010.10.22)
【国際出願番号】PCT/US2010/053806
【国際公開番号】WO2011/050292
【国際公開日】平成23年4月28日(2011.4.28)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【出願人】(507107291)テキサス インスツルメンツ インコーポレイテッド (50)
【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
【Fターム(参考)】
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