【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたデュアル・ゲートを形成する方法を提供すること。
【解決手段】 ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたゲートを形成する方法が開示される。本開示は、ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成し、次に、フィンの一方の上のポリシリコン・ゲルマニウム層を除去する方法を提供する。本開示は、さらに、両方のフィンの上に金属層を形成することと、ＦｉｎＦｅｔデバイスをアニールして、ＦｉｎＦｅｔデバイスの各々のフィンの上に完全にシリサイド化されたゲートを形成することとを含む。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】特性のばらつきや劣化を低減できる半導体装置の製造方法を提供する。
【解決手段】オフセットスペーサ用材料として、ＨｆＳｉＯを堆積した後に、表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５を形成する。次に、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことにより、シリコン基板１０およびゲート電極層１４の上面に沿った領域のみにダメージを大きく与える。次に、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域のみが選択的にウェットエッチング除去される。 （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）

【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第１絶縁膜（４２）を形成し、その上に、ソース領域（８）、ドレイン領域（７）、及びそれらの間にチャネル領域（９）を形成する半導体領域（１）を設け、チャネル領域上に第２絶縁膜（２）、その上に電荷保持膜（４）、更にその上にゲート電極（６）を設ける。半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。接続孔は、第１絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ（３７）が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第２絶縁膜に電子が残存する事態を阻止できる。 （もっと読む）

【課題】 本発明は、基板との密着性が高い酸化被膜を形成して、配線材料等の酸化を防止できると共に、導電率が高い配線、電極又は端子電極を備えた液晶表示装置及びその製造方法を提供することにある。
【解決手段】 本発明では、ＴＦＴ型液晶表示装置のＴＦＴ側基板の上に形成されたゲート配線あるいはゲート電極であって、配線あるいは電極は、二つの異なる絶縁層あるいは絶縁物に挟持された構造を有し、これらは銅を主成分とした第一の層と、当該第一の層の外周部を被覆する酸化物からなる第二の層からなり、さらに第二の層の組成式が、ＣｕＸＭｎＹＳｉＺＯ（０＜Ｘ＜Ｙ，０＜Ｚ＜Ｙ）であること、を特徴とする。 （もっと読む）

【課題】金属酸化物半導体電界効果トランジスタのような金属絶縁体デバイスおよび／または金属絶縁体金属キャパシタを提供する。
【解決手段】装置は、
炭化タンタル、炭窒化タンタル、炭化ハフニウム、および炭窒化ハフニウムからなる組から選択される金属化合物を含む電極と、
窒素とシリコンを含む酸化ハフニウムからなるｈｉｇｈ−ｋ誘電体層であって、少なくとも４．０のｋ値を有するｈｉｇｈ−ｋ誘電体層と、
電極とｈｉｇｈ−ｋ誘電体層との間に配置された窒素および／またはシリコンおよび／または炭素のバリア層とを含み、
窒素および／またはシリコンおよび／または炭素のバリア層は、１またはそれ以上の金属酸化物を含み、金属酸化物の金属はランタニド、アルミニウム、およびハフニウムからなる組から選択される。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝内にゲート絶縁膜を介し形成されたゲート電極と、ゲート電極の近傍の半導体基板にゲート絶縁膜を介して配置されたソース領域及びドレイン領域とを具備してなるトレンチゲートトランジスタを備え、ゲート電極が溝の内側から溝の外側まで突出形成され、ゲート電極が溝の内側と外側とで幅方向に位置ずれ部を形成した目ずれ形状に形成されてなり、ゲート電極の目ずれ部分が溝の開口周縁部より上方に配置されてなる。 （もっと読む）

【課題】ＳＯＩ基板を用いて作製した半導体装置において、島状に設けられたシリコン層の端部に起因する不良を防止し、信頼性の向上した半導体装置及びその作製方法を提供する。
【解決手段】支持基板上に絶縁層、島状のシリコン層が順に積層されたＳＯＩ基板と、島状のシリコン層の一表面上及び側面に設けられたゲート絶縁層と、ゲート絶縁層を介して島状のシリコン層上に設けられたゲート電極と、を有する構造とする。このとき、ゲート絶縁層は、島状のシリコン層の一表面上と比較して、島状のシリコン層の側面と接する領域の誘電率を小さくする。 （もっと読む）

【課題】電気抵抗率の低いＣｕを配線材料として使用できるばかりか、ガラス基板への密着性が高く剥離の危険性がないＣｕ合金配線膜と、そのＣｕ合金配線膜を用いて作製されるフラットパネルディスプレイ用ＴＦＴ素子と、そのＣｕ合金配線膜の作製に用いられるＣｕ合金スパッタリングターゲットを提供することを課題とする。
【解決手段】フラットパネルディスプレイ用のＴＦＴ素子１を構成する配線膜２とその膜を作製するためのスパッタリングターゲットであって、Ｃｕを主成分とし、Ｐｔ、Ｉｒ、Ｐｄ、Ｓｍの少なくとも一種を合計０．０１〜０．５原子％含有する。ガラス基板３上に前記配線膜２を積層し、更にその上に絶縁膜４を介して透明導電膜５を積層する。 （もっと読む）

【課題】ゲート電極中のドーパンの相互拡散バリア構造及びその製造方法を提供する。
【解決手段】半導体デバイスにおいてゲートのＮＦＥＴ側からゲートのＰＦＥＴ側への拡散を低減する又は防止さえする構造、同様にその製造方法が開示される。拡散バリアは、ＮＦＥＴとＰＦＥＴとの間のＮ／Ｐ境界のところの共有ゲート中に形成される。拡散バリアは、１又は複数の種類のイオン、例えば、酸素、窒素、フッ素、シリコン、ゲルマニウム、又はキセノン・イオン（しかし、これらに限定されない）でドープされる。本明細書中で開示されるような拡散バリアを使用することによって、ＣＭＯＳ技術半導体デバイス・ノードにおけるＮＦＥＴ側からＰＦＥＴ側への共通ゲートを通してのイオンの拡散は、大いに低減されることができる又は完全に防止することさえもできる。これは、さらにＮＦＥＴ／ＰＦＥＴ対の相対的により高い性能をもたらすことができる。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、第１導電型の半導体基板（ｎ型基板５０）と、前記半導体基板（５０）に形成された第２導電型のベース領域（ｐ型ベース領域５４）と、前記ベース領域（５４）内に形成され、前記基板（５０）の反対面に形成された高濃度第１導電型のソース領域（ｎ型ソース領域５６）と、前記ソース領域（５６）とベース領域（５４）を貫通して形成され、相違する幅と形状に形成される第１トレンチＴ１、第２トレンチＴ２と、を含む。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子を提供すること。
【解決手段】第１導電層（２１１）と、第１導電層（２１１）上に形成され、且つ金属シリサイド膜（２１２Ａ）及び窒素含有の金属膜（２１２Ｂ）の順に積層された第１拡散防止膜と、該第１拡散防止膜上の少なくとも窒素含有の金属シリサイド膜（２１２Ｄ）を含む第２拡散防止膜と、該第２拡散防止膜上の第２導電層（２１３）とを備える。 （もっと読む）

【課題】ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造及びゲート構造を有する半導体素子、並びにそれらの製造方法を提供すること。
【解決手段】本発明の半導体素子は、上面及び下面を有する基板２１と、基板２１の上面近くに形成され、ゲート絶縁膜２２、ゲート絶縁膜２２上に形成された第１電極２３、第１電極２３上に形成された中間構造物２４、及び中間構造物２４上に形成された第２電極２５を含むゲート構造とを備え、中間構造物２４が、チタン（Ｔｉ）を含む第１Ｔｉ膜１０１と、タングステン及びシリコンを含み、第１Ｔｉ膜上に形成された第２Ｗ膜２４Ｄとを備えることを特徴とする。 （もっと読む）

半導体素子（１０）を形成する方法は、ゲート誘電体（１４）を基板（１２）の上に形成する工程と、金属電極（１６）をゲート誘電体（１４）の上に形成する工程と、ポリシリコンまたは金属を含む第１犠牲層（１８）を金属電極の上に形成する工程と、第１犠牲層（１７）を除去する工程と、そしてゲート電極コンタクト（４４）を金属電極（１６）の上に位置し、かつ金属電極（１６）に接続されるように形成する工程と、を含む。
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半導体装置は、第１の導電型の半導体層と、その上に形成された第２の導電型の半導体層とを含む。該半導体装置はまた、第２の導電型の半導体層内に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する１対のトレンチとを含む。１対のトレンチのそれぞれは、基本的にその中に配置された誘電体材料から成り、第２の導電型の半導体層内に存在する不純物のドープ濃度、および１対のトレンチ間の距離は、半導体装置の電気的特性を画定する。該半導体装置は、第２の導電型の半導体層に結合された制御ゲートと、第２の導電型の半導体層に結合されたソース領域とをさらに含む。
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【課題】オートアライメントコンタクトを利用したコンタクト形成の際、高い縦横比によるエッチングターゲットの増加を防止でき、オートアライメントコンタクトエッチングに用いるハードマスクによる段差を克服し、後続のパターニングを容易に行い、かつ、処理を単純化させることができる半導体素子の製造方法を提供すること。
【解決手段】パターン２２〜２４が形成された半導体基板２１上にエッチングバリア膜２５を形成するステップ、エッチングバリア膜上に層間絶縁膜２６Ｂを形成するステップ、層間絶縁膜を平坦化するステップ、層間絶縁膜をリセスさせるステップ、層間絶縁膜上にハードマスクパターン２００Ｂを形成するステップ、層間絶縁膜をエッチングしてコンタクトホール２０１を形成するステップ、コンタクトホールの底のエッチングバリア膜をエッチングするステップ、及び、コンタクトホール内にプラグコンタクトを形成するステップを含む。 （もっと読む）

【課題】製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられた電荷蓄積層２０と、電荷蓄積層２０に電荷をプログラムする際に用いられるゲート電極２２と、ゲート電極２２と接続するヒューズ５６と、を有し、ヒューズ５６は、ゲート電極２２に電圧が印加される際は電気的に切断されている半導体装置およびその製造方法である。 （もっと読む）