【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】被覆率としては従来と変わることなく、かつシリコン酸化膜との間で選択比の取れるシリコン窒化膜を有する半導体装置の製造方法を提供することにある。
【解決手段】半導体基板の主表面上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記半導体基板の主表面に達するコンタクトホールを形成する工程と、前記側壁にシリコン窒化膜が形成されたコンタクトホール内にＴｉ層およびＴｉＮ層を有するバリアメタル層を形成する工程と、前記バリアメタル層が形成されたコンタクトホール内に導電層を形成する工程と、Ｓｉ_ｎＣｌ_２ｎ＋２とＮＨ_３との混合ガス、またはＳｉ_ｎＣｌ_{２ｎ−２−ｘ}とＮＨ_３との混合ガスを用い（ｎは２以上の自然数、ｘは２ｎ＋２以下の自然数）、７００℃以下の成膜温度で、前記コンタクトホール内の導電層上に塩素を含有するシリコン窒化膜を形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲートパターン密度の偏りを小さくし、ダミーゲートの上面を露出させるＣＭＰ工程において、ディッシングが発生しないようにする。
【解決手段】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲート形成位置以外の位置１４に、ダミーゲート１２ａを追加して配置することにより、ゲートパターン密度の偏りを小さくする。あるいはダミーゲート１２ａの代わりにインターフェーストランジスタ、あるいはアナログ回路用容量の電極を配置することにより、ゲートパターン密度の偏りを小さくする。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】金属とシリコンおよび／またはゲルマニウムを必須として含む金属半導体化合物をゲート電極とする金属絶縁膜半導体電界効果トランジスタを利用した半導体装置において、ゲート絶縁膜やチャネル等によらずに複数の閾値電圧を設定する。
【解決手段】半導体装置が、ＭＡ_ｘで表される組成を有する第１のゲート電極を含む第１のトランジスタと、ＭＡ_ｙで表される組成を有する第２のゲート電極を含む第２のトランジスタを少なくとも含むＭＩＳ電界効果トランジスタを含む（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、および０＜ｙ≦３であり、ｘとｙは異なる）。 （もっと読む）

【課題】フルシリサイドゲート電極を有し、電気特性に優れたＣＭＯＳデバイスを容易に製造することが可能な半導体装置の製造方法を得る。
【解決手段】半導体基板における第１の導電型の領域上の高誘電率ゲート絶縁膜上に第１のポリシリコンゲート電極を、第２の導電型の領域上の高誘電率ゲート絶縁膜上に第２のポリシリコンゲート電極を形成する工程と、シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を第２のポリシリコンゲート電極には注入せずに第１のポリシリコンゲート電極に注入する工程と、シリサイド化反応抑制金属の元素の注入後に、シリサイド化する金属の膜を少なくとも第１および第２のポリシリコンゲート電極上に形成する工程と、金属の膜を形成した半導体基板を熱処理して第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする熱処理工程と、を含む。 （もっと読む）

【課題】研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【解決手段】半導体装置は、半導体基板１００と、素子分離絶縁膜１０１と、第１および第２電極１０７ａ，１０７ｂと、ゲート絶縁膜パターン１０４と、側壁絶縁膜１０８とを備えている。素子分離絶縁膜１０１は半導体基板１００の上に設けられており、第１および第２電極１０７ａ，１０７ｂはゲート絶縁膜パターン１０４を挟むようにして素子分離絶縁膜１０１の上に設けられている。側壁絶縁膜１０８は、第１および第２電極１０７ａ，１０７ｂの側面のうちゲート絶縁膜パターン１０４に接している部分以外の部分に設けられている。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】安定した特性が得られる半導体装置及びその製造方法を提供する。
【解決手段】シリコン酸化膜と、前記シリコン酸化膜の上に設けられ、前記シリコン酸化膜よりも誘電率が高い金属シリケート絶縁膜と、前記金属シリケート絶縁膜の上に設けられたゲート電極と、を備え、前記金属シリケート絶縁膜における、前記ゲート電極と接する側の金属元素の組成比率が、前記シリコン酸化膜と接する側の金属元素の組成比率よりも低い。 （もっと読む）

【課題】オン抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】基板１の表面の全面には、エピタキシャル結晶成長層２が配置されている。エピタキシャル結晶成長層２内においては、表面付近の一部の領域に第２導電型領域３が配置されている。第２導電型領域３内においては、表面付近の一部の領域に第１導電型領域４が配置されている。エピタキシャル結晶成長層２において、ゲート電極７が配置されている領域の一部は、表面にバンチングステップが形成されない平滑な第１領域となっており、ゲート電極７が配置されていない領域の全部は、表面にバンチングステップが形成された第２領域となっている。 （もっと読む）

【課題】シリコンゲート電極のシリサイド化に際し、電極の体積膨張に起因するゲートの側壁絶縁膜の破壊を防止する。
【解決手段】電極シリコン層のパターニング、ゲート電極のための第１及び第２側壁絶縁膜２１０、２２０の形成、及び、電極シリコン層及び側壁絶縁膜２１０、２２０と自己整合的なソース・ドレイン拡散領域１０３へのイオン注入を行った後に、電極シリコン層に接する第１の側壁絶縁膜２１０を、底部付近の一部を残してエッチング除去して、電極シリコン層の側面に空隙２１１を形成する。その後、金属層を堆積し、電極シリコン層のシリサイド化を行って、電極シリサイド層１２１を形成する。 （もっと読む）

【課題】半導体基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置を提供する。
【解決手段】半導体基板３上にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇において半導体基板３の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層（応力印加層）９とを備えた半導体装置１において、半導体層９は、半導体基板３とは格子定数の異なる層であり、ゲート絶縁膜５およびゲート電極７は、半導体層９間において半導体基板３の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板３の表面に対するゲート絶縁膜５の深さ位置ｄ２は、半導体層９の深さ位置ｄ１よりも浅いこととする。 （もっと読む）

【課題】特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分ける。
【解決手段】素子分離２及びウェル３，４が形成されたシリコン基板１表面にゲート酸化膜５を形成し、ゲート酸化膜５上にゲート電極７を形成する。ゲート電極７を挟むシリコン基板１上層に、エクステンション用の浅い拡散層８を形成する。ＮＭＯＳ領域を覆うように反射膜２８を形成した後、光源から可視光を照射することにより、ＰＭＯＳ領域にソース／ドレイン領域１０ａを形成する。反射膜２８を除去した後、光源から可視光を再度照射することにより、ソース／ドレイン領域１０ａとは異なる品質のソース／ドレイン領域がＮＭＯＳ領域に形成される。 （もっと読む）

【課題】簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板10の主表面にライン状の絶縁膜を形成し、絶縁膜をマスクに基板をエッチングして絶縁膜の両側に第１の溝を形成し、第１の溝それぞれの側壁に側壁絶縁膜を形成し、絶縁膜及び側壁絶縁膜をマスクに基板をエッチングして第１の溝の底部それぞれに第２の溝を形成し、絶縁膜及び側壁絶縁膜を耐酸化性マスクとして基板を酸化して第２の溝の基板を挟んで隣接する側壁それぞれに形成される酸化領域16を互いに接触させ、絶縁膜及び側壁絶縁膜を除去し、除去によって露出した基板の半導体領域18の表面にゲート絶縁膜21を、その上にゲート電極24を形成し、半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程を含む。 （もっと読む）

【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】特性のばらつきや劣化を低減できる半導体装置の製造方法を提供する。
【解決手段】オフセットスペーサ用材料として、ＨｆＳｉＯを堆積した後に、表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５を形成する。次に、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことにより、シリコン基板１０およびゲート電極層１４の上面に沿った領域のみにダメージを大きく与える。次に、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域のみが選択的にウェットエッチング除去される。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）