【課題】製造安定性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１３上にゲート絶縁膜２１を設ける工程、ゲート絶縁膜２１のｎＭＯＳトランジスタ形成領域を除いた領域にＴａ等を主成分とする第一の金属膜２２を形成する工程、ゲート絶縁膜２１、第一の金属膜２２を覆うようにポリシリコン膜を形成する工程、ゲート絶縁膜２１、ポリシリコン膜をエッチングにより選択的に除去し第一のダミーゲート電極を形成し、ゲート絶縁膜２１、第一の金属膜２２、ポリシリコン膜を選択的に除去し第二のダミーゲート電極を形成する。各ダミーゲート電極を、側壁絶縁膜で埋め込み、各ダミーゲートの上部のポリシリコン膜を除去し、絶縁層に凹部を形成した後、凹部内に第二の金属膜を積層し、ＣＭＯＳのゲート電極とする。 （もっと読む）

【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】
歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑える。
【解決手段】
半導体装置は、第１の格子定数を有する第１の半導体で形成された半導体基板に形成され、活性領域を画定する素子分離領域と、活性領域の中間位置を横断して、半導体基板上方にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、ゲート電極構造両側の活性領域と素子分離領域との界面が半導体基板の表面に表出した境界の一部を覆って半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されたリセスと、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、を有する。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。
【解決手段】半導体基板１１に素子形成領域１２を挟み、半導体基板１１に埋め込まれるように素子分離領域１３を形成する工程と、素子形成領域１２上にそれを横切るようにダミーゲート５２を形成する工程と、ダミーゲート５２の両側の素子形成領域１２にソース・ドレイン領域の接合位置が素子分離領域１３の表面より深い位置にしてソース・ドレイン領域２７、２８を形成する工程と、半導体基板１１上にダミーゲート５２の表面を露出させて第１層間絶縁膜４２を形成する工程と、ダミーゲート５２を除去して溝２９を形成する工程と、溝２９内の素子分離領域１３の上部を除去する工程と、溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を形成する工程とを備えている。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、ｈｉｇｈ−ｋ膜２および第１のゲート電極膜３が積層したゲートパターンが形成されるとともに、ゲートパターンをマスクとして、第１導電型および第２導電型のソース・ドレイン領域１２を形成する。次に、ゲートパターンの周囲を含む全面に層間絶縁膜１４を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域８の第１のゲート電極膜を除去して溝部２０ａを形成する。次に、溝部２０ａの底面および側面を含む全面に積層するようにキャップ層１５を形成する。次に、溝部２０ａを埋め込むように第２のゲート電極膜１６を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域９の第１のゲート電極膜３の表面が露出するように除去しキャップ層１５を拡散する。 （もっと読む）

【課題】本発明は、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ基板１上にゲート絶縁膜３およびＳｉＮ４を積層して仮ゲートパターンを形成し、Ｓｉ基板１に一部が埋め込まれたソース５およびドレイン５を仮ゲートパターンを挟んで離間して形成し、ソース５、ドレイン５、およびＳｉＮ４上にＳｉＯ₂４を形成し、ＳｉＯ₂４を平坦化しＳｉＮ４を除去して形成されたゲート開口部の側面にＳｉＮ８を形成し、ゲート開口部にゲート電極材料９を埋め込むことを特徴とする。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００においては、シリコン基板１０１にメモリ領域とロジック領域が混載されている。メモリ領域においてシリコン基板１０１に溝部１１１が設けられ、メモリ領域にメモリセルトランジスタ１２０が設けられるとともにロジック領域にロジックトランジスタ１３０が設けられる。メモリセルトランジスタ１２０は金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられる。ロジックトランジスタ１３０は第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】ソース抵抗をさらに低減する疑似ＳＯＩ構造の半導体装置の提供。
【解決手段】第１および第２のゲート側壁絶縁膜２３ＷＡ〜２３ＷＤをマスクに、前記側壁絶縁膜のそれぞれ外側に、第１および第２の凹部２１ＴＡ〜２１ＴＤを形成する工程と、前記側壁絶縁膜のそれぞれ外側に、第１および第２のダミー側壁膜を形成する工程と、前記ダミー側壁膜２３ＤＡ〜２３ＤＤをマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、それぞれ第１および第２のシリコン酸化膜を形成する工程と、前記凹部に第１および第２のシリコン膜を充填する工程と、前記シリコン膜上に金属膜を堆積し、熱処理することにより、シリサイド領域が側壁絶縁膜の外端を超えて、前記ゲート電極２３Ａ，２３Ｂ直下の領域近傍にまで到達するようにシリサイド領域を形成する工程と、を含む。 （もっと読む）

【課題】画素アレイ部のトランジスタの領域にシリサイドを形成しない場合においてゲート電極の抵抗を低減する。
【解決手段】周辺回路部１１を構成するトランジスタの領域にはシリサイド層１４０を形成する。画素アレイ部１０のフォトダイオードおよびトランジスタの領域にはシリサイド層１４０を形成しないが、トランジスタのゲート電極１２２_10 は金属材で形成する。その製法としては、画素アレイ部１０および周辺回路部１１にフォトダイオードやトランジスタを形成した後、画素アレイ部のトランジスタの領域にはシリサイドが形成されないように窒化シリコンなどで覆って、周辺回路部１１を構成するトランジスタの領域にシリサイド層１４０を形成する。その後、画素アレイ部１０のトランジスタのゲート電極１２２_10 部分に存在していた電極材を金属材に置換する。 （もっと読む）

【課題】ＭＩＳ型半導体装置やＭＳ型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置を提供する。
【解決手段】導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、を備え、前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置を提供する。 （もっと読む）

【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ_３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ_２を形成する。 （もっと読む）

【課題】ダミーゲートパターンを用いてゲートパターンの寸法精度の向上を図り、かつ回路動作の高速化が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上に形成された拡散層１０と、拡散層１０の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターン１１と、拡散層１０の上部においてゲートパターン１１と一定の間隔で隣接して配置されゲート電極として機能しないダミーゲートパターン１３とを備え、ゲートパターンの疎密の程度が均一に保たれる。ダミーゲートパターン１３は、拡散層１０の上部におけるゲート幅方向の所定位置で切断され、切断部１３ａの直下で抵抗を低減して高速なＭＯＳトランジスタの動作を実現する。 （もっと読む）