半導体装置の製造方法および半導体装置
【課題】製造安定性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１３上にゲート絶縁膜２１を設ける工程、ゲート絶縁膜２１のｎＭＯＳトランジスタ形成領域を除いた領域にＴａ等を主成分とする第一の金属膜２２を形成する工程、ゲート絶縁膜２１、第一の金属膜２２を覆うようにポリシリコン膜を形成する工程、ゲート絶縁膜２１、ポリシリコン膜をエッチングにより選択的に除去し第一のダミーゲート電極を形成し、ゲート絶縁膜２１、第一の金属膜２２、ポリシリコン膜を選択的に除去し第二のダミーゲート電極を形成する。各ダミーゲート電極を、側壁絶縁膜で埋め込み、各ダミーゲートの上部のポリシリコン膜を除去し、絶縁層に凹部を形成した後、凹部内に第二の金属膜を積層し、ＣＭＯＳのゲート電極とする。
【解決手段】半導体装置の製造方法は、半導体基板１３上にゲート絶縁膜２１を設ける工程、ゲート絶縁膜２１のｎＭＯＳトランジスタ形成領域を除いた領域にＴａ等を主成分とする第一の金属膜２２を形成する工程、ゲート絶縁膜２１、第一の金属膜２２を覆うようにポリシリコン膜を形成する工程、ゲート絶縁膜２１、ポリシリコン膜をエッチングにより選択的に除去し第一のダミーゲート電極を形成し、ゲート絶縁膜２１、第一の金属膜２２、ポリシリコン膜を選択的に除去し第二のダミーゲート電極を形成する。各ダミーゲート電極を、側壁絶縁膜で埋め込み、各ダミーゲートの上部のポリシリコン膜を除去し、絶縁層に凹部を形成した後、凹部内に第二の金属膜を積層し、ＣＭＯＳのゲート電極とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、同一半導体基板上にｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとが設けられた半導体装置が使用されている。
このような半導体装置では、閾電圧値をそれぞれのＭＯＳＦＥＴにあわせて設定し、各ＭＯＳＦＥＴに適した値にする必要がある。
そこで、各ＭＯＳＦＥＴのゲート電極において、各ＭＯＳＦＥＴのゲート電極に適した仕事関数を有する金属材料を選択する方法が提案されている（特許文献１〜３、非特許文献１参照）。
【０００３】
たとえば、特許文献１では、図７（Ａ）に示すように、基板８００上に形成された絶縁層８０１の溝の内面を覆うように、ＨｆＳｉＯＮ膜等のゲート絶縁膜８０２を形成する。その後、ゲート絶縁膜８０２上にＴａ，Ｈｆ，Ｔｉ等の第一ゲート電極材料層８０３を形成する。次に、マスク層８０４を形成し、図７（Ｂ）、（Ｃ）に示すように、ｎ型ＭＯＳトランジスタのゲートが形成される溝内の第一ゲート電極材料層８０３を除去する。
その後、図７（Ｄ）に示すように、マスク層８０４を除去して、図７（Ｅ）に示すように、第二ゲート電極材料層８０５を形成する。この第二ゲート電極材料層８０５は、ｎ型ＭＯＳトランジスタのゲート電極材料として使用される金属材料であり、Ｔｉ，Ｈｆ，Ｔａ，Ｗ，Ｒｕである。
その後、図８（Ａ）に示すように、第二ゲート電極材料層８０５を選択的に除去し、溝内にのみ残す。
さらに、図８（Ｂ）に示すように、各溝内に電極金属８０６を充填する。
【０００４】
また、非特許文献１には、基板側からＨｆＯＮ膜、ＴａＮ膜、ＡｌＯｘ膜、キャップメタル層、ポリシリコンが順に積層されたｐＭＯＳ側ゲート電極と、基板側からＨｆＯＮ膜、ＴａＮ膜、ポリシリコンが順に積層されたｎＭＯＳ側ゲート電極とを備える半導体装置が開示されている。
この半導体装置は、半導体基板上に、ＨｆＯＮ膜、ＴａＮ膜、ＡｌＯｘ膜、キャップメタル層をシート状に積層した後、ｎ側ゲート電極部分の、ＡｌＯｘ膜、キャップメタル層をエッチングにより除去する。次に、ポリシリコンを積層し、各ゲート電極形状となるように、これらの積層体をエッチングにより、選択的に除去する。
【０００５】
【特許文献１】特開２００６−３５１５８０号公報
【特許文献２】特開２００６−３５１９７８号公報
【特許文献３】特開２００６−２６１１９０号公報
【非特許文献１】2007 Symposium on VLSI Technology Digest of Technical Papers 第１９６頁〜１９７頁 Integration Friendly Dual Metal Gate Technoligy Using Dual Thickness Metal inserted Poly-Si Stacks(DT-MIPS)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された製造方法では、溝内にＨｆＳｉＯＮ膜等のゲート絶縁膜８０２を形成している。溝内にゲート絶縁膜８０２を形成する際には、ＣＶＤ装置を用いて行うが、ゲート絶縁膜８０２の厚みが、ＣＶＤ装置の埋め込み特性に応じて変動してしまう。従って、ＣＶＤ装置の埋め込み特性に依存して、トランジスタの閾値が変動してしまうという問題がある。
そのため、トランジスタの閾値が所定の値に設定できず、半導体装置の製造安定性に劣るという課題がある。
一方、非特許文献１に記載された製造方法において、ポリシリコンを使用せず、ポリシリコンにかえて、ｎ型ＭＯＳＦＥＴのゲート電極に適した金属膜、たとえば、Ｒｕ膜等の金属膜とした場合には、エッチングすることが困難となる場合がある。
また、ｐ型ＭＯＳＦＥＴのゲート電極の金属膜厚と、ｎ型ＭＯＳＦＥＴのゲート電極の金属膜厚とが異なることとなるため、ｐ型ＭＯＳＦＥＴと、ｎ型ＭＯＳＦＥＴとでエッチング量が異なり、基板へのダメージ量が異なる場合がある。
【課題を解決するための手段】
【０００７】
本発明によれば、第一のＭＯＳトランジスタと、この第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置の製造方法であって、前記半導体基板の第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域上にゲート絶縁膜を設ける工程と、前記ゲート絶縁膜上であって、前記第一のＭＯＳトランジスタ形成領域を除き、第二のＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜を形成する工程と、前記ゲート絶縁膜、前記第一の金属膜を覆うようにポリシリコン膜を形成する工程と、前記ゲート絶縁膜および前記ポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、前記ゲート絶縁膜、前記第一の金属膜および前記ポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成する工程と、前記第一のダミーゲート電極および前記第二のダミーゲート電極を絶縁層により、埋め込んだ後、前記各ダミーゲート電極の前記ポリシリコン膜を前記絶縁層表面に露出させる工程と、前記第一のダミーゲート電極のポリシリコン膜、および前記第二のダミーゲート電極のポリシリコン膜を除去して、前記絶縁層に凹部を形成する工程と、前記凹部内および前記絶縁層上に第二の金属膜を設ける工程と、前記絶縁層上の前記第二の金属膜を研磨により選択的に除去する工程とを備える半導体装置の製造方法が提供される。
【０００８】
この発明によれば、ゲート絶縁膜を半導体基板上に形成した後、ゲート絶縁膜をエッチングにより選択的に除去している。本発明では、従来のように、絶縁層に溝を形成した後、溝内をうめこむようにしてゲート絶縁膜を形成していない。
従って、本発明では、従来のようにＣＶＤ装置の埋め込み特性に応じてゲート絶縁膜の厚みが変動してしまうことを防止できる。
【０００９】
さらには、本発明では、ゲート絶縁膜およびポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、ゲート絶縁膜、第一の金属膜およびポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成している。
第一の金属膜は、ＴｉあるいはＴａを主成分として含んで構成されているため、たとえば、エッチングにより容易に除去することができる。従って、第二のダミーゲート電極、さらには、第二のＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
【００１０】
また、本発明では、第一のダミーゲート電極のポリシリコン膜、および第二のダミーゲート電極のポリシリコン膜を除去して、絶縁層に凹部を形成し、さらに、前記絶縁層および、前記凹部を覆うように第二の金属膜を設け、絶縁層上の前記第二の金属膜を研磨により除去している。
そのため、第二の金属膜がエッチングにより除去することが困難であったとしても、本発明では、第二の金属膜を研磨により除去しているため、第二の金属膜を容易に選択的に除去することができる。
このように本発明では、エッチングに適した第一の金属膜はエッチングにより除去し、第二の金属膜は研磨により除去しており、各金属膜の特性に応じた加工方法を選択しているため、第一のＭＯＳトランジスタ用ゲート電極、第二のＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
以上より、本発明によれば、製造安定性に優れた半導体装置を製造することができる。
【００１１】
また、以上のような製造方法により、以下のような半導体装置を得ることができる。
本発明の半導体装置は、第一のＭＯＳトランジスタと、前記第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置であって、前記半導体基板上には、絶縁層が設けられ、前記第一のＭＯＳトランジスタは、前記絶縁層内に形成された第一のゲート電極を有し、前記第一のゲート電極は、略平板状のゲート絶縁膜と、前記ゲート絶縁膜の略全面を被覆する被覆部およびこの被覆部の周縁から立設された周壁部を有する金属膜とを有し、前記第二のＭＯＳトランジスタは、前記絶縁層内に形成された第二のゲート電極を有し、第二のゲート電極は、略平板状のゲート絶縁膜と、このゲート絶縁膜上に配置され、前記ゲート絶縁膜の略全面を覆う略平板状のＴｉあるいはＴａを主成分として含む金属膜と、前記ＴｉあるいはＴａを主成分として含む金属膜の略全面を覆う被覆部およびこの被覆部の周縁に立設された周壁部を有する金属膜とを有し、前記第一のゲート電極の前記金属膜の前記周壁部の上端部と、前記第二のゲート電極の前記金属膜の前記周壁部の上端部とは前記絶縁層の表面と略同一平面上にあり、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜と、前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜とは同じ材料で構成されている半導体装置が提供される。
【００１２】
このような半導体装置は、上述した製造方法により製造することができるので、製造安定性に優れたものとなる。
【発明の効果】
【００１３】
本発明によれば、製造安定性に優れた半導体装置および半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
以下、本発明の実施形態を図面に基づいて説明する。
まず、図１を参照して本実施形態の半導体装置１の概要について説明する。
半導体装置１は、ｐ型ＭＯＳトランジスタ（第二のＭＯＳトランジスタ）１１と、ｎ型ＭＯＳトランジスタ（第一のＭＯＳトランジスタ）１２とが同一半導体基板１３に形成されたいわゆるＣＭＯＳ装置である。
半導体基板１３上には、絶縁層１４が設けられている。
ｎ型ＭＯＳトランジスタ１２は、絶縁層１４内に形成された第一のゲート電極１２１を有する。この第一のゲート電極１２１は、略平板状のゲート絶縁膜１２２と、ゲート絶縁膜１２２の略全面を被覆する被覆部１２３Ａおよびこの被覆部１２３Ａの周縁から立設された周壁部１２３Ｂを有し、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む金属膜１２３とを備える。
ｐ型ＭＯＳトランジスタ１１は、絶縁層１４内に形成された第二のゲート電極１１１を有する。
第二のゲート電極１１１は、略平板状のゲート絶縁膜１１２と、このゲート絶縁膜１１２上に配置され、前記ゲート絶縁膜１１２の略全面を覆う略平板状のＴｉあるいはＴａを含む金属膜１１３と、金属膜１１３の略全面を覆う被覆部１１４Ａおよびこの被覆部１１４Ａの周縁に立設された周壁部１１４Ｂを有する周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む金属膜１１４とを備える。
第一のゲート電極１２１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜１２３の周壁部１２３Ｂの上端部と、第二のゲート電極１１１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜１１４の周壁部１１４Ｂの上端部とは絶縁層１４の表面と略同一平面上にある。
また、第一のゲート電極１２１の金属膜１２３と、第二のゲート電極１１１の金属膜１１４とは同じ材料で構成されている。
【００１５】
次に、半導体装置１の概要について詳細に説明する。
半導体基板１３は、たとえば、シリコン基板である。
この半導体基板１３上には、ｐ型ＭＯＳトランジスタ１１と、ｎ型ＭＯＳトランジスタ１２とが設けられている。
【００１６】
ｎ型ＭＯＳトランジスタ１２は、半導体基板１３の表面層に形成されたソース領域１２０Ａ，ドレイン領域１２０Ｂ、第一のゲート電極１２１を有している。
ソース領域１２０Ａおよびドレイン領域１２０Ｂは、第一のゲート電極１２１の直下の領域を挟んで対向配置されている。
ソース領域１２０Ａ，ドレイン領域１２０Ｂ上部には、各領域の低抵抗化をはかるために、それぞれＮｉＳｉ層１２７が形成されている。
【００１７】
第一のゲート電極１２１は、絶縁層１４内に設けられており、周囲がサイドウォール１５により囲まれている。
ここで、絶縁層１４は、図示しないが、たとえば、ＳｉＯＮ膜と、ＳｉＯＮ膜上に設けられたＳｉＯ２膜とを有する積層体である。
【００１８】
第一のゲート電極１２１は、ゲート絶縁膜１２２と、金属膜１２３と、金属膜１２６とを有する。
ゲート絶縁膜１２２は、略平板状であり、半導体基板１３表面を覆う平板状のＳｉＯ２膜１２２Ａと、このＳｉＯ２膜１２２Ａ上に設けられた高誘電率膜１２２Ｂとを備える。
高誘電率膜１２２Ｂは、シリコン酸化膜よりも誘電率が高く、誘電率が１０以上のいわゆるＨｉｇｈ−ｋ膜である。高誘電率膜１２２Ｂとしては、ＨｆＯＮ膜が好ましい。
この高誘電率膜１２２Ｂも略平板状であり、半導体基板１３表面にそって配置されている。
ここで、略平板状とは、半導体基板表面を覆う部分の周縁部から、サイドウォール１５内面に沿って膜が立設されていないことをいう。
【００１９】
金属膜１２３は、ｎ型のＭＯＳＦＥＴの閾値を調整するための金属膜であり、たとえば、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む。なかでも、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ、Ｗや、Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を含むことが好ましい。
周期表第６〜８族の金属あるいは、周期表第２〜４族の金属、なかでも、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ，Ｗや、Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を選択することでバンドエッジにＶｔをシフトさせるという効果がある。さらには、Ｌａを含むものであることが好ましい。Ｌａを選択することでＣＶＤ法により、金属膜１２３を形成することができ、膜厚制御しやすいという効果がある。
この金属膜１２３は、ゲート絶縁膜１２２上に設けられ、ゲート絶縁膜１２２の略全面を被覆する被覆部１２３Ａと、周壁部１２３Ｂとを有する。換言すると、金属膜１２３は、断面略Ｕ字型となっている。
周壁部１２３Ｂの上端部（被覆部１２３Ａと反対側の端部）と絶縁層１４の表面とは同一水準にあり、つらいちとなっている。
この金属膜１２３と、サイドウォール１５との間、金属膜１２３とゲート絶縁膜１２２との間には、金属膜１２３のサイドウォール１５への密着性を向上させるための金属膜（図示略）、たとえば、ＴａＮ膜が設けられている。このＴａＮ膜の厚みはたとえば、１０ｎｍであり非常に薄い膜となっている。このＴａＮ膜中には、金属膜１２３を構成する周期表第６〜８族の金属、周期表２〜４族の金属が拡散する。
なお、ＴａＮ膜にかえてＴｉＮ、ＷＮ膜等の金属窒化物を使用してもよい。
このＴａＮ膜も金属膜１２３と同様、断面略Ｕ字型である。
【００２０】
さらに、金属膜１２３上には、金属膜１２６が設けられる。この金属膜１２６は、金属膜１２３の内側の凹部分を埋め込むものである。たとえば、金属膜１２６は、Ｗを主成分として含むものであり、断面略矩形形状である。
なお、金属膜１２６としては、Ａｌや、Ｃｕを主成分とするものであってもよい。Ａｌを用いることで、トランジスタの駆動能力の劣化を抑制することができる。
【００２１】
ｐ型ＭＯＳトランジスタ１１は、半導体基板１３に形成されたソース領域１１０Ａ、ドレイン領域１１０Ｂと、第二のゲート電極１１１とを有している。
ソース領域１１０Ａおよびドレイン領域１１０Ｂは、第二のゲート電極１１１の直下の領域を挟んで対向配置されている。
ソース領域１１０Ａ，ドレイン領域１１０Ｂ上部には、各領域の低抵抗化をはかるために、それぞれＮｉＳｉ層１１７が形成されている。
【００２２】
第二のゲート電極１１１は、絶縁層１４内に設けられている。また、第二のゲート電極１１１の周囲はサイドウォール１５により囲まれている。
第二のゲート電極１１１は、ゲート絶縁膜１１２と、金属膜１１３と、金属膜１１４と、金属膜１１６とが積層されたものである。
ゲート絶縁膜１１２は、略平板状であり、厚みが略均一であり平坦に形成される。このゲート絶縁膜１１２は、半導体基板１３表面を覆う略平板状のＳｉＯ２膜１１２Ａと、このＳｉＯ２膜１１２Ａ上に設けられた高誘電率膜１１２Ｂとを備える。
高誘電率膜１１２Ｂは、誘電率がシリコン酸化膜よりもたかく、誘電率が１０以上のいわゆるＨｉｇｈ−ｋ膜であり、たとえば、ＨｆＯＮ膜である。
この高誘電率膜１１２Ｂも略平板状である。
また、ゲート絶縁膜１１２は、ゲート絶縁膜１２２と同じ材料で構成される。
【００２３】
金属膜１１３は、ｐ型のＭＯＳＦＴのゲート電極の仕事関数を調整するための金属膜であり、ＴｉあるいはＴａを主成分として含む膜である。なかでも、金属膜１１３は、Ｔｉを含む膜であることが好ましい。Ｔｉを選択することで、確実にエッチングできるという効果がある。また、従来から配線にＴｉが使用されることが多いので、配線工程に使用している装置を使用できるという利点がある。
さらには、金属膜１１３は、ＴｉＮ膜であることが特に好ましい。また、Ａｌが添加されたＴｉＮ膜であることがさらに、好ましい。Ａｌが添加されたＴｉＮ膜を使用することで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｐ型ＭＯＳトランジスタ１１の閾値を最適な値に設定することができる。
この金属膜１１３は、ゲート絶縁膜１１２を略完全に覆うように設けられており、この金属膜１１３も略平板状に形成されている。
【００２４】
金属膜１１４は、金属膜１１３表面略全面を覆う被覆部１１４Ａと、この被覆部１１４Ａの周縁部に立設された周壁部１１４Ｂとを有する。換言すると、金属膜１１４は、断面略Ｕ字型となっている。
周壁部１１４Ｂの上端部（被覆部１１４Ａと反対側の端部）と、絶縁層１４表面とは同一水準にあり、つらいちとなっている。
この金属膜１１４は、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む。たとえば、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ、Ｗや，Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を含むことが好ましい。なかでも、Ｌａを含むものである好ましい。
この金属膜１１４と、金属膜１２３とは同じ材料で構成される。
この金属膜１１４と、サイドウォール１５との間、金属膜１１４と金属膜１１３との間には、金属膜１１４のサイドウォール１５への密着性を向上させるための金属膜（図示略、ＴａＮ膜）が設けられている。ＴａＮ膜の厚みはたとえば、１０ｎｍである。このＴａＮ膜中には、金属膜１１４中の周期表第６〜８族の金属、周期表第２〜４族の金属が拡散する。
さらに、金属膜１１４上には、金属膜１１６が設けられる。この金属膜１１６は、金属膜１１４の内側の凹部分を埋め込むものである。たとえば、金属膜１１６は、Ｗを含むものであり、断面略矩形形状である。金属膜１１６は、金属膜１２６と同じ材料で構成される。
【００２５】
次に、図２〜図５を参照して、半導体装置１の製造方法について説明する。
はじめに、半導体装置１の製造方法の概要について説明する。
本実施形態の半導体装置１の製造方法は、半導体基板１３のｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にゲート絶縁膜２１を設ける工程と、ゲート絶縁膜２１上であって、ｎ型ＭＯＳトランジスタ形成領域を除き、ｐ型ＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜２２を形成する工程と、ゲート絶縁膜２１、第一の金属膜２２を覆うようにポリシリコン膜２３を形成する工程と、ゲート絶縁膜２１および前記ポリシリコン膜２３をエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極３１を形成するとともに、ゲート絶縁膜２１、第一の金属膜２２およびポリシリコン膜２３を選択的に除去してｐ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極３２を形成する工程と、第一のダミーゲート電極３１および第二のダミーゲート電極３２を埋め込むとともに、前記各ダミーゲート電極３１，３２の上部が露出する絶縁層１４を設ける工程と、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ、１４Ｂを形成する工程と、凹部１４Ａ、１４Ｂ内および前記絶縁層１４上に周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む第二の金属膜２４を設ける工程と、絶縁層１４上の第二の金属膜２４を研磨により選択的に除去する工程とを含む。
【００２６】
次に、半導体装置１の製造方法について、詳細に説明する。
まず、図２（Ａ）に示すように、半導体基板１３の表面を酸化して、ＳｉＯ２膜２１Ａを形成する。ＳｉＯ２膜２１Ａは、第一のゲート電極１２１のゲート絶縁膜１２２のＳｉＯ２膜１２２Ａおよび第二のゲート電極１１１のゲート絶縁膜１１２のＳｉＯ２膜１１２Ａとなるものである。
このＳｉＯ２膜２１Ａ上に、ＳｉＯ２膜２１Ａの全面を被覆するＨｆＯ２膜２１Ｂを形成する。ＳｉＯ２膜２１ＡおよびＨｆＯ２膜２１Ｂは、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にまたがって形成され、これらの各領域を被覆している。
【００２７】
その後、ＨｆＯ２膜２１Ｂ上に、第一の金属膜２２を形成する。
この第一の金属膜２２は、ＨｆＯ２膜２１Ｂのうち、ｐ型ＭＯＳトランジスタ形成領域部分を被覆し、ｎ型ＭＯＳトランジスタ形成領域は被覆しない。
ここで、第一の金属膜２２は、ｐ型ＭＯＳトランジスタ１１のゲート電極１１１の金属膜１１３になるものである。第一の金属膜２２は、ＴｉまたはＴａを主成分として含む。第一の金属膜２２は、ＴｉＮ膜であることが好ましい。さらに好ましくは、ＴｉＮ膜にＡｌを添加したものであることが好ましい。Ａｌを添加する場合には、ＴｉＡｌのターゲット板を使用し、スパッタリングにより、Ａｌ添加ＴｉＮ膜を形成することができる。
【００２８】
次に、半導体基板１３上のＳｉＯ２膜２１Ａ、ＨｆＯ２膜２１Ｂ、第一の金属膜２２からなる積層体を窒化する。たとえば、アンモニアプラズマ処理等により窒化する。
これにより、ＨｆＯ２膜２１ＢがＨｆＯＮ膜２１Ｃ（図２（Ｂ）参照）となるとともに、第一の金属膜２２が窒化されて硬くなる。
ＨｆＯＮ膜２１Ｃは、第一のゲート電極１２１のゲート絶縁膜１２２の高誘電率膜１２２Ｂおよび第二のゲート電極１１１のゲート絶縁膜１１２の高誘電率膜１１２Ｂとなるものである。
【００２９】
次に、図２（Ｂ）に示すように、第一の金属膜２２およびＨｆＯＮ膜２１Ｃ上にこれらの全面を被覆する第三の金属膜２５を形成する。
第三の金属膜２５は、半導体基板１３上のｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にまたがって、これらの領域を被覆するように形成される。
この第三の金属膜２５は、ＴｉあるいはＴａを主成分として含む膜であり、第一の金属膜２２と同じ金属を主成分として含むことが好ましい。
たとえば、第三の金属膜２５は、ＴｉＮ膜であることが好ましい。第三の金属膜２５はたとえば、スパッタリングにより形成することができる。
その後、図示しないが、第三の金属膜２５上に第三の金属膜２５の略全面を被覆するポリシリコン膜を設ける。ポリシリコン膜は、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域にまたがって形成され、これらの各領域を被覆している。
【００３０】
次に、図２（Ｃ）に示すように、第一のダミーゲート電極３１および第二のダミーゲート電極３２を形成する。
具体的には、ゲート絶縁膜２１、第三の金属膜２５、ポリシリコン膜をウェットエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用のゲート電極１２１が形成される位置に第一のダミーゲート電極３１を形成する。
この第一のダミーゲート電極３１は、ゲート絶縁膜２１（２１Ａ，２１Ｃ）、第三の金属膜２５、ポリシリコン膜２３が積層されたものである。
また、ゲート絶縁膜２１、第一の金属膜２２、第三の金属膜２５、ポリシリコン膜２３をウェットエッチングにより選択的に除去してｐ型ＭＯＳトランジスタ用のゲート電極１１１が形成される位置に第二のダミーゲート電極３２を形成する。
第二のダミーゲート電極３２は、ゲート絶縁膜２１（２１Ａ，２１Ｃ）、第一の金属膜２２（金属膜１１３）、第三の金属膜２５、ポリシリコン膜２３が積層されたものである。
【００３１】
その後、半導体基板１３の表面層に不純物イオンを注入し、ソース領域およびドレイン領域を形成する。その後、各ダミーゲート電極３１，３２に隣接するサイドウォール１５を形成し、サイドウォール１５をマスクとして、不純物イオンを注入する。これにより、図３（Ａ）に示すように、ソース領域１１０Ａ，１２０Ａおよびドレイン領域１１０Ｂ，１２０Ｂが完成する。
【００３２】
次に、図３（Ｂ）に示すように、ＮｉＳｉ層１１７，１２７を形成する。
さらに、各ダミーゲート電極３１，３２およびサイドウォール１５を被覆し、これらを完全に埋め込む絶縁層１４を形成する。
その後、絶縁層１４を研磨して、絶縁層１４表面から各ダミーゲート電極３１，３２の上部を露出させる。
次に、図４（Ａ）に示すように、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ，１４Ｂを形成する。
ここでは、ポリシリコン膜２３は、ウェットエッチングにより除去される。エッチャントとしては、たとえば、ポリシリコンエッチング液、具体的には、沸硝酸ヨウ素含有ヒョウ酢酸等を使用することができる。このとき、第三の金属膜２５は、エッチングストッパ膜として使用される。
なお、ポリシリコン膜２３をドライエッチングによりエッチングしてもよい。
【００３３】
次に、図４（Ｂ）に示すように、第三の金属膜２５をウェットエッチングにより除去する。
このとき、エッチャントとしては、Ｈ２Ｏ２等を使用することができる。
第三の金属膜２５を除去することで、第一のダミーゲート電極３１側には、ゲート絶縁膜１２２が露出した状態で残ることとなる。一方、第二のダミーゲート電極３２側では、ゲート絶縁膜１１２と、このゲート絶縁膜１１２上に設けられた金属膜１１３とが残り、金属膜１１３が露出した状態となる。
【００３４】
次に、凹部１４Ａ，１４Ｂの底部および側壁を覆うように、原子堆積法によりＴａＮ膜を形成する。このＴａＮ膜は、第一のダミーゲート電極３１側では、ゲート絶縁膜１２２および凹部１４Ａの側壁を覆う。また、ＴａＮ膜は、第二のダミーゲート電極３２側では、金属膜１１３および凹部１４Ｂの側壁を覆う。
その後、図５に示すように、ＴａＮ膜および絶縁層１４上に金属膜１１４，１２３となる第二の金属膜２４を設ける。
この第二の金属膜２４は、金属膜１１４，１２３となるものであり、周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む。
そして、研磨により、絶縁層１４上の第二の金属膜２４を除去する。具体的には、ＣＭＰにより絶縁層１４上の第二の金属膜２４を選択的に除去する。これにより、金属膜１１４，１２３が形成されることとなる。
次に、金属膜１１４，１２３上に、金属膜１１６、金属膜１２６を設ける。具体的には、金属膜１１６、金属膜１２６を構成する金属膜を、金属膜１１４，１２３内側の空隙部を埋め込むように形成するとともに、絶縁層１４表面を覆うように設ける。
その後、絶縁層１４上の前記金属膜を選択的に除去する。
これにより、金属膜１１６、金属膜１２６が完成する。
以上により、半導体装置１が得られることとなる。このような半導体装置１は、製造安定性に優れたものとなる。
【００３５】
次に、本実施形態の作用効果について説明する。
本実施形態では、ゲート絶縁膜２１を半導体基板１３上に形成した後、このゲート絶縁膜２１をエッチングにより選択的に除去している。本実施形態では、従来のように、絶縁層に溝を形成した後、溝内をうめこむようにしてゲート絶縁膜を形成していない。
従って、従来のようにＣＶＤ装置の埋め込み特性に応じてゲート絶縁膜の厚みが変動してしまうことを防止できる。
これにより、特許文献１に記載された従来の製造方法に比べ、各トランジスタの閾値を所望の値に確実に設定することができる。
【００３６】
また、本実施形態では、ゲート絶縁膜２１、第三の金属膜２５、ポリシリコン膜をエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極３１を形成するとともに、ゲート絶縁膜２１、第一の金属膜２２、第三の金属膜２５、ポリシリコン膜をエッチングにより、選択的に除去してｐ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極３２を形成している。
第一の金属膜２２および第三の金属膜２５は、ＴｉあるいはＴａを主成分として含んで構成されているため、エッチングにより容易に除去することができる。従って、第一のダミーゲート電極および第二のダミーゲート電極、さらには、ｎ型ＭＯＳトランジスタ用ゲート電極およびｐ型ＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
【００３７】
さらに、本実施形態では、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ，１４Ｂを形成している。その後、絶縁層１４表面および、凹部１４Ａ，１４Ｂを覆うように周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む第二の金属膜２４を設け、絶縁層１４上の前記第二の金属膜２４を研磨により除去している。
このような第二の金属膜２４は、エッチングにより除去することは難しいことがあるが、本実施形態では、第二の金属膜２４を研磨により除去しているため、第二の金属膜２４を容易に選択的に除去することができる。
特に、第二の金属膜２４が合金化している場合には、金属単体よりも金属強度が向上し、エッチングしにくくなる傾向があるが、本実施形態では、第二の金属膜２４を研磨により除去しているため、たとえ、第二の金属膜２４が合金化したとしても、加工しにくくなるという問題を解消することができる。
【００３８】
また、本実施形態では、ポリシリコン膜を形成する前記工程の前段で、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域にＴｉあるいはＴａを含む第三の金属膜２５を形成している。そして、この第三の金属膜２５をエッチングストッパ膜として、前記ポリシリコン膜２３をエッチングにより除去している。
これにより、ポリシリコン膜２３を除去する際に、第三の金属膜２５より下層にあるゲート絶縁膜１２２，１１２等を損傷してしまうことを抑制することができる。
【００３９】
さらに、本実施形態では、第一の金属膜２２と第三の金属膜２５とを同じ金属を主成分として含むものとしている。これにより、第一のダミーゲート電極３１、第二のダミーゲート電極３２をエッチングにより形成する際のエッチングレートの違いを抑制することができる。
【００４０】
また、エッチングストッパ膜である第三の金属膜２５としてＴｉＮ膜を使用することで、ゲート絶縁膜１１２，１２２の高誘電率膜１１２Ｂ，１２２Ｂとの選択比を大きくとることができる。
これに加え、高誘電率膜１１２Ｂ，１２２Ｂとして、窒化された高誘電率膜（なかでもＨｆＯＮ膜）を使用すれば、第三の金属膜と高誘電率膜との選択比をより大きくとることができる。
これにより、エッチングストッパ膜である第三の金属膜２５を除去する際に、高誘電率膜１１２Ｂ，１２２Ｂのエッチングを抑制することができる。
【００４１】
また、本実施形態では、半導体基板１３上にゲート絶縁膜２１および第一の金属膜２２を積層した後、窒化処理を行っている。
これにより、ゲート絶縁膜２１のＨｆＯ２膜２１ＢをＨｆＯＮ膜２１Ｃとすることができると同時に、第一の金属膜２２を比較的硬い膜とすることができる。
その後、第一の金属膜２２上に形成される第三の金属膜２５は、窒化処理工程を経ないため第一の金属膜２２に比べてやわらかい膜となる。
従って、第二のダミーゲート電極３２から第三の金属膜２５をエッチングにより、除去する際に、第三の金属膜２５のみをエッチングにより除去し、第一の金属膜２２を残存させることができる。
【００４２】
さらに、本実施形態では、第二の金属膜２４を形成する前段で、凹部１４Ａ，１４ＢにＴａＮ膜を設けている。このＴａＮ膜は、凹部１４Ａ，１４Ｂの底部および側壁を覆う。このようなＴａＮ膜上に第二の金属膜２４を設けることで、第二の金属膜２４の凹部１４Ａ，１４Ｂへの密着性を高めることができる。
【００４３】
（第二実施形態）
図６を参照して、本発明の第二実施形態について説明する。
本実施形態の半導体装置４は、ｎ型ＭＯＳトランジスタ（第二のＭＯＳトランジスタ）４１と、ｐ型ＭＯＳトランジスタ（第一のＭＯＳトランジスタ）４２とが同一半導体基板１３に形成されたいわゆるＣＭＯＳ装置である。
【００４４】
ｐ型ＭＯＳトランジスタ４２は、絶縁層１４内に形成された第一のゲート電極４２１を有する。この第一のゲート電極４２１は、略平板状のゲート絶縁膜１２２と、ゲート絶縁膜１２２の略全面を被覆する被覆部４２３Ａおよびこの被覆部４２３Ａの周縁から立設された周壁部４２３Ｂを有し、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４２３と、金属膜１２６とを備える。
ここで、金属膜４２３は、たとえば、Ｒｕを主成分とする金属膜である。また、この金属膜４２３は、Ａｌが添加されていてもよい。金属膜４２３中のＡｌは、ゲート絶縁膜１２２中に拡散する。これにより、Ｖｔを所望の値に制御することができるｐ型ＭＯＳトランジスタ４２とすることができる。
【００４５】
ｎ型ＭＯＳトランジスタ４１は、絶縁層１４内に形成された第二のゲート電極４１１を有する。
第二のゲート電極４１１は、略平板状のゲート絶縁膜１１２と、このゲート絶縁膜１１２上に配置され、前記ゲート絶縁膜１１２の略全面を覆う略平板状のＴｉあるいはＴａを含む金属膜４１３と、金属膜４１３の略全面を覆う被覆部４１４Ａおよびこの被覆部４１４Ａの周縁に立設された周壁部４１４Ｂを有する周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４１４と、金属膜１１６とを備える。
金属膜４１４は、金属膜４２３と同じ材料で構成されている。
また、金属膜４１３は、ＴｉＮ膜が好ましく、ＴｉＮ膜にＬａを添加したものであることが特に好ましい。
【００４６】
第一のゲート電極４２１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４２３の前記周壁部４２３Ｂの上端部と、前記第二のゲート電極４１１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４１４の周壁部４１４Ｂの上端部とは前記絶縁層１４の表面と略同一平面上にある。
【００４７】
このような半導体装置４は、前記実施形態と同様の方法で製造することができる。
なお、第一の金属膜として、ＴｉＮ膜にＬａを添加したものを使用することが好ましい。Ｌａが添加されたＴｉＮ膜を使用することで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｎ型ＭＯＳトランジスタの閾値を最適な値に設定することができる。
また、第一の金属膜は、ＨｆＯ２膜のうち、ｎ型ＭＯＳトランジスタ形成領域部分のみを被覆し、ｐ型ＭＯＳトランジスタ形成領域は被覆しない。
また、第二の金属膜としては、たとえば、周期表第６〜８族の金属、なかでも、Ｒｕを主成分として含むものを使用すればよい。
他の点においては、前記実施形態と同様である。
【００４８】
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
ｎ型ＭＯＳトランジスタ４１のゲート絶縁膜１１２を覆う金属膜４１３として、ＴｉＮを主成分とするものを使用している。従来から配線にＴｉが使用されることが多いので、金属膜４１３をＴｉＮを主成分とすることで、配線工程に使用している装置を使用でき、製造コストの低減を図ることができる。
また、金属膜４１３を、ＴｉＮ膜にＬａを添加したものとすることで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｎ型ＭＯＳトランジスタ４１の閾値を最適な値に設定することができる。
【００４９】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、第一実施形態では、ｎ型ＭＯＳトランジスタ形成領域を除いた領域に形成された第一の金属膜２２上に、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域の双方を覆う第三の金属膜２５を形成したが、これに限られるものではない。
ゲート絶縁膜上にｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域の双方を覆うＴｉあるいはＴａを主成分として含む金属膜を形成した後、前記ｎ型ＭＯＳトランジスタ形成領域を除いた領域にＴｉあるいはＴａを主成分として含む金属膜を形成してもよい。
この場合、ポリシリコン膜を除去する際には、双方の金属膜がそれぞれエッチングストッパ膜として機能することとなる。
【００５０】
さらには、前記各実施形態では、第一の金属膜２２と、第三の金属膜２５とを同じ金属を主成分とする金属膜で構成したが、これに限らず、第一の金属膜と第三の金属膜とは、異なる金属を主成分として含有するものであってもよい。
【００５１】
また、前記各実施形態では、凹部内にＴａＮ膜を設けたがＴａＮ膜はなくてもよい。このようにすることで、半導体装置の製造工程を簡便化させることができる。
【００５２】
さらには、前記各実施形態では、第一の金属膜をＴｉＮ膜としたが、これに限らず、たとえば、ＴｉＣ膜としてもよい。ＴｉＮ膜よりも、ＴｉＣ膜の方が、酸化しにくいため、トランジスタの閾値を所望の値により確実に設定することができる。
【００５３】
また、前記各実施形態では、第二の金属膜を、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含むものとしたが、第二の金属膜はこれに限られるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第一実施形態にかかる半導体装置を示す断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】半導体装置の製造工程を示す断面図である。
【図６】本発明の第二実施形態にかかる半導体装置を示す断面図である。
【図７】従来の半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５５】
１，４ 半導体装置
１１ ｐ型ＭＯＳトランジスタ
１２ ｎ型ＭＯＳトランジスタ
１３ 半導体基板
１４ 絶縁層
１４Ａ，１４Ｂ 凹部
１５ サイドウォール
２１ ゲート絶縁膜
２１Ａ ＳｉＯ２膜
２１Ｂ ＨｆＯ２膜
２１Ｃ ＨｆＯＮ膜
２２ 第一の金属膜
２３ ポリシリコン膜
２４ 第二の金属膜
２５ 第三の金属膜
３１ 第一のダミーゲート電極
３２ 第二のダミーゲート電極
４１ ｎ型ＭＯＳトランジスタ
４２ ｐ型ＭＯＳトランジスタ
１１０Ａ ソース領域
１１０Ｂ ドレイン領域
１１１ ゲート電極
１１２ ゲート絶縁膜
１１２Ａ ＳｉＯ２膜
１１２Ｂ 高誘電率膜
１１３ 金属膜
１１４ 金属膜
１１４Ａ 被覆部
１１４Ｂ 周壁部
１１６ 金属膜
１１７ ＮｉＳｉ層
１２０Ａ ソース領域
１２０Ｂ ドレイン領域
１２１ ゲート電極
１２２ ゲート絶縁膜
１２２Ａ ＳｉＯ２膜
１２２Ｂ 高誘電率膜
１２３ 金属膜
１２３Ａ 被覆部
１２３Ｂ 周壁部
１２６ 金属膜
１２７ ＮｉＳｉ層
４１１ 第二のゲート電極
４１３ 金属膜
４１４Ｂ 周壁部
４１４Ａ 被覆部
４１４ 金属膜
４２１ 第一のゲート電極
４２３Ｂ 周壁部
４２３Ａ 被覆部
４２３ 金属膜
８００ 基板
８０１ 絶縁層
８０２ ゲート絶縁膜
８０３ 第一ゲート電極材料層
８０４ マスク層
８０５ 第二ゲート電極材料層
８０６ 電極金属
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、同一半導体基板上にｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとが設けられた半導体装置が使用されている。
このような半導体装置では、閾電圧値をそれぞれのＭＯＳＦＥＴにあわせて設定し、各ＭＯＳＦＥＴに適した値にする必要がある。
そこで、各ＭＯＳＦＥＴのゲート電極において、各ＭＯＳＦＥＴのゲート電極に適した仕事関数を有する金属材料を選択する方法が提案されている（特許文献１〜３、非特許文献１参照）。
【０００３】
たとえば、特許文献１では、図７（Ａ）に示すように、基板８００上に形成された絶縁層８０１の溝の内面を覆うように、ＨｆＳｉＯＮ膜等のゲート絶縁膜８０２を形成する。その後、ゲート絶縁膜８０２上にＴａ，Ｈｆ，Ｔｉ等の第一ゲート電極材料層８０３を形成する。次に、マスク層８０４を形成し、図７（Ｂ）、（Ｃ）に示すように、ｎ型ＭＯＳトランジスタのゲートが形成される溝内の第一ゲート電極材料層８０３を除去する。
その後、図７（Ｄ）に示すように、マスク層８０４を除去して、図７（Ｅ）に示すように、第二ゲート電極材料層８０５を形成する。この第二ゲート電極材料層８０５は、ｎ型ＭＯＳトランジスタのゲート電極材料として使用される金属材料であり、Ｔｉ，Ｈｆ，Ｔａ，Ｗ，Ｒｕである。
その後、図８（Ａ）に示すように、第二ゲート電極材料層８０５を選択的に除去し、溝内にのみ残す。
さらに、図８（Ｂ）に示すように、各溝内に電極金属８０６を充填する。
【０００４】
また、非特許文献１には、基板側からＨｆＯＮ膜、ＴａＮ膜、ＡｌＯｘ膜、キャップメタル層、ポリシリコンが順に積層されたｐＭＯＳ側ゲート電極と、基板側からＨｆＯＮ膜、ＴａＮ膜、ポリシリコンが順に積層されたｎＭＯＳ側ゲート電極とを備える半導体装置が開示されている。
この半導体装置は、半導体基板上に、ＨｆＯＮ膜、ＴａＮ膜、ＡｌＯｘ膜、キャップメタル層をシート状に積層した後、ｎ側ゲート電極部分の、ＡｌＯｘ膜、キャップメタル層をエッチングにより除去する。次に、ポリシリコンを積層し、各ゲート電極形状となるように、これらの積層体をエッチングにより、選択的に除去する。
【０００５】
【特許文献１】特開２００６−３５１５８０号公報
【特許文献２】特開２００６−３５１９７８号公報
【特許文献３】特開２００６−２６１１９０号公報
【非特許文献１】2007 Symposium on VLSI Technology Digest of Technical Papers 第１９６頁〜１９７頁 Integration Friendly Dual Metal Gate Technoligy Using Dual Thickness Metal inserted Poly-Si Stacks(DT-MIPS)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された製造方法では、溝内にＨｆＳｉＯＮ膜等のゲート絶縁膜８０２を形成している。溝内にゲート絶縁膜８０２を形成する際には、ＣＶＤ装置を用いて行うが、ゲート絶縁膜８０２の厚みが、ＣＶＤ装置の埋め込み特性に応じて変動してしまう。従って、ＣＶＤ装置の埋め込み特性に依存して、トランジスタの閾値が変動してしまうという問題がある。
そのため、トランジスタの閾値が所定の値に設定できず、半導体装置の製造安定性に劣るという課題がある。
一方、非特許文献１に記載された製造方法において、ポリシリコンを使用せず、ポリシリコンにかえて、ｎ型ＭＯＳＦＥＴのゲート電極に適した金属膜、たとえば、Ｒｕ膜等の金属膜とした場合には、エッチングすることが困難となる場合がある。
また、ｐ型ＭＯＳＦＥＴのゲート電極の金属膜厚と、ｎ型ＭＯＳＦＥＴのゲート電極の金属膜厚とが異なることとなるため、ｐ型ＭＯＳＦＥＴと、ｎ型ＭＯＳＦＥＴとでエッチング量が異なり、基板へのダメージ量が異なる場合がある。
【課題を解決するための手段】
【０００７】
本発明によれば、第一のＭＯＳトランジスタと、この第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置の製造方法であって、前記半導体基板の第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域上にゲート絶縁膜を設ける工程と、前記ゲート絶縁膜上であって、前記第一のＭＯＳトランジスタ形成領域を除き、第二のＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜を形成する工程と、前記ゲート絶縁膜、前記第一の金属膜を覆うようにポリシリコン膜を形成する工程と、前記ゲート絶縁膜および前記ポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、前記ゲート絶縁膜、前記第一の金属膜および前記ポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成する工程と、前記第一のダミーゲート電極および前記第二のダミーゲート電極を絶縁層により、埋め込んだ後、前記各ダミーゲート電極の前記ポリシリコン膜を前記絶縁層表面に露出させる工程と、前記第一のダミーゲート電極のポリシリコン膜、および前記第二のダミーゲート電極のポリシリコン膜を除去して、前記絶縁層に凹部を形成する工程と、前記凹部内および前記絶縁層上に第二の金属膜を設ける工程と、前記絶縁層上の前記第二の金属膜を研磨により選択的に除去する工程とを備える半導体装置の製造方法が提供される。
【０００８】
この発明によれば、ゲート絶縁膜を半導体基板上に形成した後、ゲート絶縁膜をエッチングにより選択的に除去している。本発明では、従来のように、絶縁層に溝を形成した後、溝内をうめこむようにしてゲート絶縁膜を形成していない。
従って、本発明では、従来のようにＣＶＤ装置の埋め込み特性に応じてゲート絶縁膜の厚みが変動してしまうことを防止できる。
【０００９】
さらには、本発明では、ゲート絶縁膜およびポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、ゲート絶縁膜、第一の金属膜およびポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成している。
第一の金属膜は、ＴｉあるいはＴａを主成分として含んで構成されているため、たとえば、エッチングにより容易に除去することができる。従って、第二のダミーゲート電極、さらには、第二のＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
【００１０】
また、本発明では、第一のダミーゲート電極のポリシリコン膜、および第二のダミーゲート電極のポリシリコン膜を除去して、絶縁層に凹部を形成し、さらに、前記絶縁層および、前記凹部を覆うように第二の金属膜を設け、絶縁層上の前記第二の金属膜を研磨により除去している。
そのため、第二の金属膜がエッチングにより除去することが困難であったとしても、本発明では、第二の金属膜を研磨により除去しているため、第二の金属膜を容易に選択的に除去することができる。
このように本発明では、エッチングに適した第一の金属膜はエッチングにより除去し、第二の金属膜は研磨により除去しており、各金属膜の特性に応じた加工方法を選択しているため、第一のＭＯＳトランジスタ用ゲート電極、第二のＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
以上より、本発明によれば、製造安定性に優れた半導体装置を製造することができる。
【００１１】
また、以上のような製造方法により、以下のような半導体装置を得ることができる。
本発明の半導体装置は、第一のＭＯＳトランジスタと、前記第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置であって、前記半導体基板上には、絶縁層が設けられ、前記第一のＭＯＳトランジスタは、前記絶縁層内に形成された第一のゲート電極を有し、前記第一のゲート電極は、略平板状のゲート絶縁膜と、前記ゲート絶縁膜の略全面を被覆する被覆部およびこの被覆部の周縁から立設された周壁部を有する金属膜とを有し、前記第二のＭＯＳトランジスタは、前記絶縁層内に形成された第二のゲート電極を有し、第二のゲート電極は、略平板状のゲート絶縁膜と、このゲート絶縁膜上に配置され、前記ゲート絶縁膜の略全面を覆う略平板状のＴｉあるいはＴａを主成分として含む金属膜と、前記ＴｉあるいはＴａを主成分として含む金属膜の略全面を覆う被覆部およびこの被覆部の周縁に立設された周壁部を有する金属膜とを有し、前記第一のゲート電極の前記金属膜の前記周壁部の上端部と、前記第二のゲート電極の前記金属膜の前記周壁部の上端部とは前記絶縁層の表面と略同一平面上にあり、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜と、前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜とは同じ材料で構成されている半導体装置が提供される。
【００１２】
このような半導体装置は、上述した製造方法により製造することができるので、製造安定性に優れたものとなる。
【発明の効果】
【００１３】
本発明によれば、製造安定性に優れた半導体装置および半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
以下、本発明の実施形態を図面に基づいて説明する。
まず、図１を参照して本実施形態の半導体装置１の概要について説明する。
半導体装置１は、ｐ型ＭＯＳトランジスタ（第二のＭＯＳトランジスタ）１１と、ｎ型ＭＯＳトランジスタ（第一のＭＯＳトランジスタ）１２とが同一半導体基板１３に形成されたいわゆるＣＭＯＳ装置である。
半導体基板１３上には、絶縁層１４が設けられている。
ｎ型ＭＯＳトランジスタ１２は、絶縁層１４内に形成された第一のゲート電極１２１を有する。この第一のゲート電極１２１は、略平板状のゲート絶縁膜１２２と、ゲート絶縁膜１２２の略全面を被覆する被覆部１２３Ａおよびこの被覆部１２３Ａの周縁から立設された周壁部１２３Ｂを有し、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む金属膜１２３とを備える。
ｐ型ＭＯＳトランジスタ１１は、絶縁層１４内に形成された第二のゲート電極１１１を有する。
第二のゲート電極１１１は、略平板状のゲート絶縁膜１１２と、このゲート絶縁膜１１２上に配置され、前記ゲート絶縁膜１１２の略全面を覆う略平板状のＴｉあるいはＴａを含む金属膜１１３と、金属膜１１３の略全面を覆う被覆部１１４Ａおよびこの被覆部１１４Ａの周縁に立設された周壁部１１４Ｂを有する周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む金属膜１１４とを備える。
第一のゲート電極１２１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜１２３の周壁部１２３Ｂの上端部と、第二のゲート電極１１１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜１１４の周壁部１１４Ｂの上端部とは絶縁層１４の表面と略同一平面上にある。
また、第一のゲート電極１２１の金属膜１２３と、第二のゲート電極１１１の金属膜１１４とは同じ材料で構成されている。
【００１５】
次に、半導体装置１の概要について詳細に説明する。
半導体基板１３は、たとえば、シリコン基板である。
この半導体基板１３上には、ｐ型ＭＯＳトランジスタ１１と、ｎ型ＭＯＳトランジスタ１２とが設けられている。
【００１６】
ｎ型ＭＯＳトランジスタ１２は、半導体基板１３の表面層に形成されたソース領域１２０Ａ，ドレイン領域１２０Ｂ、第一のゲート電極１２１を有している。
ソース領域１２０Ａおよびドレイン領域１２０Ｂは、第一のゲート電極１２１の直下の領域を挟んで対向配置されている。
ソース領域１２０Ａ，ドレイン領域１２０Ｂ上部には、各領域の低抵抗化をはかるために、それぞれＮｉＳｉ層１２７が形成されている。
【００１７】
第一のゲート電極１２１は、絶縁層１４内に設けられており、周囲がサイドウォール１５により囲まれている。
ここで、絶縁層１４は、図示しないが、たとえば、ＳｉＯＮ膜と、ＳｉＯＮ膜上に設けられたＳｉＯ２膜とを有する積層体である。
【００１８】
第一のゲート電極１２１は、ゲート絶縁膜１２２と、金属膜１２３と、金属膜１２６とを有する。
ゲート絶縁膜１２２は、略平板状であり、半導体基板１３表面を覆う平板状のＳｉＯ２膜１２２Ａと、このＳｉＯ２膜１２２Ａ上に設けられた高誘電率膜１２２Ｂとを備える。
高誘電率膜１２２Ｂは、シリコン酸化膜よりも誘電率が高く、誘電率が１０以上のいわゆるＨｉｇｈ−ｋ膜である。高誘電率膜１２２Ｂとしては、ＨｆＯＮ膜が好ましい。
この高誘電率膜１２２Ｂも略平板状であり、半導体基板１３表面にそって配置されている。
ここで、略平板状とは、半導体基板表面を覆う部分の周縁部から、サイドウォール１５内面に沿って膜が立設されていないことをいう。
【００１９】
金属膜１２３は、ｎ型のＭＯＳＦＥＴの閾値を調整するための金属膜であり、たとえば、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む。なかでも、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ、Ｗや、Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を含むことが好ましい。
周期表第６〜８族の金属あるいは、周期表第２〜４族の金属、なかでも、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ，Ｗや、Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を選択することでバンドエッジにＶｔをシフトさせるという効果がある。さらには、Ｌａを含むものであることが好ましい。Ｌａを選択することでＣＶＤ法により、金属膜１２３を形成することができ、膜厚制御しやすいという効果がある。
この金属膜１２３は、ゲート絶縁膜１２２上に設けられ、ゲート絶縁膜１２２の略全面を被覆する被覆部１２３Ａと、周壁部１２３Ｂとを有する。換言すると、金属膜１２３は、断面略Ｕ字型となっている。
周壁部１２３Ｂの上端部（被覆部１２３Ａと反対側の端部）と絶縁層１４の表面とは同一水準にあり、つらいちとなっている。
この金属膜１２３と、サイドウォール１５との間、金属膜１２３とゲート絶縁膜１２２との間には、金属膜１２３のサイドウォール１５への密着性を向上させるための金属膜（図示略）、たとえば、ＴａＮ膜が設けられている。このＴａＮ膜の厚みはたとえば、１０ｎｍであり非常に薄い膜となっている。このＴａＮ膜中には、金属膜１２３を構成する周期表第６〜８族の金属、周期表２〜４族の金属が拡散する。
なお、ＴａＮ膜にかえてＴｉＮ、ＷＮ膜等の金属窒化物を使用してもよい。
このＴａＮ膜も金属膜１２３と同様、断面略Ｕ字型である。
【００２０】
さらに、金属膜１２３上には、金属膜１２６が設けられる。この金属膜１２６は、金属膜１２３の内側の凹部分を埋め込むものである。たとえば、金属膜１２６は、Ｗを主成分として含むものであり、断面略矩形形状である。
なお、金属膜１２６としては、Ａｌや、Ｃｕを主成分とするものであってもよい。Ａｌを用いることで、トランジスタの駆動能力の劣化を抑制することができる。
【００２１】
ｐ型ＭＯＳトランジスタ１１は、半導体基板１３に形成されたソース領域１１０Ａ、ドレイン領域１１０Ｂと、第二のゲート電極１１１とを有している。
ソース領域１１０Ａおよびドレイン領域１１０Ｂは、第二のゲート電極１１１の直下の領域を挟んで対向配置されている。
ソース領域１１０Ａ，ドレイン領域１１０Ｂ上部には、各領域の低抵抗化をはかるために、それぞれＮｉＳｉ層１１７が形成されている。
【００２２】
第二のゲート電極１１１は、絶縁層１４内に設けられている。また、第二のゲート電極１１１の周囲はサイドウォール１５により囲まれている。
第二のゲート電極１１１は、ゲート絶縁膜１１２と、金属膜１１３と、金属膜１１４と、金属膜１１６とが積層されたものである。
ゲート絶縁膜１１２は、略平板状であり、厚みが略均一であり平坦に形成される。このゲート絶縁膜１１２は、半導体基板１３表面を覆う略平板状のＳｉＯ２膜１１２Ａと、このＳｉＯ２膜１１２Ａ上に設けられた高誘電率膜１１２Ｂとを備える。
高誘電率膜１１２Ｂは、誘電率がシリコン酸化膜よりもたかく、誘電率が１０以上のいわゆるＨｉｇｈ−ｋ膜であり、たとえば、ＨｆＯＮ膜である。
この高誘電率膜１１２Ｂも略平板状である。
また、ゲート絶縁膜１１２は、ゲート絶縁膜１２２と同じ材料で構成される。
【００２３】
金属膜１１３は、ｐ型のＭＯＳＦＴのゲート電極の仕事関数を調整するための金属膜であり、ＴｉあるいはＴａを主成分として含む膜である。なかでも、金属膜１１３は、Ｔｉを含む膜であることが好ましい。Ｔｉを選択することで、確実にエッチングできるという効果がある。また、従来から配線にＴｉが使用されることが多いので、配線工程に使用している装置を使用できるという利点がある。
さらには、金属膜１１３は、ＴｉＮ膜であることが特に好ましい。また、Ａｌが添加されたＴｉＮ膜であることがさらに、好ましい。Ａｌが添加されたＴｉＮ膜を使用することで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｐ型ＭＯＳトランジスタ１１の閾値を最適な値に設定することができる。
この金属膜１１３は、ゲート絶縁膜１１２を略完全に覆うように設けられており、この金属膜１１３も略平板状に形成されている。
【００２４】
金属膜１１４は、金属膜１１３表面略全面を覆う被覆部１１４Ａと、この被覆部１１４Ａの周縁部に立設された周壁部１１４Ｂとを有する。換言すると、金属膜１１４は、断面略Ｕ字型となっている。
周壁部１１４Ｂの上端部（被覆部１１４Ａと反対側の端部）と、絶縁層１４表面とは同一水準にあり、つらいちとなっている。
この金属膜１１４は、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含む。たとえば、Ｃｒ，Ｍｎ，Ｍｏ，Ｒｕ、Ｗや，Ｔｉを除く周期表第２〜４の金属、たとえば、Ｌａ，Ｍｇ等を含むことが好ましい。なかでも、Ｌａを含むものである好ましい。
この金属膜１１４と、金属膜１２３とは同じ材料で構成される。
この金属膜１１４と、サイドウォール１５との間、金属膜１１４と金属膜１１３との間には、金属膜１１４のサイドウォール１５への密着性を向上させるための金属膜（図示略、ＴａＮ膜）が設けられている。ＴａＮ膜の厚みはたとえば、１０ｎｍである。このＴａＮ膜中には、金属膜１１４中の周期表第６〜８族の金属、周期表第２〜４族の金属が拡散する。
さらに、金属膜１１４上には、金属膜１１６が設けられる。この金属膜１１６は、金属膜１１４の内側の凹部分を埋め込むものである。たとえば、金属膜１１６は、Ｗを含むものであり、断面略矩形形状である。金属膜１１６は、金属膜１２６と同じ材料で構成される。
【００２５】
次に、図２〜図５を参照して、半導体装置１の製造方法について説明する。
はじめに、半導体装置１の製造方法の概要について説明する。
本実施形態の半導体装置１の製造方法は、半導体基板１３のｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にゲート絶縁膜２１を設ける工程と、ゲート絶縁膜２１上であって、ｎ型ＭＯＳトランジスタ形成領域を除き、ｐ型ＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜２２を形成する工程と、ゲート絶縁膜２１、第一の金属膜２２を覆うようにポリシリコン膜２３を形成する工程と、ゲート絶縁膜２１および前記ポリシリコン膜２３をエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極３１を形成するとともに、ゲート絶縁膜２１、第一の金属膜２２およびポリシリコン膜２３を選択的に除去してｐ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極３２を形成する工程と、第一のダミーゲート電極３１および第二のダミーゲート電極３２を埋め込むとともに、前記各ダミーゲート電極３１，３２の上部が露出する絶縁層１４を設ける工程と、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ、１４Ｂを形成する工程と、凹部１４Ａ、１４Ｂ内および前記絶縁層１４上に周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む第二の金属膜２４を設ける工程と、絶縁層１４上の第二の金属膜２４を研磨により選択的に除去する工程とを含む。
【００２６】
次に、半導体装置１の製造方法について、詳細に説明する。
まず、図２（Ａ）に示すように、半導体基板１３の表面を酸化して、ＳｉＯ２膜２１Ａを形成する。ＳｉＯ２膜２１Ａは、第一のゲート電極１２１のゲート絶縁膜１２２のＳｉＯ２膜１２２Ａおよび第二のゲート電極１１１のゲート絶縁膜１１２のＳｉＯ２膜１１２Ａとなるものである。
このＳｉＯ２膜２１Ａ上に、ＳｉＯ２膜２１Ａの全面を被覆するＨｆＯ２膜２１Ｂを形成する。ＳｉＯ２膜２１ＡおよびＨｆＯ２膜２１Ｂは、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にまたがって形成され、これらの各領域を被覆している。
【００２７】
その後、ＨｆＯ２膜２１Ｂ上に、第一の金属膜２２を形成する。
この第一の金属膜２２は、ＨｆＯ２膜２１Ｂのうち、ｐ型ＭＯＳトランジスタ形成領域部分を被覆し、ｎ型ＭＯＳトランジスタ形成領域は被覆しない。
ここで、第一の金属膜２２は、ｐ型ＭＯＳトランジスタ１１のゲート電極１１１の金属膜１１３になるものである。第一の金属膜２２は、ＴｉまたはＴａを主成分として含む。第一の金属膜２２は、ＴｉＮ膜であることが好ましい。さらに好ましくは、ＴｉＮ膜にＡｌを添加したものであることが好ましい。Ａｌを添加する場合には、ＴｉＡｌのターゲット板を使用し、スパッタリングにより、Ａｌ添加ＴｉＮ膜を形成することができる。
【００２８】
次に、半導体基板１３上のＳｉＯ２膜２１Ａ、ＨｆＯ２膜２１Ｂ、第一の金属膜２２からなる積層体を窒化する。たとえば、アンモニアプラズマ処理等により窒化する。
これにより、ＨｆＯ２膜２１ＢがＨｆＯＮ膜２１Ｃ（図２（Ｂ）参照）となるとともに、第一の金属膜２２が窒化されて硬くなる。
ＨｆＯＮ膜２１Ｃは、第一のゲート電極１２１のゲート絶縁膜１２２の高誘電率膜１２２Ｂおよび第二のゲート電極１１１のゲート絶縁膜１１２の高誘電率膜１１２Ｂとなるものである。
【００２９】
次に、図２（Ｂ）に示すように、第一の金属膜２２およびＨｆＯＮ膜２１Ｃ上にこれらの全面を被覆する第三の金属膜２５を形成する。
第三の金属膜２５は、半導体基板１３上のｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域上にまたがって、これらの領域を被覆するように形成される。
この第三の金属膜２５は、ＴｉあるいはＴａを主成分として含む膜であり、第一の金属膜２２と同じ金属を主成分として含むことが好ましい。
たとえば、第三の金属膜２５は、ＴｉＮ膜であることが好ましい。第三の金属膜２５はたとえば、スパッタリングにより形成することができる。
その後、図示しないが、第三の金属膜２５上に第三の金属膜２５の略全面を被覆するポリシリコン膜を設ける。ポリシリコン膜は、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域にまたがって形成され、これらの各領域を被覆している。
【００３０】
次に、図２（Ｃ）に示すように、第一のダミーゲート電極３１および第二のダミーゲート電極３２を形成する。
具体的には、ゲート絶縁膜２１、第三の金属膜２５、ポリシリコン膜をウェットエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用のゲート電極１２１が形成される位置に第一のダミーゲート電極３１を形成する。
この第一のダミーゲート電極３１は、ゲート絶縁膜２１（２１Ａ，２１Ｃ）、第三の金属膜２５、ポリシリコン膜２３が積層されたものである。
また、ゲート絶縁膜２１、第一の金属膜２２、第三の金属膜２５、ポリシリコン膜２３をウェットエッチングにより選択的に除去してｐ型ＭＯＳトランジスタ用のゲート電極１１１が形成される位置に第二のダミーゲート電極３２を形成する。
第二のダミーゲート電極３２は、ゲート絶縁膜２１（２１Ａ，２１Ｃ）、第一の金属膜２２（金属膜１１３）、第三の金属膜２５、ポリシリコン膜２３が積層されたものである。
【００３１】
その後、半導体基板１３の表面層に不純物イオンを注入し、ソース領域およびドレイン領域を形成する。その後、各ダミーゲート電極３１，３２に隣接するサイドウォール１５を形成し、サイドウォール１５をマスクとして、不純物イオンを注入する。これにより、図３（Ａ）に示すように、ソース領域１１０Ａ，１２０Ａおよびドレイン領域１１０Ｂ，１２０Ｂが完成する。
【００３２】
次に、図３（Ｂ）に示すように、ＮｉＳｉ層１１７，１２７を形成する。
さらに、各ダミーゲート電極３１，３２およびサイドウォール１５を被覆し、これらを完全に埋め込む絶縁層１４を形成する。
その後、絶縁層１４を研磨して、絶縁層１４表面から各ダミーゲート電極３１，３２の上部を露出させる。
次に、図４（Ａ）に示すように、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ，１４Ｂを形成する。
ここでは、ポリシリコン膜２３は、ウェットエッチングにより除去される。エッチャントとしては、たとえば、ポリシリコンエッチング液、具体的には、沸硝酸ヨウ素含有ヒョウ酢酸等を使用することができる。このとき、第三の金属膜２５は、エッチングストッパ膜として使用される。
なお、ポリシリコン膜２３をドライエッチングによりエッチングしてもよい。
【００３３】
次に、図４（Ｂ）に示すように、第三の金属膜２５をウェットエッチングにより除去する。
このとき、エッチャントとしては、Ｈ２Ｏ２等を使用することができる。
第三の金属膜２５を除去することで、第一のダミーゲート電極３１側には、ゲート絶縁膜１２２が露出した状態で残ることとなる。一方、第二のダミーゲート電極３２側では、ゲート絶縁膜１１２と、このゲート絶縁膜１１２上に設けられた金属膜１１３とが残り、金属膜１１３が露出した状態となる。
【００３４】
次に、凹部１４Ａ，１４Ｂの底部および側壁を覆うように、原子堆積法によりＴａＮ膜を形成する。このＴａＮ膜は、第一のダミーゲート電極３１側では、ゲート絶縁膜１２２および凹部１４Ａの側壁を覆う。また、ＴａＮ膜は、第二のダミーゲート電極３２側では、金属膜１１３および凹部１４Ｂの側壁を覆う。
その後、図５に示すように、ＴａＮ膜および絶縁層１４上に金属膜１１４，１２３となる第二の金属膜２４を設ける。
この第二の金属膜２４は、金属膜１１４，１２３となるものであり、周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む。
そして、研磨により、絶縁層１４上の第二の金属膜２４を除去する。具体的には、ＣＭＰにより絶縁層１４上の第二の金属膜２４を選択的に除去する。これにより、金属膜１１４，１２３が形成されることとなる。
次に、金属膜１１４，１２３上に、金属膜１１６、金属膜１２６を設ける。具体的には、金属膜１１６、金属膜１２６を構成する金属膜を、金属膜１１４，１２３内側の空隙部を埋め込むように形成するとともに、絶縁層１４表面を覆うように設ける。
その後、絶縁層１４上の前記金属膜を選択的に除去する。
これにより、金属膜１１６、金属膜１２６が完成する。
以上により、半導体装置１が得られることとなる。このような半導体装置１は、製造安定性に優れたものとなる。
【００３５】
次に、本実施形態の作用効果について説明する。
本実施形態では、ゲート絶縁膜２１を半導体基板１３上に形成した後、このゲート絶縁膜２１をエッチングにより選択的に除去している。本実施形態では、従来のように、絶縁層に溝を形成した後、溝内をうめこむようにしてゲート絶縁膜を形成していない。
従って、従来のようにＣＶＤ装置の埋め込み特性に応じてゲート絶縁膜の厚みが変動してしまうことを防止できる。
これにより、特許文献１に記載された従来の製造方法に比べ、各トランジスタの閾値を所望の値に確実に設定することができる。
【００３６】
また、本実施形態では、ゲート絶縁膜２１、第三の金属膜２５、ポリシリコン膜をエッチングにより選択的に除去し、ｎ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極３１を形成するとともに、ゲート絶縁膜２１、第一の金属膜２２、第三の金属膜２５、ポリシリコン膜をエッチングにより、選択的に除去してｐ型ＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極３２を形成している。
第一の金属膜２２および第三の金属膜２５は、ＴｉあるいはＴａを主成分として含んで構成されているため、エッチングにより容易に除去することができる。従って、第一のダミーゲート電極および第二のダミーゲート電極、さらには、ｎ型ＭＯＳトランジスタ用ゲート電極およびｐ型ＭＯＳトランジスタ用ゲート電極を安定的に形成することができる。
【００３７】
さらに、本実施形態では、第一のダミーゲート電極３１のポリシリコン膜２３、および第二のダミーゲート電極３２のポリシリコン膜２３を除去して、絶縁層１４に凹部１４Ａ，１４Ｂを形成している。その後、絶縁層１４表面および、凹部１４Ａ，１４Ｂを覆うように周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む第二の金属膜２４を設け、絶縁層１４上の前記第二の金属膜２４を研磨により除去している。
このような第二の金属膜２４は、エッチングにより除去することは難しいことがあるが、本実施形態では、第二の金属膜２４を研磨により除去しているため、第二の金属膜２４を容易に選択的に除去することができる。
特に、第二の金属膜２４が合金化している場合には、金属単体よりも金属強度が向上し、エッチングしにくくなる傾向があるが、本実施形態では、第二の金属膜２４を研磨により除去しているため、たとえ、第二の金属膜２４が合金化したとしても、加工しにくくなるという問題を解消することができる。
【００３８】
また、本実施形態では、ポリシリコン膜を形成する前記工程の前段で、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域にＴｉあるいはＴａを含む第三の金属膜２５を形成している。そして、この第三の金属膜２５をエッチングストッパ膜として、前記ポリシリコン膜２３をエッチングにより除去している。
これにより、ポリシリコン膜２３を除去する際に、第三の金属膜２５より下層にあるゲート絶縁膜１２２，１１２等を損傷してしまうことを抑制することができる。
【００３９】
さらに、本実施形態では、第一の金属膜２２と第三の金属膜２５とを同じ金属を主成分として含むものとしている。これにより、第一のダミーゲート電極３１、第二のダミーゲート電極３２をエッチングにより形成する際のエッチングレートの違いを抑制することができる。
【００４０】
また、エッチングストッパ膜である第三の金属膜２５としてＴｉＮ膜を使用することで、ゲート絶縁膜１１２，１２２の高誘電率膜１１２Ｂ，１２２Ｂとの選択比を大きくとることができる。
これに加え、高誘電率膜１１２Ｂ，１２２Ｂとして、窒化された高誘電率膜（なかでもＨｆＯＮ膜）を使用すれば、第三の金属膜と高誘電率膜との選択比をより大きくとることができる。
これにより、エッチングストッパ膜である第三の金属膜２５を除去する際に、高誘電率膜１１２Ｂ，１２２Ｂのエッチングを抑制することができる。
【００４１】
また、本実施形態では、半導体基板１３上にゲート絶縁膜２１および第一の金属膜２２を積層した後、窒化処理を行っている。
これにより、ゲート絶縁膜２１のＨｆＯ２膜２１ＢをＨｆＯＮ膜２１Ｃとすることができると同時に、第一の金属膜２２を比較的硬い膜とすることができる。
その後、第一の金属膜２２上に形成される第三の金属膜２５は、窒化処理工程を経ないため第一の金属膜２２に比べてやわらかい膜となる。
従って、第二のダミーゲート電極３２から第三の金属膜２５をエッチングにより、除去する際に、第三の金属膜２５のみをエッチングにより除去し、第一の金属膜２２を残存させることができる。
【００４２】
さらに、本実施形態では、第二の金属膜２４を形成する前段で、凹部１４Ａ，１４ＢにＴａＮ膜を設けている。このＴａＮ膜は、凹部１４Ａ，１４Ｂの底部および側壁を覆う。このようなＴａＮ膜上に第二の金属膜２４を設けることで、第二の金属膜２４の凹部１４Ａ，１４Ｂへの密着性を高めることができる。
【００４３】
（第二実施形態）
図６を参照して、本発明の第二実施形態について説明する。
本実施形態の半導体装置４は、ｎ型ＭＯＳトランジスタ（第二のＭＯＳトランジスタ）４１と、ｐ型ＭＯＳトランジスタ（第一のＭＯＳトランジスタ）４２とが同一半導体基板１３に形成されたいわゆるＣＭＯＳ装置である。
【００４４】
ｐ型ＭＯＳトランジスタ４２は、絶縁層１４内に形成された第一のゲート電極４２１を有する。この第一のゲート電極４２１は、略平板状のゲート絶縁膜１２２と、ゲート絶縁膜１２２の略全面を被覆する被覆部４２３Ａおよびこの被覆部４２３Ａの周縁から立設された周壁部４２３Ｂを有し、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４２３と、金属膜１２６とを備える。
ここで、金属膜４２３は、たとえば、Ｒｕを主成分とする金属膜である。また、この金属膜４２３は、Ａｌが添加されていてもよい。金属膜４２３中のＡｌは、ゲート絶縁膜１２２中に拡散する。これにより、Ｖｔを所望の値に制御することができるｐ型ＭＯＳトランジスタ４２とすることができる。
【００４５】
ｎ型ＭＯＳトランジスタ４１は、絶縁層１４内に形成された第二のゲート電極４１１を有する。
第二のゲート電極４１１は、略平板状のゲート絶縁膜１１２と、このゲート絶縁膜１１２上に配置され、前記ゲート絶縁膜１１２の略全面を覆う略平板状のＴｉあるいはＴａを含む金属膜４１３と、金属膜４１３の略全面を覆う被覆部４１４Ａおよびこの被覆部４１４Ａの周縁に立設された周壁部４１４Ｂを有する周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４１４と、金属膜１１６とを備える。
金属膜４１４は、金属膜４２３と同じ材料で構成されている。
また、金属膜４１３は、ＴｉＮ膜が好ましく、ＴｉＮ膜にＬａを添加したものであることが特に好ましい。
【００４６】
第一のゲート電極４２１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４２３の前記周壁部４２３Ｂの上端部と、前記第二のゲート電極４１１の周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を含む金属膜４１４の周壁部４１４Ｂの上端部とは前記絶縁層１４の表面と略同一平面上にある。
【００４７】
このような半導体装置４は、前記実施形態と同様の方法で製造することができる。
なお、第一の金属膜として、ＴｉＮ膜にＬａを添加したものを使用することが好ましい。Ｌａが添加されたＴｉＮ膜を使用することで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｎ型ＭＯＳトランジスタの閾値を最適な値に設定することができる。
また、第一の金属膜は、ＨｆＯ２膜のうち、ｎ型ＭＯＳトランジスタ形成領域部分のみを被覆し、ｐ型ＭＯＳトランジスタ形成領域は被覆しない。
また、第二の金属膜としては、たとえば、周期表第６〜８族の金属、なかでも、Ｒｕを主成分として含むものを使用すればよい。
他の点においては、前記実施形態と同様である。
【００４８】
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
ｎ型ＭＯＳトランジスタ４１のゲート絶縁膜１１２を覆う金属膜４１３として、ＴｉＮを主成分とするものを使用している。従来から配線にＴｉが使用されることが多いので、金属膜４１３をＴｉＮを主成分とすることで、配線工程に使用している装置を使用でき、製造コストの低減を図ることができる。
また、金属膜４１３を、ＴｉＮ膜にＬａを添加したものとすることで、Ｖｔ閾値がバンドエッジにくることになり、実効ゲート絶縁膜厚（Ｅｏｔ）に対するＶｔ変動が少なくなり、ｎ型ＭＯＳトランジスタ４１の閾値を最適な値に設定することができる。
【００４９】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、第一実施形態では、ｎ型ＭＯＳトランジスタ形成領域を除いた領域に形成された第一の金属膜２２上に、ｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域の双方を覆う第三の金属膜２５を形成したが、これに限られるものではない。
ゲート絶縁膜上にｐ型ＭＯＳトランジスタ形成領域およびｎ型ＭＯＳトランジスタ形成領域の双方を覆うＴｉあるいはＴａを主成分として含む金属膜を形成した後、前記ｎ型ＭＯＳトランジスタ形成領域を除いた領域にＴｉあるいはＴａを主成分として含む金属膜を形成してもよい。
この場合、ポリシリコン膜を除去する際には、双方の金属膜がそれぞれエッチングストッパ膜として機能することとなる。
【００５０】
さらには、前記各実施形態では、第一の金属膜２２と、第三の金属膜２５とを同じ金属を主成分とする金属膜で構成したが、これに限らず、第一の金属膜と第三の金属膜とは、異なる金属を主成分として含有するものであってもよい。
【００５１】
また、前記各実施形態では、凹部内にＴａＮ膜を設けたがＴａＮ膜はなくてもよい。このようにすることで、半導体装置の製造工程を簡便化させることができる。
【００５２】
さらには、前記各実施形態では、第一の金属膜をＴｉＮ膜としたが、これに限らず、たとえば、ＴｉＣ膜としてもよい。ＴｉＮ膜よりも、ＴｉＣ膜の方が、酸化しにくいため、トランジスタの閾値を所望の値により確実に設定することができる。
【００５３】
また、前記各実施形態では、第二の金属膜を、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として含むものとしたが、第二の金属膜はこれに限られるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第一実施形態にかかる半導体装置を示す断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】半導体装置の製造工程を示す断面図である。
【図６】本発明の第二実施形態にかかる半導体装置を示す断面図である。
【図７】従来の半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５５】
１，４ 半導体装置
１１ ｐ型ＭＯＳトランジスタ
１２ ｎ型ＭＯＳトランジスタ
１３ 半導体基板
１４ 絶縁層
１４Ａ，１４Ｂ 凹部
１５ サイドウォール
２１ ゲート絶縁膜
２１Ａ ＳｉＯ２膜
２１Ｂ ＨｆＯ２膜
２１Ｃ ＨｆＯＮ膜
２２ 第一の金属膜
２３ ポリシリコン膜
２４ 第二の金属膜
２５ 第三の金属膜
３１ 第一のダミーゲート電極
３２ 第二のダミーゲート電極
４１ ｎ型ＭＯＳトランジスタ
４２ ｐ型ＭＯＳトランジスタ
１１０Ａ ソース領域
１１０Ｂ ドレイン領域
１１１ ゲート電極
１１２ ゲート絶縁膜
１１２Ａ ＳｉＯ２膜
１１２Ｂ 高誘電率膜
１１３ 金属膜
１１４ 金属膜
１１４Ａ 被覆部
１１４Ｂ 周壁部
１１６ 金属膜
１１７ ＮｉＳｉ層
１２０Ａ ソース領域
１２０Ｂ ドレイン領域
１２１ ゲート電極
１２２ ゲート絶縁膜
１２２Ａ ＳｉＯ２膜
１２２Ｂ 高誘電率膜
１２３ 金属膜
１２３Ａ 被覆部
１２３Ｂ 周壁部
１２６ 金属膜
１２７ ＮｉＳｉ層
４１１ 第二のゲート電極
４１３ 金属膜
４１４Ｂ 周壁部
４１４Ａ 被覆部
４１４ 金属膜
４２１ 第一のゲート電極
４２３Ｂ 周壁部
４２３Ａ 被覆部
４２３ 金属膜
８００ 基板
８０１ 絶縁層
８０２ ゲート絶縁膜
８０３ 第一ゲート電極材料層
８０４ マスク層
８０５ 第二ゲート電極材料層
８０６ 電極金属
【特許請求の範囲】
【請求項１】
第一のＭＯＳトランジスタと、この第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置の製造方法であって、
前記半導体基板の第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域上にゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜上であって、前記第一のＭＯＳトランジスタ形成領域を除き、前記第二のＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜を形成する工程と、
前記ゲート絶縁膜、前記第一の金属膜を覆うようにポリシリコン膜を形成する工程と、
前記ゲート絶縁膜および前記ポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、前記ゲート絶縁膜、前記第一の金属膜および前記ポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成する工程と、
前記第一のダミーゲート電極および前記第二のダミーゲート電極を絶縁層により、埋め込んだ後、前記各ダミーゲート電極の前記ポリシリコン膜を前記絶縁層表面に露出させる工程と、
前記第一のダミーゲート電極のポリシリコン膜、および前記第二のダミーゲート電極のポリシリコン膜を除去して、前記絶縁層に凹部を形成する工程と、
前記凹部内および前記絶縁層上に第二の金属膜を設ける工程と、
前記絶縁層上の前記第二の金属膜を研磨により選択的に除去する工程とを備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第二の金属膜は、周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
ポリシリコン膜を形成する前記工程の前段で、
前記第一の金属膜を覆うように、第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域にＴｉあるいはＴａを主成分として含む第三の金属膜を形成する工程を含み、
前記絶縁層に凹部を形成する前記工程では、
前記第三の金属膜をエッチングストッパ膜として、前記ポリシリコン膜をエッチングにより除去した後、前記第三の金属膜を除去して、前記凹部を形成する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート絶縁膜は、Ｈｆを含む高誘電率ゲート絶縁膜を含み、
前記第一の金属膜を形成した後、前記第一の金属膜および前記ゲート絶縁膜を窒化し、
その後、第三の金属膜を形成する前記工程を実施する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第一の金属膜および前記第三の金属膜は、Ｔｉを主成分として含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第一のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタはｐ型ＭＯＳトランジスタであり、
第一の金属膜を形成する前記工程では、Ａｌを添加した前記第一の金属膜を形成する半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第一のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
第一の金属膜を形成する前記工程では、Ｌａを添加した前記第一の金属膜を形成する半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法において、
第二の金属膜を設ける前記工程では、
前記凹部の底部および側壁を覆うように、前記凹部内における前記第二の金属膜を断面略Ｕ字型とし、
前記第二の金属膜を研磨により除去する工程の後段で、前記第二の金属膜の内側に、金属膜を充填する半導体装置の製造方法。
【請求項９】
第一のＭＯＳトランジスタと、前記第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置であって、
前記半導体基板上には、絶縁層が設けられ、
前記第一のＭＯＳトランジスタは、前記絶縁層内に形成された第一のゲート電極を有し、
前記第一のゲート電極は、略平板状のゲート絶縁膜と、
前記ゲート絶縁膜の略全面を被覆する被覆部およびこの被覆部の周縁から立設された周壁部を有する金属膜とを有し、
前記第二のＭＯＳトランジスタは、前記絶縁層内に形成された第二のゲート電極を有し、
第二のゲート電極は、略平板状のゲート絶縁膜と、
このゲート絶縁膜上に配置され、前記ゲート絶縁膜の略全面を覆う略平板状のＴｉあるいはＴａを主成分として含む金属膜と、
前記ＴｉあるいはＴａを主成分として含む金属膜の略全面を覆う被覆部およびこの被覆部の周縁に立設された周壁部を有する金属膜とを有し、
前記第一のゲート電極の前記金属膜の前記周壁部の上端部と、前記第二のゲート電極の前記金属膜の前記周壁部の上端部とは前記絶縁層の表面と略同一平面上にあり、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜と、前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜とは同じ材料で構成されている半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜、および前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜は、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
ＴｉあるいはＴａを主成分として含む前記金属膜は、ＴｉＮ膜であり、
前記各ゲート絶縁膜は、ＨｆＯＮ膜を含む半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第一のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタはｐ型ＭＯＳトランジスタであり、
前記ＴｉＮ膜は、Ａｌを添加したものである半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記第一のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
前記ＴｉＮ膜は、Ｌａを添加したものであり、
前記第一のゲート電極の被覆部および周壁部を有する前記金属膜は、Ａｌを添加したものである半導体装置。
【請求項１】
第一のＭＯＳトランジスタと、この第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置の製造方法であって、
前記半導体基板の第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域上にゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜上であって、前記第一のＭＯＳトランジスタ形成領域を除き、前記第二のＭＯＳトランジスタ形成領域を含む領域上に、ＴｉあるいはＴａを主成分として含む第一の金属膜を形成する工程と、
前記ゲート絶縁膜、前記第一の金属膜を覆うようにポリシリコン膜を形成する工程と、
前記ゲート絶縁膜および前記ポリシリコン膜をエッチングにより選択的に除去し、第一のＭＯＳトランジスタ用ゲート電極が形成される位置に第一のダミーゲート電極を形成するとともに、前記ゲート絶縁膜、前記第一の金属膜および前記ポリシリコン膜をエッチングにより選択的に除去して第二のＭＯＳトランジスタ用ゲート電極が形成される位置に第二のダミーゲート電極を形成する工程と、
前記第一のダミーゲート電極および前記第二のダミーゲート電極を絶縁層により、埋め込んだ後、前記各ダミーゲート電極の前記ポリシリコン膜を前記絶縁層表面に露出させる工程と、
前記第一のダミーゲート電極のポリシリコン膜、および前記第二のダミーゲート電極のポリシリコン膜を除去して、前記絶縁層に凹部を形成する工程と、
前記凹部内および前記絶縁層上に第二の金属膜を設ける工程と、
前記絶縁層上の前記第二の金属膜を研磨により選択的に除去する工程とを備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第二の金属膜は、周期表第６〜８族の金属、あるいは周期表第２〜４族の金属を主成分として含む半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
ポリシリコン膜を形成する前記工程の前段で、
前記第一の金属膜を覆うように、第二のＭＯＳトランジスタ形成領域および第一のＭＯＳトランジスタ形成領域にＴｉあるいはＴａを主成分として含む第三の金属膜を形成する工程を含み、
前記絶縁層に凹部を形成する前記工程では、
前記第三の金属膜をエッチングストッパ膜として、前記ポリシリコン膜をエッチングにより除去した後、前記第三の金属膜を除去して、前記凹部を形成する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート絶縁膜は、Ｈｆを含む高誘電率ゲート絶縁膜を含み、
前記第一の金属膜を形成した後、前記第一の金属膜および前記ゲート絶縁膜を窒化し、
その後、第三の金属膜を形成する前記工程を実施する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第一の金属膜および前記第三の金属膜は、Ｔｉを主成分として含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第一のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタはｐ型ＭＯＳトランジスタであり、
第一の金属膜を形成する前記工程では、Ａｌを添加した前記第一の金属膜を形成する半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第一のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
第一の金属膜を形成する前記工程では、Ｌａを添加した前記第一の金属膜を形成する半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法において、
第二の金属膜を設ける前記工程では、
前記凹部の底部および側壁を覆うように、前記凹部内における前記第二の金属膜を断面略Ｕ字型とし、
前記第二の金属膜を研磨により除去する工程の後段で、前記第二の金属膜の内側に、金属膜を充填する半導体装置の製造方法。
【請求項９】
第一のＭＯＳトランジスタと、前記第一のＭＯＳトランジスタと逆導電型の第二のＭＯＳトランジスタとが同一半導体基板に形成された半導体装置であって、
前記半導体基板上には、絶縁層が設けられ、
前記第一のＭＯＳトランジスタは、前記絶縁層内に形成された第一のゲート電極を有し、
前記第一のゲート電極は、略平板状のゲート絶縁膜と、
前記ゲート絶縁膜の略全面を被覆する被覆部およびこの被覆部の周縁から立設された周壁部を有する金属膜とを有し、
前記第二のＭＯＳトランジスタは、前記絶縁層内に形成された第二のゲート電極を有し、
第二のゲート電極は、略平板状のゲート絶縁膜と、
このゲート絶縁膜上に配置され、前記ゲート絶縁膜の略全面を覆う略平板状のＴｉあるいはＴａを主成分として含む金属膜と、
前記ＴｉあるいはＴａを主成分として含む金属膜の略全面を覆う被覆部およびこの被覆部の周縁に立設された周壁部を有する金属膜とを有し、
前記第一のゲート電極の前記金属膜の前記周壁部の上端部と、前記第二のゲート電極の前記金属膜の前記周壁部の上端部とは前記絶縁層の表面と略同一平面上にあり、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜と、前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜とは同じ材料で構成されている半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第一のゲート電極の前記被覆部および前記周壁部を有する金属膜、および前記第二のゲート電極の前記被覆部および前記周壁部を有する金属膜は、周期表第６〜８族の金属あるいは、周期表第２〜４族の金属を主成分として半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
ＴｉあるいはＴａを主成分として含む前記金属膜は、ＴｉＮ膜であり、
前記各ゲート絶縁膜は、ＨｆＯＮ膜を含む半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第一のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタはｐ型ＭＯＳトランジスタであり、
前記ＴｉＮ膜は、Ａｌを添加したものである半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記第一のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、前記第二のＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
前記ＴｉＮ膜は、Ｌａを添加したものであり、
前記第一のゲート電極の被覆部および周壁部を有する前記金属膜は、Ａｌを添加したものである半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１０２６６（Ｐ２０１０−１０２６６Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６５６７８（Ｐ２００８−１６５６７８）
【出願日】平成２０年６月２５日（２００８．６．２５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２５日（２００８．６．２５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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