【課題】側壁転写技術を使用したパターニングの加工性の向上を図る。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。 （もっと読む）

【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。 （もっと読む）

【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

【課題】 チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】ＣＭＰによるダミーゲート電極の頭出し工程およびＣＭＰによるメタルゲート電極の形成工程を回避できる製造方法を提供する。
【解決手段】シリサイド膜２４Ｓ，２４Ｄ上に選択的に、シリコン膜２５Ｓ，２５Ｄを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの間にシリコン基板の表面を露出する凹部２３Ｖを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの表面および露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、シリコン基板上に金属または導電性金属窒化物を含む導電膜を、凹部２３Ｖに誘電体膜を介して充填するように形成する工程と、導電膜をエッチバックし、側壁絶縁膜２３ＷＡ，２３ＷＢの間において凹部２３Ｖを誘電体膜を介して充填するゲート電極を形成する工程と、を含む。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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【課題】チップサイズを縮小化すること。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。 （もっと読む）

【課題】半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現する。
【解決手段】半導体素子１０１にてゲート電極１１１ｇが設けられる部分の表面を凹凸面に形成する。ここでは、凹凸面のうち凸部ＣＶでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面と同一の面を覆うようにゲート絶縁膜１１１ｚを形成し、そのゲート絶縁膜１１１ｚの上面にゲート電極１１１ｇを設ける。これに対して、凹部ＴＲでは、一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面から内部へ向けて設けられた溝Ｍの面を覆うようにゲート絶縁膜１１１ｚを形成し、その溝Ｍの内部を埋め込むようにゲート電極１１１ｇを設ける。 （もっと読む）

【課題】電界効果トランジスタの電気抵抗の小さい金属ゲート構造を提供する。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 （もっと読む）

【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

【課題】フィンの下部に適切に不純物が導入された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置としてのＦｉｎＦＥＴ１は、基体としての半導体基板１０と、半導体基板１０上に形成された複数のフィン２０とを有し、複数のフィン２０は、第１の間隔と第１の間隔よりも間隔が狭い第２の間隔とを繰り返して形成され、第１の間隔を形成する側に面した第１の側面２２１の下部の不純物濃度が、第２の間隔を形成する側に面した第２の側面２２２の下部の不純物濃度よりも高い半導体領域を有する。 （もっと読む）

【課題】金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】デバイス特性の制御性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタは、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇の前記シリコン基板の表面近傍に設けられソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。 （もっと読む）

【課題】微細化されても、ｐチャネルトランジスタのチャネル領域には圧縮歪を、ｎチャネルトランジスタのチャネル領域には引っ張り歪をそれぞれ効果的に印加できる新しい歪技術を提供する。
【解決手段】ｐチャネルトランジスタ１０５のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極１１０を有する。ｎチャネルトランジスタ１０６のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極１１６を有する。 （もっと読む）

ＩＩＩ族窒化物トランジスタ・デバイスを形成する方法は、ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、ＩＩＩ族窒化物半導体の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。この方法はさらに、マスキングゲートを注入マスクとして用いて、ＩＩＩ族窒化物層内にソース／ドレイン領域を注入するステップを含む。 （もっと読む）

【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。 （もっと読む）

【課題】 マルチゲート型ＦＥＴの置換ゲート構造体及びマルチゲート型ＦＥＴの置換ゲート構造体の製造方法を提供する。
【解決手段】 ＭＵＧＦＥＴ及びＭＵＧＦＥＴを製造する方法が示される。ＭＵＧＦＥＴを製造する方法は、複数の活性領域の周りに一時的スペーサ・ゲート（図３の１６）を形成することと、複数の活性領域の間を含む、一時的スペーサ・ゲートの上に誘電体材料（１８ａ及び空間２０内）を堆積させることとを含む。この方法は、誘電体材料（空間２０内）の部分をエッチングして一時的スペーサ・ゲート（１６）を露出させることと、一時的スペーサ・ゲートを除去して、活性領域と誘電体材料の残りの部分（１８ａ）との間に空間を残すこととをさらに含む。この方法はさらに、活性領域と誘電体材料の残りの部分（１８ａ）との間の空間（２２）及び誘電体材料の残りの部分の上方をゲート材料で充填することを含む。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）