半導体装置および半導体装置の製造方法
【課題】デバイス特性の制御性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタは、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇の前記シリコン基板の表面近傍に設けられソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。
【解決手段】本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタは、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇の前記シリコン基板の表面近傍に設けられソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔｉｖｅ Ｔｒａｎｓｉｓｔｏｒ）という形態のトランジスタを有する半導体装置においては、チャネル部分にシリコンを用いてきた。
近年、ＭＯＳＦＥＴのオン電流を向上させるために、電子、あるいは、正孔の移動度を増加させる技術が注目を集めている。高い移動度を有するチャネル構造とすることで、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、より低い電圧で、これまでと同じ電流を流すことができるので、半導体装置の低消費電力化を実現することができる。移動度を増加させる技術としては、大きく、チャネル部分に新材料を導入する方法、チャネルに歪みを掛ける方法、そして、チャネルの面方位を変える方法の３つがある。
【０００３】
ＭＯＳＦＥＴのチャネル部分に新材料を用いる方法としては、基板全体に高移動度を有する材料を成長させる方法と、素子分離工程の後に、露出したシリコン拡散層上にのみ高移動度を有する材料を成長させる２つの方法が知られている。
前者の方法として、例えば非特許文献１では、ＳＯＩ基板上にＳｉＧｅを成長させ、その後に酸化雰囲気にてＳｉＧｅ層を酸化させることで高いＧｅ濃度を有するＳｉＧｅ層を得る方法が記載されている。具体的には、ＳｉＧｅ層中のＳｉが選択的に酸化されることを利用して、Ｇｅを濃縮させる。酸化の後、表面に形成されたＳｉＯ２層を除去して、高Ｇｅ濃度を有するＳｉＧｅ層を作成することが可能となる。この基板を用いることで、ＳｉＧｅチャネルを有するＭＯＳＦＥＴを作成することができる。
一方、後者の方法として、例えば非特許文献２、３では、ＰＭＯＳのチャネル領域にＧｅを成長させることでホール移動度を向上させることを提案している。また、非特許文献４では、ＮＭＯＳチャネル領域にＩｎＧａＡｓを成長させることで電子移動度を向上させる方法が記載されている。
【０００４】
次に、ＭＯＳＦＥＴのチャネル部分に歪を掛ける方法としては、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法と、ＭＯＳＦＥＴの製造プロセスの途中でプロセス歪と呼ばれる歪を加える方法の２つがある。
前者の例として、特許文献１に開示されているように、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法が知られている。
一方、後者の例として、特許文献２には、シリコン窒化膜を用いてチャネル部分に歪をかける方法が開示されている。また、特許文献３にはｐ型のＭＯＳＦＥＴにおいて、ソース／ドレイン部分をシリコン・ゲルマニウムにすることによって歪をかける方法が開示されている。
【０００５】
チャネルの面方位を変える方法として、非特許文献５では、ＮＭＯＳ側に従来のシリコン（１００）面、ＰＭＯＳ側にシリコン（１１０）面を適用することを提案している。具体的には、選択エピタキシャル法を用いることで、同一ウェハ上に、ＮＭＯＳ、ＰＭＯＳそれぞれに異なる面方位を作成することが記載されている。（１１０）面上におけるホール移動度は、（１００）面上よりも高いことから、ＰＭＯＳ側の特性を向上させることが可能となる。
【０００６】
なお、特許文献４および５には、化合物半導体基板を用い、この基板中のチャネル部分に歪をかける半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３５６１６４号公報
【特許文献２】特開２００２−１９８３６８号公報
【特許文献３】特開２００６−０１９７２７号公報
【特許文献４】特開２００７−１０３７２９号公報
【特許文献５】特開２００７−１４９８４８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｔｅｚｕｋａ、ｅｔ ａｌ、「Ｎｏｖｅｌ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｐＭＯＳＦＥＴｓ ｗｉｔｈ ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．９４６−９４８ （２００１）
【非特許文献２】Ｈ．Ｓｈａｎｇ、ｅｔ ａｌ、「Ｓｅｌｅｃｔｉｖｅｌｙ Ｆｏｒｍｅｄ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｓｔｒａｉｎｅｄ Ｇｅ ＰＭＯＳＦＥＴｓ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１５７−１６０ （２００４）
【非特許文献３】Ｏ．Ｗｅｂｅｒ、ｅｔ ａｌ、「Ｓｔｒａｉｎｅｄ Ｓｉ ａｎｄ Ｇｅ ＭＯＳＦＥＴｓ ｗｉｔｈ Ｈｉｇｈ−Ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｓｔａｃｋ ｆｏｒ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｄｕａｌ Ｃｈａｎｎｅｌ ＣＭＯＳ」 ＩＥＤＭ Ｔｅｃｈｉｃａｌ Ｄｉｇｅｎｓｔ、ｐｐ．１３７−１４０（２００５）
【非特許文献４】Ｎ．Ｇｏｅｌ、ｅｔ ａｌ、「Ａｄｄｒｅｓｓｉｎｇ Ｔｈｅ Ｇａｔｅ Ｓｔａｃｋ Ｃｈａｌｌｅｎｇｅ Ｆｏｒ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ＩｎｘＧａ１−ｘＡｓ Ｃｈａｎｎｅｌｓ Ｆｏｒ ＮＦＥＴｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．３６３−３６６（２００８）
【非特許文献５】Ｍ．Ｙａｎｇ、ｅｔ ａｌ、「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ Ｆａｂｒｉｃａｔｅｄ ｏｎ Ｈｙｂｒｉｄ Ｓｕｂｓｔｒａｔｅ Ｗｉｔｈ Ｄｉｆｆｅｒｅｎｔ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔａｔｉｏｎｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．４５３−４５６（２００３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記文献記載の従来技術は、従来のシリコンプロセスが適用できず、汚染への対策が必要となることがあった。また、上記文献記載の従来技術は、デバイス特性を向上させることが困難であった。
【課題を解決するための手段】
【００１０】
本発明によれば、
シリコン基板上にＭＯＳトランジスタを備える半導体装置であって、
前記ＭＯＳトランジスタは、
前記シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両脇の前記シリコン基板の表面近傍に設けられたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に接するように、前記ゲート電極直下の前記シリコン基板中に設けられた、チャネル領域と、を備え、
前記チャネル領域が、シリコンと異なる異種半導体を含む、半導体装置が提供される。
【００１１】
本発明によれば、
シリコン基板上に第１のダミーゲート電極を設ける工程と、
前記第１のダミーゲート電極の両脇の前記シリコン基板の表面近傍に、ソース領域およびドレイン領域を設ける工程と、
前記第１のダミーゲート電極を埋め込むように、前記シリコン基板上に層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極の上部を露出させる工程と、
前記第１のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に第１の凹部を設ける工程と、
前記第１の凹部の内部にシリコンと異なる第１の異種半導体を含む半導体結晶を成長させ、前記第１の異種半導体を含む第１のチャネル領域を形成する工程と、
前記第１のチャネル領域上に、第１のゲート絶縁膜を介して第１のゲート電極を設ける工程と、を含む、半導体装置の製造方法が提供される。
【００１２】
シリコン基板中に、シリコンと異なる異種半導体を含むチャネル領域が設けられているため、チャネル領域中のキャリア移動度を制御できる。
また、シリコンプロセスが適用できるので、汚染への対策が不要となり、デバイス特性を向上させることができる。
【発明の効果】
【００１３】
本発明によれば、デバイス特性に優れた半導体装置およびその製造方法が実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構造を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】本発明の実施の形態における半導体装置の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施の形態における半導体装置の構成を模式的に示す。図２〜図１２は、第１の実施の形態の半導体装置の製造工程の手順を模式的に示す。これらの図は、半導体装置の電界効果型トランジスタのチャネル長方向(ゲート電極の延設方向に対して直交方向)に沿った断面図を示している。
【００１６】
本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備えるものであり、ＭＯＳトランジスタは、シリコン基板１０１と、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇のシリコン基板の表面近傍に設けられたソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。
また、本実施の形態は、図１に示すように、素子分離領域１０２、エクステンション領域１０５、ゲートサイドウォール１０７および層間絶縁膜１０８を備える。
第１の実施形態では、チャネル領域にゲルマニウム・カーボンを用いた場合を一例として説明する。
【００１７】
図１に示すように、第１の実施の形態の半導体装置は、２つの電界効果型トランジスタを備える。半導体装置のシリコン基板１０１（同一の基板）上には、電界効果型トランジスタとして、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称されることもある）およびＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称されることもある）が設けられている。これらのＮＭＯＳ領域００１とＰＭＯＳ領域００２の間には、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１０２が設けられている。
【００１８】
ＮＭＯＳトランジスタは、ゲート電極（ＮＭＯＳメタル電極２０５、メタル電極２０６）、第１のチャネル領域、ソース領域１０６、ドレイン領域１０９により構成されている。一方、ＰＭＯＳトランジスタは、ゲート電極（ＰＭＯＳメタル電極２０４、ＮＭＯＳメタル電極２０５およびメタル電極２０６）、第２のチャネル領域、ソース領域１０６、ドレイン領域１０９により構成されている。本実施の形態では、ソース領域１０６およびドレイン領域１０９にはシリサイドが形成されている。
【００１９】
また、ゲート電極直下のシリコン基板１０１中には、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）が設けられている。チャネル領域は、ソース領域１０６およびドレイン領域１０９に接するように、設けられている。チャネル領域の上面は、シリコン基板１０１の上面と略同一平面を構成している(ただし、製造工程の誤差に起因して、シリコン基板１０１の表面(基準面)より、チャネル領域の上面が高くなる場合、低くなる場合のいずれも、本実施の形態は許容する)。
ここで、本実施の形態では、ソース領域１０６およびドレイン領域１０９には、エクステンション領域１０５が含まれている。
【００２０】
本実施の形態においては、ＮＭＯＳ領域００１とＰＭＯＳ領域００２とチャネル領域は、同種のゲルマニウム・カーボン単結晶膜２０２から構成されている。また、ゲルマニウム・カーボン単結晶膜２０２中のカーボンに対するゲルマニウム比率（以下、Ｇｅ／ＣまたはＧｅ／Ｃ比率という）は７．５以上、８．５以下の範囲内である。ここで言うチャネル領域とは、電界効果トランジスタが動作する時に、このチャネル領域内にチャネルができて電流が流れる、という意味であって、必ずしもこのチャネル領域すべてがチャネルになるという意味ではない。
【００２１】
本実施の形態では、ゲート電極の延設方向に対する直交方向において、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)の断面形状は、矩形である。チャネル領域の断面形状(シリコン基板とチャネル領域との境界)については、電子顕微鏡で判別することができる。
また、本実施の形態では、ゲート絶縁膜２０３は、ゲート電極の側壁および下部を覆うように設けられている。図１に示すように、メタル電極２０６の延設方向に対して直交方向（チャネル長方向）において、ゲート電極（第１ゲート電極または第２ゲート電極）およびゲート絶縁膜２０３の合計幅と、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）のチャネル長とが同一である（ここで、本実施の形態において、同一とは、製造工程の誤差を含むものとする）。このような、合計幅およびチャネル長は、電子顕微鏡により測定できる。ここで、チャネル長とは、図１において、ゲート絶縁膜２０３とチャネル領域２０２が接する界面領域の幅と定義する。メタル電極２０６の延設方向に対して直交方向において、チャネル長の物理的な長さを（ｘ）とし、ゲート電極の幅を（ｙ）、ゲート絶縁膜の幅を（ｚ）とする。（ｉ）直交方向に見たとき、ゲート電極およびゲート電極の側壁に設けられたゲート絶縁膜２０３が重なるように構成されている場合には、ｘ＝ｚ＋ｙ＋ｚとなる。（ｉｉ）一方、直交方向に見たとき、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）直上に設けられたゲート絶縁膜２０３のみが構成されている場合には、ｘ＝ｚ（ここで、ｙ＝０）となる。
また、シリコン基板１０１に対して垂線方向から見たとき、ゲート電極(第１ゲート電極または第２ゲート電極)およびゲート絶縁膜２０３の合計領域の外周部と、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)の外周部とが重なるように設けられている。さらに、これらの外周部の側壁が、略同一平面を構成している。
【００２２】
次に、本実施の形態の半導体装置の製造方法について、説明する。
本実施の形態の半導体装置の製造方法は、シリコン基板１０１上に第１のダミーゲート電極（ポリシリコン１０４）を設ける工程と、第１のダミーゲート電極の両脇のシリコン基板１０１の表面近傍に、ソース領域１０６およびドレイン領域１０９を設ける工程と、第１のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を設けるとともに、層間絶縁膜１０８を研磨して第１のダミーゲート電極の上部を露出させる工程と、第１のダミーゲート電極をエッチングにより除去した後、引き続き、シリコン基板１０１をエッチングにより除去して、シリコン基板１０１に第１の凹部２００を設ける工程と、第１の凹部２００の内部にシリコンと異なる第１の異種半導体を含む半導体結晶(ゲルマニウム・カーボン単結晶膜２０２)を成長させ、第１の異種半導体を含む第１のチャネル領域(ゲルマニウム・カーボン単結晶膜２０２)を形成する工程と、第１のチャネル領域上に、第１のゲート絶縁膜(ゲート絶縁膜２０３)を介して第１のゲート電極(メタル電極２０６)を設ける工程と、を含むものである。
まず、シリコン基板１０１に素子分離領域１０２を形成し（図２）、シリコン基板１０１上に、シリコン酸化膜１０３（ダミーゲート絶縁膜）およびポリシリコン１０４を堆積する（図３）。続いて、エッチングをおこない、二つのダミーゲート（シリコン酸化膜１０３およびポリシリコン１０４）を形成する（図４）。このとき、第１のダミーゲート電極および第２のダミーゲート電極（各ダミーゲート電極）を離間して、シリコン基板１０１上に形成する。
【００２３】
続いて、第１および第２のダミーゲート電極の両脇のシリコン基板１０１の表面近傍に、エクステンション領域１０５を形成し、第１および第２のダミーゲート電極の側壁にゲートサイドウォール１０７形成するとともに、ソース領域１０６およびドレイン領域１０９には、イオン注入してシリサイドを形成する。そして、図５に示した構造が得られる。このように、本実施の形態の製造工程には、従来のシリコンプロセスを適用することができる。
【００２４】
続いて、第１および第２のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を形成するとともに、ケミカルメカニカルポリッシングを行うことで、層間絶縁膜１０８を研磨して第１および第２のダミーゲート電極（ポリシリコン１０４）の上部を露出させる（図６）。続いて、ウェットエッチングにより、第１および第２のダミーゲート電極（シリコン酸化膜１０３およびポリシリコン１０４）を選択的に除去する。これにより、チャネル予定領域（第１のチャネル予定領域および第２のチャネル予定領域）のシリコン基板１０１の表面を露出させる（図７）。このとき、露出しているシリコン基板１０１表面上には、第１の孔１１２および第２の孔１１０が設けられている。
【００２５】
続いて、ドライエッチング法により、シリコン基板１０１を除去して、第１の凹部２００および第２の凹部２０１を形成する。このようにして、図８に示す構造が得られる。
このとき、図８に示すように、第１のダミーゲート電極が除去された部分のゲートサイドウォール１０７の側壁と、第１の凹部２００の側壁とが、略同一平面を構成している。つまり、第１の孔１１２の側壁と第１の凹部２００の側壁とが、略同一平面を構成している。ただし、本実施の形態は、側壁の一部、あるいは、凹領域(第１の凹部２００、第２の凹部２０１)の側壁がテーパー形状となっている場合も許容する。
【００２６】
続いて、第１の凹部２００および第２の凹部２０１（チャネル形成予定領域）のシリコン表面を清浄化し、これらの凹部の内部に、同種のゲルマニウム・カーボン単結晶膜２０２をエピタキシャル成膜する（図９）。
このとき、チャネル領域の上面は、シリコン基板１０１の上面と同一平面となるように形成する。また、ゲート置換プロセスにより、チャネル領域は、シリコン基板１０１中のソース領域１０６およびドレイン領域１０９のエクステンション領域１０５に接するように形成する。
このように、本実施の形態のチャネル領域は、シリコン基板１０１に設けられた凹部(第１の凹部２００、第２の凹部２０１)に埋め込まれている。そのため、矩形の凹部を形成することにより、チャネル領域の断面形状を、矩形とすることができる。
ここで、ＮＭＯＳ領域００１中のゲルマニウム・カーボン単結晶膜２０２とＰＭＯＳ領域００２中のゲルマニウム・カーボン単結晶膜２０２を同じＧｅ／Ｃ比率にする。本工程では、Ｇｅ／Ｃ比率を８±０．５の範囲となるように調整する。
【００２７】
ここで、本実施の形態のエピタキシャル法にて、Ｇｅ／Ｃ比率を制御する方法について説明する。
本実施の形態のエピタキシャル成長には、たとえばＣＶＤ法を用いることができる。このとき、成長ガスとして、Ｇｅを含む第１の原料ガス、Ｓｉを含む第２の原料ガス、Ｃを含む第３の原料ガスおよびキャリアガス等を用いる。
そして、第１の原料ガス〜第３の原料ガスの流量比を適宜調整することで、カーボン原子やゲルマニウム原子の濃度について制御することが可能である。これにより、Ｇｅ／Ｃ比率を制御できる。
本実施の形態では、たとえば、ＧｅとＣとの組成比が、８：１となるように、上記Ｇｅを含む第１の原料ガスおよびＣを含む第３の原料ガス等の流量比を調整する。
ここで、第１の原料ガスとしては、ゲルマンガス（ＧｅＨ４）等を用いることができる。Ｓｉを含む第２の原料ガスとしては、塩素系シランガス（例：ＳｉＨ２Ｃｌ２）、ＳｉＨ４等を用いることができる。第３の原料ガスとしては、Ｃ３Ｈ８等を用いることができる。これらを単独または併用することができる。キャリアガスは水素等を用いてもよい。この他、メチルシランガス（ＳｉＨ３ＣＨ３）、塩化水素（ＨＣｌ）等について他の原料ガスを組み合わせてもよい。
なお、本工程では、エピタキシャル成長において、処理時間、基板温度、圧力、等を適宜調整する。
【００２８】
また、本実施の形態では、チャネル領域中の金属元素や炭素原子の原子濃度は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、ＥＥＬＳ（Ｅｌｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）やＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等のその他の分析手法を用いても測定することができる。得られた結果から、Ｇｅ／Ｃ比率が算出される。
【００２９】
続いて、チャネル領域上の第１の孔１１２および第２の孔１１０の内部に、ゲート絶縁膜２０３、ＰＭＯＳメタル電極２０４を形成する（図１０）。続いて、ＮＭＯＳ領域００１では、ＰＭＯＳメタル電極２０４を除去し（図１１）、ゲート絶縁膜２０３上にＮＭＯＳメタル電極２０５およびメタル電極２０６を成膜する（図１２）。
このように、チャネル領域の直上において層間絶縁膜１０８に設けられた孔(第１の孔１１２、第２の孔１１０)中に、ゲート絶縁膜２０３が設けられている。すなわち、本実施の形態では、ゲート絶縁膜２０３は、孔(第１の孔１１２または第２の孔１１０)の底部(チャネル領域の直上部分が底部に相当する)および側壁(ゲートサイドウォール１０７の側壁部分に相当する)に設けられている。
ここで、本実施の形態においては、ゲート絶縁膜２０３としてはハフニウムシリコン窒化酸化膜、ＰＭＯＳメタル電極２０４としては窒化チタン膜、ＮＭＯＳメタル電極２０５としは窒化アルミ膜を用いる。これにより、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
この後、ケミカルメカニカルポリッシングにより、表面を平坦化する。
以上により、図１に示す、第１の実施の形態の半導体装置を得ることができる。
【００３０】
本実施の形態の作用効果について説明する。
本実施の形態においては、ゲート置換プロセスを用いて、シリコン基板１０１中に、シリコンと異なる異種半導体を含むチャネル領域(ゲルマニウム・カーボン単結晶膜２０２)が形成されている。つまり、シリコン基板１０１上のダミーゲート電極を除去するとともに、さらにシリコン基板１０１表面のチャネル予定領域を除去する。この後、シリコンと異なる異種半導体を含むチャネル領域を形成するとともに、このチャネル領域上に新たなゲート電極を形成している。
このように、本実施の形態においては、シリコン基板１０１中に、シリコンと異なる異種半導体を含むチャネル領域が形成されているので、移動度等のデバイス特性の制御性に優れた、半導体装置を得ることができる。
【００３１】
本実施の形態の製造工程においては、シリコン以外の異種半導体材料を含むチャネル領域が露出することを抑制している。すなわち、本実施の形態のゲート置換プロセスを用いることで、チャネル領域に用いるゲルマニウム・カーボン単結晶膜２０２が露出するプロセスは、ゲルマニウム・カーボン単結晶膜２０２を成膜した後からゲート絶縁膜２０３を成膜する工程の間だけとなる。このため、従来のシリコンプロセスとの親和性が高くなり、シリコンプロセスで用いてきた設備を使用することが可能となる。
【００３２】
さらに、本実施の形態のチャネル領域が形成される間は、チャネル形成予定領域のみシリコン基板１０１の表面が露出する。つまり、チャネル形成予定領域上の第１の孔１１２または第２の孔１１０以外の領域においては、シリコン基板１０１の表面は層間絶縁膜１０８等で覆われている。これにより、チャネル領域形成工程中に、チャネル領域中の上記異種半導体がシリコン基板１０１を汚染することを抑制することができる。このため、デバイス特性を向上させることができ、信頼性に優れた半導体装置が実現される。
【００３３】
本実施の形態においては、置換ゲートプロセスを用いて、既存のプロセスライン設備をそのまま使用できる点、安価なシリコン基板を用いることができる点から、低コストで生産が可能となる。
【００３４】
さらに、本実施の形態のチャネル領域として、ゲルマニウム・カーボン単結晶膜２０２を用いている。これにより、チャネル領域に発生するホールの有効質量がシリコンのホールの有効質量よりも軽くなり、一方チャネル領域に発生する電子の有効質量がシリコンの電子の有効質量よりも軽くなる。
すなわち、本実施の形態では、ＮＭＯＳトランジスタの第１のチャネル領域にシリコンよりも電子の有効質量が軽い材料を用い、ＰＭＯＳトランジスタの第２のチャネル領域にシリコンよりもホールの有効質量が軽い材料をそれぞれ適用している。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の特性を向上させることが可能になる。
【００３５】
本実施の形態において、Ｇｅ／Ｃ比率を８とすることで(８±０．５の範囲は許容される)、ゲルマニウム・カーボンの格子定数は、シリコン結晶の格子定数と良く整合する。その結果、チャネル領域には、歪がなく、且つ、欠陥密度の少ない良好なゲルマニウム・カーボン単結晶膜２０２が形成される。これにより、デバイス特性を向上させることができ、信頼性に優れた半導体装置が実現される。
【００３６】
以上、シリコン基板を用い、チャネル領域に高移動度を有する材料を用いること、且つ、置換ゲートプロセスを用いることで、従来のＭＯＳＦＥＴよりも、高速化と低消費電力化とを低コストで製造することができる。このように、本実施の形態によれば、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
【００３７】
（第２の実施形態）
第２の実施形態では、ＮＭＯＳ領域００１とＰＭＯＳ領域００２それぞれに対して、Ｇｅ／Ｃ比率の異なる第１のチャネル領域と第２のチャネル領域を用いた点が異なる以外は、第１の実施形態と同様である。
【００３８】
図１６は、第２の実施の形態における半導体装置の構成を模式的に示す。図１３〜図１５は、第２の実施の形態の半導体装置の製造工程の手順を模式的に示す。これらの図は、半導体装置の電界効果型トランジスタのチャネル長方向に沿った断面図を示している。
【００３９】
図１６に示すように、ＮＭＯＳ領域００１には、第１のチャネル領域としてゲルマニウム・カーボン単結晶膜３０４が設けられている。ゲルマニウム・カーボン単結晶膜３０４のＧｅ／Ｃ比率は、８．０よりも小さい値とする。このように、シリコン原子より原子半径が小さい炭素原子の濃度を高くすると、第１のチャネル領域中の結晶の格子定数は、シリコン基板結晶の格子定数より小さくなるため、第１のチャネル領域と接しているシリコン基板１０１から反作用が加わることになる。そのため、第１のチャネル領域には、ソース領域１０６およびドレイン領域１０９間のチャネル方向に引っ張り応力が加わる。つまり、第１のチャネル領域のシリコン基板１０１近傍の応力は、チャネル方向に対して引っ張り応力となる。
【００４０】
一方、ＰＭＯＳ領域００２には、第２のチャネル領域としてゲルマニウム・カーボン単結晶膜３０２が設けられている。ゲルマニウム・カーボン単結晶膜３０２のＧｅ／Ｃ比率は、８．０よりも大きい値とする。このように、シリコン原子より原子半径が大きいゲルマニウム原子の濃度を高くすると、第２のチャネル領域中の結晶の格子定数は、シリコン基板結晶の格子定数より大きくなるため、第２のチャネル領域と接しているシリコン基板１０１部分から反作用が加わることになる。そのため、第２のチャネル領域には、ソース領域１０６およびドレイン領域１０９間のチャネル方向に圧縮応力が加わる。つまり、第２のチャネル領域のシリコン基板１０１近傍の応力は、チャネル方向に対して圧縮応力となる。
【００４１】
また、図１６に示すように、第２の実施の形態では、ゲート絶縁膜が多層構造を有している。つまり、ＮＭＯＳ領域００１では、第１のゲート絶縁膜は、ゲルマニウムナイトライド膜３０５およびハフニウムシリケート酸窒化膜３０６から構成され、ＰＭＯＳ領域００２では、第２のゲート絶縁膜は、ゲルマニウムナイトライド膜３０３およびハフニウムシリケート酸窒化膜３０６から構成されている。また、ＮＭＯＳ領域００１では、第１のゲート電極は、メタル電極３０８、ＮＭＯＳメタル電極３０９から構成され、ＰＭＯＳ領域００２では、第２のゲート電極は、ＰＭＯＳメタル電極３０７、メタル電極３０８、ＮＭＯＳメタル電極３０９から構成されている。
【００４２】
次に、第２の実施の形態の半導体装置の製造方法について説明する。
本実施の形態の製造工程において、上記電極を設ける工程は、第１のダミーゲート電極と離間して、シリコン基板１０１上に第２のダミーゲート電極をさらに設ける工程を含み、上記露出させる工程は、第１のダミーゲート電極および前記第２のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を設けるとともに、層間絶縁膜１０８を研磨して第１のダミーゲート電極および第２のダミーゲート電極の上部を露出させる工程であり、上記凹部を設ける工程は、第１のダミーゲート電極および第２のダミーゲート電極をエッチングにより除去した後、引き続き、シリコン基板１０１をエッチングにより除去して、シリコン基板１０１に第１の凹部２００および第２の凹部２０１を設ける工程であり、上記チャネル領域を形成する工程は、少なくとも第１の凹部２００に保護膜(マスク３０１)を設けた状態で、第２の凹部２０１の内部にシリコンと異なる第２の異種半導体を含む半導体結晶を成長させ、前記シリコンと異なる第２の異種半導体を含む第２のチャネル領域(ゲルマニウム・カーボン単結晶膜３０２)を形成するとともに、第２のチャネル領域上に第２の絶縁膜(ゲルマニウムナイトライド膜３０３)を設けた状態で、保護膜(マスク３０１)を除去して、第１の凹部２００の内部に第１のチャネル領域(ゲルマニウム・カーボン単結晶膜３０４)を形成する工程であり、上記ゲート電極を設ける工程は、第２のチャネル領域上に、第２のゲート絶縁膜(ゲルマニウムナイトライド膜３０３およびハフニウムシリケート酸窒化膜３０６)を介して第２のゲート電極(ＰＭＯＳメタル電極３０７)を設ける工程を、含むものである。
まず、第１の実施の形態と同様にして、図８に示す構造を得る。図８に示すように、ＮＭＯＳ領域００１には、シリコン基板１０１表面に、第１の凹部２００が設けられており、一方ＰＭＯＳ領域００２には、シリコン基板１０１表面に、第２の凹部２０１が設けられている。
【００４３】
続いて、図１３に示すように、ＮＭＯＳ領域００１をマスク３０１して（つまり、少なくとも第１の孔１１２の内壁、第１の凹部２００の内壁および底部にマスク３０１（保護膜）を形成して）、ＰＭＯＳ領域００２の第２の凹部２０１（第２のチャネル予定領域）の内部にのみ、ゲルマニウム・カーボン単結晶膜３０２（第２のチャネル領域）をエピタキシャル成長させる。このとき、第２のチャネル領域において、圧縮応力が掛かるように、Ｇｅ／Ｃ比率を８．０よりも大きい値とする。次に、プラズマ窒化処理により、第２のチャネル領域の表面にゲルマニウムナイトライド膜３０３を形成する（図１３）。
【００４４】
続いて、ＮＭＯＳ領域００１のマスク３０１を取り除き、ＮＭＯＳ領域００１を露出させる。露出したシリコン表面をフッ酸処理した後、第１の凹部２００（第１のチャネル形成予定領域）の内部のみに、ゲルマニウム・カーボン単結晶膜３０４をエピタキシャル法にて成膜する（図１４）。このとき、第１のチャネル領域において、引っ張り応力が掛かるように、Ｇｅ／Ｃ比率を８．０よりも小さい値とする。
また、ＰＭＯＳ領域００２の第２のチャネル領域上には、ゲルマニウムナイトライド膜３０３が設けられている。そのため、ＮＭＯＳ領域００１（第１の孔１１２および第１の凹部２００内部）のみを選択的にフッ酸処理することができる。さらには、引っ張り応力を有するゲルマニウム・カーボン単結晶膜３０４をＮＭＯＳ領域００１（第１の凹部２００内部）に選択的に成膜することが可能となる。
【００４５】
ここで、上述の通り、第１の原料ガスおよび第３の原料ガスの流量比を適宜調整することで、カーボン原子やゲルマニウム原子の濃度について制御することが可能である。これにより、Ｇｅ／Ｃ比率を制御できる。
本実施の形態では、たとえば、Ｃに対するＧｅの組成比が、８より大きくまたは、８より小さくなるように、上記Ｇｅを含む第１の原料ガスおよびＣを含む第３の原料ガス等の流量比を調整する。
【００４６】
続いて、プラズマ窒化処理により、ＮＭＯＳ領域００１表面にゲルマニウムナイトライド膜３０５を形成する（図１４）。続いて、シリコン基板１０１上の前面に、ハフニウムシリケート酸窒化膜３０６、ＰＭＯＳメタル電極３０７を成膜する（図１５）。その後、図１１および図１２に示す、第１の実施形態の工程と同じ方法を用いて、図１６に示す、第２の実施の形態の半導体装置を得ることができる。
【００４７】
第２の実施の形態では、Ｇｅ／Ｃ比率を適宜調整することで、チャネル領域に歪を掛けることが可能となる。ゲルマニウムとカーボンの比率を８．０よりも大きくすれば、チャネル部分に圧縮応力を作用させることが可能となり、ホール移動度をさらに向上させることができる。一方、ゲルマニウムとカーボンの比率を８．０よりも小さくすれば、チャネル部分に引っ張り応力を作用させることが可能となる。このように、Ｇｅ／Ｃ比率の比率を調整することで、電子移動度、ホール移動度がさらに向上できる。これにより、デバイス特性を向上させることができる。
【００４８】
そこで、第２の実施の形態においては、ＮＭＯＳ領域００１では、Ｇｅ／Ｃ比率を８．０よりも小さい値とする。これにより、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が掛かり、チャネル領域の電子の移動度がさらに向上する。一方、ＰＭＯＳ領域００２では、Ｇｅ／Ｃ比率を８．０よりも大きい値とする。これにより、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が掛かり、チャネル領域のホールの移動度がさらに向上する。このように、第２の実施の形態においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方の特性をさらに向上させることが可能になる。
【００４９】
また、本実施の形態では、ＮＭＯＳトランジスタのチャネル領域にシリコンよりも電子の有効質量が軽い材料を用い、ＰＭＯＳトランジスタのチャネル領域にシリコンよりもホールの有効質量が軽い材料をそれぞれ適用することができる。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方の特性を一層向上させることができる。このように、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば、ゲート絶縁膜の工程において、酸化膜、酸窒化膜、あるいは、ランタンオキサイド膜、ジルコンオキサイド膜等のＨｉｇｈ−ｋゲート絶縁膜、あるいは、それら絶縁膜を積み重ねた積層構造を用いてもよい。
【００５１】
本実施の形態では、ゲルマニウム・カーボンの代わりに、シリコン・ゲルマニウムを用いてもよい。これにより、チャネル領域中のシリコンとゲルマニウムとの比率を調整することで、圧縮応力を有するチャネル領域を形成することができる。また、シリコン・ゲルマニウム・カーボンを用いても、ゲルマニウム原子と炭素原子との組成比を調整することで、ゲルマニウム・カーボンと同様に、歪の無いチャネル領域または歪が有るチャネル領域を形成できる。または、ゲルマニウムを用いても、圧縮応力を有するチャネル領域を形成することができる。
このようなチャネル領域を用いることで、電解効果型トランジスタの移動度をさらに増大させることができる。以上により、本実施の形態の半導体装置において、移動度等のデバイス特性を良好に制御することができる。
【００５２】
ここで、上記文献記載の従来技術は、デバイス特性を十分に向上させることが、困難であった。
これに対して、本実施の形態においては、Ｇｅ／Ｃ比率の下限値は、たとえば、５以上とすることができる。また、Ｇｅ／Ｃ比率の上限値は、たとえば、１５以下とすることができる。この範囲であれば、より結晶性が向上し、信頼性が優れるとともに、デバイス特性が優れる、半導体装置が得られる。
【００５３】
本実施の形態では、キャリアの有効質量が軽くなる材料は、ゲルマニウム・カーボンに加えて、シリコン・ゲルマニウム、ゲルマニウム、シリコン・ゲルマニウム・カーボン等を用いることができる。これらは、エピタキシャル法により、チャネル領域に選択的に成長させた、単結晶膜であることが望ましい。
【００５４】
また、シリコンの電子の有効質量よりも軽い材料として、ガリウム砒素、インジウム砒素、インジウムリン、インジウムアンチモン等を用いることができる。一方、シリコンのホールの有効質量よりも軽い材料として、インジウム砒素、インジウムアンチモン等を用いることができる。このような材料を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにそれぞれ適用しても、本実施の形態と同様の効果が得られる。
【００５５】
本実施の形態のチャネル領域の断面形状は、上述の矩形(長方形)に限定されずに、たとえば、正方形や台形等でもよい。このとき、本実施の形態の製造工程において、凹部(たとえば、第１の凹部２００、第２の凹部２０１)について、断面形状が正方形や台形となるように形成すれば、その凹部に埋め込まれるチャネル領域の断面形状を、正方形や台形等のような形状にすることができる。
【００５６】
本発明は、シリコン集積回路デバイスの構造、特に電界効果型トランジスタにおいて、オン電流を向上させる構造およびその製造方法に適用することができる。
【符号の説明】
【００５７】
００１ ＮＭＯＳ領域
００２ ＰＭＯＳ領域
１０１ シリコン基板
１０２ 素子分離領域
１０３ シリコン酸化膜
１０４ ポリシリコン
１０５ エクステンション領域
１０６ ソース領域
１０７ ゲートサイドウォール
１０８ 層間絶縁膜
１０９ ドレイン領域
１１０ 第２の孔
１１２ 第１の孔
２００ 第１の凹部
２０１ 第２の凹部
２０２ ゲルマニウム・カーボン単結晶膜
２０３ ゲート絶縁膜
２０４ ＰＭＯＳメタル電極
２０５ ＮＭＯＳメタル電極
２０６ メタル電極
３０１ マスク
３０２ ゲルマニウム・カーボン単結晶膜
３０３ ゲルマニウムナイトライド膜
３０４ ゲルマニウム・カーボン単結晶膜
３０５ ゲルマニウムナイトライド膜
３０６ ハフニウムシリケート酸窒化膜
３０７ ＰＭＯＳメタル電極
３０８ メタル電極
３０９ ＮＭＯＳメタル電極
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔｉｖｅ Ｔｒａｎｓｉｓｔｏｒ）という形態のトランジスタを有する半導体装置においては、チャネル部分にシリコンを用いてきた。
近年、ＭＯＳＦＥＴのオン電流を向上させるために、電子、あるいは、正孔の移動度を増加させる技術が注目を集めている。高い移動度を有するチャネル構造とすることで、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、より低い電圧で、これまでと同じ電流を流すことができるので、半導体装置の低消費電力化を実現することができる。移動度を増加させる技術としては、大きく、チャネル部分に新材料を導入する方法、チャネルに歪みを掛ける方法、そして、チャネルの面方位を変える方法の３つがある。
【０００３】
ＭＯＳＦＥＴのチャネル部分に新材料を用いる方法としては、基板全体に高移動度を有する材料を成長させる方法と、素子分離工程の後に、露出したシリコン拡散層上にのみ高移動度を有する材料を成長させる２つの方法が知られている。
前者の方法として、例えば非特許文献１では、ＳＯＩ基板上にＳｉＧｅを成長させ、その後に酸化雰囲気にてＳｉＧｅ層を酸化させることで高いＧｅ濃度を有するＳｉＧｅ層を得る方法が記載されている。具体的には、ＳｉＧｅ層中のＳｉが選択的に酸化されることを利用して、Ｇｅを濃縮させる。酸化の後、表面に形成されたＳｉＯ２層を除去して、高Ｇｅ濃度を有するＳｉＧｅ層を作成することが可能となる。この基板を用いることで、ＳｉＧｅチャネルを有するＭＯＳＦＥＴを作成することができる。
一方、後者の方法として、例えば非特許文献２、３では、ＰＭＯＳのチャネル領域にＧｅを成長させることでホール移動度を向上させることを提案している。また、非特許文献４では、ＮＭＯＳチャネル領域にＩｎＧａＡｓを成長させることで電子移動度を向上させる方法が記載されている。
【０００４】
次に、ＭＯＳＦＥＴのチャネル部分に歪を掛ける方法としては、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法と、ＭＯＳＦＥＴの製造プロセスの途中でプロセス歪と呼ばれる歪を加える方法の２つがある。
前者の例として、特許文献１に開示されているように、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法が知られている。
一方、後者の例として、特許文献２には、シリコン窒化膜を用いてチャネル部分に歪をかける方法が開示されている。また、特許文献３にはｐ型のＭＯＳＦＥＴにおいて、ソース／ドレイン部分をシリコン・ゲルマニウムにすることによって歪をかける方法が開示されている。
【０００５】
チャネルの面方位を変える方法として、非特許文献５では、ＮＭＯＳ側に従来のシリコン（１００）面、ＰＭＯＳ側にシリコン（１１０）面を適用することを提案している。具体的には、選択エピタキシャル法を用いることで、同一ウェハ上に、ＮＭＯＳ、ＰＭＯＳそれぞれに異なる面方位を作成することが記載されている。（１１０）面上におけるホール移動度は、（１００）面上よりも高いことから、ＰＭＯＳ側の特性を向上させることが可能となる。
【０００６】
なお、特許文献４および５には、化合物半導体基板を用い、この基板中のチャネル部分に歪をかける半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３５６１６４号公報
【特許文献２】特開２００２−１９８３６８号公報
【特許文献３】特開２００６−０１９７２７号公報
【特許文献４】特開２００７−１０３７２９号公報
【特許文献５】特開２００７−１４９８４８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｔｅｚｕｋａ、ｅｔ ａｌ、「Ｎｏｖｅｌ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｐＭＯＳＦＥＴｓ ｗｉｔｈ ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．９４６−９４８ （２００１）
【非特許文献２】Ｈ．Ｓｈａｎｇ、ｅｔ ａｌ、「Ｓｅｌｅｃｔｉｖｅｌｙ Ｆｏｒｍｅｄ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｓｔｒａｉｎｅｄ Ｇｅ ＰＭＯＳＦＥＴｓ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１５７−１６０ （２００４）
【非特許文献３】Ｏ．Ｗｅｂｅｒ、ｅｔ ａｌ、「Ｓｔｒａｉｎｅｄ Ｓｉ ａｎｄ Ｇｅ ＭＯＳＦＥＴｓ ｗｉｔｈ Ｈｉｇｈ−Ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｓｔａｃｋ ｆｏｒ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｄｕａｌ Ｃｈａｎｎｅｌ ＣＭＯＳ」 ＩＥＤＭ Ｔｅｃｈｉｃａｌ Ｄｉｇｅｎｓｔ、ｐｐ．１３７−１４０（２００５）
【非特許文献４】Ｎ．Ｇｏｅｌ、ｅｔ ａｌ、「Ａｄｄｒｅｓｓｉｎｇ Ｔｈｅ Ｇａｔｅ Ｓｔａｃｋ Ｃｈａｌｌｅｎｇｅ Ｆｏｒ Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ＩｎｘＧａ１−ｘＡｓ Ｃｈａｎｎｅｌｓ Ｆｏｒ ＮＦＥＴｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．３６３−３６６（２００８）
【非特許文献５】Ｍ．Ｙａｎｇ、ｅｔ ａｌ、「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ Ｆａｂｒｉｃａｔｅｄ ｏｎ Ｈｙｂｒｉｄ Ｓｕｂｓｔｒａｔｅ Ｗｉｔｈ Ｄｉｆｆｅｒｅｎｔ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔａｔｉｏｎｓ」 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．４５３−４５６（２００３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記文献記載の従来技術は、従来のシリコンプロセスが適用できず、汚染への対策が必要となることがあった。また、上記文献記載の従来技術は、デバイス特性を向上させることが困難であった。
【課題を解決するための手段】
【００１０】
本発明によれば、
シリコン基板上にＭＯＳトランジスタを備える半導体装置であって、
前記ＭＯＳトランジスタは、
前記シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両脇の前記シリコン基板の表面近傍に設けられたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に接するように、前記ゲート電極直下の前記シリコン基板中に設けられた、チャネル領域と、を備え、
前記チャネル領域が、シリコンと異なる異種半導体を含む、半導体装置が提供される。
【００１１】
本発明によれば、
シリコン基板上に第１のダミーゲート電極を設ける工程と、
前記第１のダミーゲート電極の両脇の前記シリコン基板の表面近傍に、ソース領域およびドレイン領域を設ける工程と、
前記第１のダミーゲート電極を埋め込むように、前記シリコン基板上に層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極の上部を露出させる工程と、
前記第１のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に第１の凹部を設ける工程と、
前記第１の凹部の内部にシリコンと異なる第１の異種半導体を含む半導体結晶を成長させ、前記第１の異種半導体を含む第１のチャネル領域を形成する工程と、
前記第１のチャネル領域上に、第１のゲート絶縁膜を介して第１のゲート電極を設ける工程と、を含む、半導体装置の製造方法が提供される。
【００１２】
シリコン基板中に、シリコンと異なる異種半導体を含むチャネル領域が設けられているため、チャネル領域中のキャリア移動度を制御できる。
また、シリコンプロセスが適用できるので、汚染への対策が不要となり、デバイス特性を向上させることができる。
【発明の効果】
【００１３】
本発明によれば、デバイス特性に優れた半導体装置およびその製造方法が実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構造を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】本発明の実施の形態における半導体装置の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施の形態における半導体装置の構成を模式的に示す。図２〜図１２は、第１の実施の形態の半導体装置の製造工程の手順を模式的に示す。これらの図は、半導体装置の電界効果型トランジスタのチャネル長方向(ゲート電極の延設方向に対して直交方向)に沿った断面図を示している。
【００１６】
本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備えるものであり、ＭＯＳトランジスタは、シリコン基板１０１と、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇のシリコン基板の表面近傍に設けられたソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。
また、本実施の形態は、図１に示すように、素子分離領域１０２、エクステンション領域１０５、ゲートサイドウォール１０７および層間絶縁膜１０８を備える。
第１の実施形態では、チャネル領域にゲルマニウム・カーボンを用いた場合を一例として説明する。
【００１７】
図１に示すように、第１の実施の形態の半導体装置は、２つの電界効果型トランジスタを備える。半導体装置のシリコン基板１０１（同一の基板）上には、電界効果型トランジスタとして、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称されることもある）およびＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称されることもある）が設けられている。これらのＮＭＯＳ領域００１とＰＭＯＳ領域００２の間には、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１０２が設けられている。
【００１８】
ＮＭＯＳトランジスタは、ゲート電極（ＮＭＯＳメタル電極２０５、メタル電極２０６）、第１のチャネル領域、ソース領域１０６、ドレイン領域１０９により構成されている。一方、ＰＭＯＳトランジスタは、ゲート電極（ＰＭＯＳメタル電極２０４、ＮＭＯＳメタル電極２０５およびメタル電極２０６）、第２のチャネル領域、ソース領域１０６、ドレイン領域１０９により構成されている。本実施の形態では、ソース領域１０６およびドレイン領域１０９にはシリサイドが形成されている。
【００１９】
また、ゲート電極直下のシリコン基板１０１中には、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）が設けられている。チャネル領域は、ソース領域１０６およびドレイン領域１０９に接するように、設けられている。チャネル領域の上面は、シリコン基板１０１の上面と略同一平面を構成している(ただし、製造工程の誤差に起因して、シリコン基板１０１の表面(基準面)より、チャネル領域の上面が高くなる場合、低くなる場合のいずれも、本実施の形態は許容する)。
ここで、本実施の形態では、ソース領域１０６およびドレイン領域１０９には、エクステンション領域１０５が含まれている。
【００２０】
本実施の形態においては、ＮＭＯＳ領域００１とＰＭＯＳ領域００２とチャネル領域は、同種のゲルマニウム・カーボン単結晶膜２０２から構成されている。また、ゲルマニウム・カーボン単結晶膜２０２中のカーボンに対するゲルマニウム比率（以下、Ｇｅ／ＣまたはＧｅ／Ｃ比率という）は７．５以上、８．５以下の範囲内である。ここで言うチャネル領域とは、電界効果トランジスタが動作する時に、このチャネル領域内にチャネルができて電流が流れる、という意味であって、必ずしもこのチャネル領域すべてがチャネルになるという意味ではない。
【００２１】
本実施の形態では、ゲート電極の延設方向に対する直交方向において、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)の断面形状は、矩形である。チャネル領域の断面形状(シリコン基板とチャネル領域との境界)については、電子顕微鏡で判別することができる。
また、本実施の形態では、ゲート絶縁膜２０３は、ゲート電極の側壁および下部を覆うように設けられている。図１に示すように、メタル電極２０６の延設方向に対して直交方向（チャネル長方向）において、ゲート電極（第１ゲート電極または第２ゲート電極）およびゲート絶縁膜２０３の合計幅と、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）のチャネル長とが同一である（ここで、本実施の形態において、同一とは、製造工程の誤差を含むものとする）。このような、合計幅およびチャネル長は、電子顕微鏡により測定できる。ここで、チャネル長とは、図１において、ゲート絶縁膜２０３とチャネル領域２０２が接する界面領域の幅と定義する。メタル電極２０６の延設方向に対して直交方向において、チャネル長の物理的な長さを（ｘ）とし、ゲート電極の幅を（ｙ）、ゲート絶縁膜の幅を（ｚ）とする。（ｉ）直交方向に見たとき、ゲート電極およびゲート電極の側壁に設けられたゲート絶縁膜２０３が重なるように構成されている場合には、ｘ＝ｚ＋ｙ＋ｚとなる。（ｉｉ）一方、直交方向に見たとき、チャネル領域（ゲルマニウム・カーボン単結晶膜２０２）直上に設けられたゲート絶縁膜２０３のみが構成されている場合には、ｘ＝ｚ（ここで、ｙ＝０）となる。
また、シリコン基板１０１に対して垂線方向から見たとき、ゲート電極(第１ゲート電極または第２ゲート電極)およびゲート絶縁膜２０３の合計領域の外周部と、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)の外周部とが重なるように設けられている。さらに、これらの外周部の側壁が、略同一平面を構成している。
【００２２】
次に、本実施の形態の半導体装置の製造方法について、説明する。
本実施の形態の半導体装置の製造方法は、シリコン基板１０１上に第１のダミーゲート電極（ポリシリコン１０４）を設ける工程と、第１のダミーゲート電極の両脇のシリコン基板１０１の表面近傍に、ソース領域１０６およびドレイン領域１０９を設ける工程と、第１のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を設けるとともに、層間絶縁膜１０８を研磨して第１のダミーゲート電極の上部を露出させる工程と、第１のダミーゲート電極をエッチングにより除去した後、引き続き、シリコン基板１０１をエッチングにより除去して、シリコン基板１０１に第１の凹部２００を設ける工程と、第１の凹部２００の内部にシリコンと異なる第１の異種半導体を含む半導体結晶(ゲルマニウム・カーボン単結晶膜２０２)を成長させ、第１の異種半導体を含む第１のチャネル領域(ゲルマニウム・カーボン単結晶膜２０２)を形成する工程と、第１のチャネル領域上に、第１のゲート絶縁膜(ゲート絶縁膜２０３)を介して第１のゲート電極(メタル電極２０６)を設ける工程と、を含むものである。
まず、シリコン基板１０１に素子分離領域１０２を形成し（図２）、シリコン基板１０１上に、シリコン酸化膜１０３（ダミーゲート絶縁膜）およびポリシリコン１０４を堆積する（図３）。続いて、エッチングをおこない、二つのダミーゲート（シリコン酸化膜１０３およびポリシリコン１０４）を形成する（図４）。このとき、第１のダミーゲート電極および第２のダミーゲート電極（各ダミーゲート電極）を離間して、シリコン基板１０１上に形成する。
【００２３】
続いて、第１および第２のダミーゲート電極の両脇のシリコン基板１０１の表面近傍に、エクステンション領域１０５を形成し、第１および第２のダミーゲート電極の側壁にゲートサイドウォール１０７形成するとともに、ソース領域１０６およびドレイン領域１０９には、イオン注入してシリサイドを形成する。そして、図５に示した構造が得られる。このように、本実施の形態の製造工程には、従来のシリコンプロセスを適用することができる。
【００２４】
続いて、第１および第２のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を形成するとともに、ケミカルメカニカルポリッシングを行うことで、層間絶縁膜１０８を研磨して第１および第２のダミーゲート電極（ポリシリコン１０４）の上部を露出させる（図６）。続いて、ウェットエッチングにより、第１および第２のダミーゲート電極（シリコン酸化膜１０３およびポリシリコン１０４）を選択的に除去する。これにより、チャネル予定領域（第１のチャネル予定領域および第２のチャネル予定領域）のシリコン基板１０１の表面を露出させる（図７）。このとき、露出しているシリコン基板１０１表面上には、第１の孔１１２および第２の孔１１０が設けられている。
【００２５】
続いて、ドライエッチング法により、シリコン基板１０１を除去して、第１の凹部２００および第２の凹部２０１を形成する。このようにして、図８に示す構造が得られる。
このとき、図８に示すように、第１のダミーゲート電極が除去された部分のゲートサイドウォール１０７の側壁と、第１の凹部２００の側壁とが、略同一平面を構成している。つまり、第１の孔１１２の側壁と第１の凹部２００の側壁とが、略同一平面を構成している。ただし、本実施の形態は、側壁の一部、あるいは、凹領域(第１の凹部２００、第２の凹部２０１)の側壁がテーパー形状となっている場合も許容する。
【００２６】
続いて、第１の凹部２００および第２の凹部２０１（チャネル形成予定領域）のシリコン表面を清浄化し、これらの凹部の内部に、同種のゲルマニウム・カーボン単結晶膜２０２をエピタキシャル成膜する（図９）。
このとき、チャネル領域の上面は、シリコン基板１０１の上面と同一平面となるように形成する。また、ゲート置換プロセスにより、チャネル領域は、シリコン基板１０１中のソース領域１０６およびドレイン領域１０９のエクステンション領域１０５に接するように形成する。
このように、本実施の形態のチャネル領域は、シリコン基板１０１に設けられた凹部(第１の凹部２００、第２の凹部２０１)に埋め込まれている。そのため、矩形の凹部を形成することにより、チャネル領域の断面形状を、矩形とすることができる。
ここで、ＮＭＯＳ領域００１中のゲルマニウム・カーボン単結晶膜２０２とＰＭＯＳ領域００２中のゲルマニウム・カーボン単結晶膜２０２を同じＧｅ／Ｃ比率にする。本工程では、Ｇｅ／Ｃ比率を８±０．５の範囲となるように調整する。
【００２７】
ここで、本実施の形態のエピタキシャル法にて、Ｇｅ／Ｃ比率を制御する方法について説明する。
本実施の形態のエピタキシャル成長には、たとえばＣＶＤ法を用いることができる。このとき、成長ガスとして、Ｇｅを含む第１の原料ガス、Ｓｉを含む第２の原料ガス、Ｃを含む第３の原料ガスおよびキャリアガス等を用いる。
そして、第１の原料ガス〜第３の原料ガスの流量比を適宜調整することで、カーボン原子やゲルマニウム原子の濃度について制御することが可能である。これにより、Ｇｅ／Ｃ比率を制御できる。
本実施の形態では、たとえば、ＧｅとＣとの組成比が、８：１となるように、上記Ｇｅを含む第１の原料ガスおよびＣを含む第３の原料ガス等の流量比を調整する。
ここで、第１の原料ガスとしては、ゲルマンガス（ＧｅＨ４）等を用いることができる。Ｓｉを含む第２の原料ガスとしては、塩素系シランガス（例：ＳｉＨ２Ｃｌ２）、ＳｉＨ４等を用いることができる。第３の原料ガスとしては、Ｃ３Ｈ８等を用いることができる。これらを単独または併用することができる。キャリアガスは水素等を用いてもよい。この他、メチルシランガス（ＳｉＨ３ＣＨ３）、塩化水素（ＨＣｌ）等について他の原料ガスを組み合わせてもよい。
なお、本工程では、エピタキシャル成長において、処理時間、基板温度、圧力、等を適宜調整する。
【００２８】
また、本実施の形態では、チャネル領域中の金属元素や炭素原子の原子濃度は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、ＥＥＬＳ（Ｅｌｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）やＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等のその他の分析手法を用いても測定することができる。得られた結果から、Ｇｅ／Ｃ比率が算出される。
【００２９】
続いて、チャネル領域上の第１の孔１１２および第２の孔１１０の内部に、ゲート絶縁膜２０３、ＰＭＯＳメタル電極２０４を形成する（図１０）。続いて、ＮＭＯＳ領域００１では、ＰＭＯＳメタル電極２０４を除去し（図１１）、ゲート絶縁膜２０３上にＮＭＯＳメタル電極２０５およびメタル電極２０６を成膜する（図１２）。
このように、チャネル領域の直上において層間絶縁膜１０８に設けられた孔(第１の孔１１２、第２の孔１１０)中に、ゲート絶縁膜２０３が設けられている。すなわち、本実施の形態では、ゲート絶縁膜２０３は、孔(第１の孔１１２または第２の孔１１０)の底部(チャネル領域の直上部分が底部に相当する)および側壁(ゲートサイドウォール１０７の側壁部分に相当する)に設けられている。
ここで、本実施の形態においては、ゲート絶縁膜２０３としてはハフニウムシリコン窒化酸化膜、ＰＭＯＳメタル電極２０４としては窒化チタン膜、ＮＭＯＳメタル電極２０５としは窒化アルミ膜を用いる。これにより、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
この後、ケミカルメカニカルポリッシングにより、表面を平坦化する。
以上により、図１に示す、第１の実施の形態の半導体装置を得ることができる。
【００３０】
本実施の形態の作用効果について説明する。
本実施の形態においては、ゲート置換プロセスを用いて、シリコン基板１０１中に、シリコンと異なる異種半導体を含むチャネル領域(ゲルマニウム・カーボン単結晶膜２０２)が形成されている。つまり、シリコン基板１０１上のダミーゲート電極を除去するとともに、さらにシリコン基板１０１表面のチャネル予定領域を除去する。この後、シリコンと異なる異種半導体を含むチャネル領域を形成するとともに、このチャネル領域上に新たなゲート電極を形成している。
このように、本実施の形態においては、シリコン基板１０１中に、シリコンと異なる異種半導体を含むチャネル領域が形成されているので、移動度等のデバイス特性の制御性に優れた、半導体装置を得ることができる。
【００３１】
本実施の形態の製造工程においては、シリコン以外の異種半導体材料を含むチャネル領域が露出することを抑制している。すなわち、本実施の形態のゲート置換プロセスを用いることで、チャネル領域に用いるゲルマニウム・カーボン単結晶膜２０２が露出するプロセスは、ゲルマニウム・カーボン単結晶膜２０２を成膜した後からゲート絶縁膜２０３を成膜する工程の間だけとなる。このため、従来のシリコンプロセスとの親和性が高くなり、シリコンプロセスで用いてきた設備を使用することが可能となる。
【００３２】
さらに、本実施の形態のチャネル領域が形成される間は、チャネル形成予定領域のみシリコン基板１０１の表面が露出する。つまり、チャネル形成予定領域上の第１の孔１１２または第２の孔１１０以外の領域においては、シリコン基板１０１の表面は層間絶縁膜１０８等で覆われている。これにより、チャネル領域形成工程中に、チャネル領域中の上記異種半導体がシリコン基板１０１を汚染することを抑制することができる。このため、デバイス特性を向上させることができ、信頼性に優れた半導体装置が実現される。
【００３３】
本実施の形態においては、置換ゲートプロセスを用いて、既存のプロセスライン設備をそのまま使用できる点、安価なシリコン基板を用いることができる点から、低コストで生産が可能となる。
【００３４】
さらに、本実施の形態のチャネル領域として、ゲルマニウム・カーボン単結晶膜２０２を用いている。これにより、チャネル領域に発生するホールの有効質量がシリコンのホールの有効質量よりも軽くなり、一方チャネル領域に発生する電子の有効質量がシリコンの電子の有効質量よりも軽くなる。
すなわち、本実施の形態では、ＮＭＯＳトランジスタの第１のチャネル領域にシリコンよりも電子の有効質量が軽い材料を用い、ＰＭＯＳトランジスタの第２のチャネル領域にシリコンよりもホールの有効質量が軽い材料をそれぞれ適用している。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方の特性を向上させることが可能になる。
【００３５】
本実施の形態において、Ｇｅ／Ｃ比率を８とすることで(８±０．５の範囲は許容される)、ゲルマニウム・カーボンの格子定数は、シリコン結晶の格子定数と良く整合する。その結果、チャネル領域には、歪がなく、且つ、欠陥密度の少ない良好なゲルマニウム・カーボン単結晶膜２０２が形成される。これにより、デバイス特性を向上させることができ、信頼性に優れた半導体装置が実現される。
【００３６】
以上、シリコン基板を用い、チャネル領域に高移動度を有する材料を用いること、且つ、置換ゲートプロセスを用いることで、従来のＭＯＳＦＥＴよりも、高速化と低消費電力化とを低コストで製造することができる。このように、本実施の形態によれば、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
【００３７】
（第２の実施形態）
第２の実施形態では、ＮＭＯＳ領域００１とＰＭＯＳ領域００２それぞれに対して、Ｇｅ／Ｃ比率の異なる第１のチャネル領域と第２のチャネル領域を用いた点が異なる以外は、第１の実施形態と同様である。
【００３８】
図１６は、第２の実施の形態における半導体装置の構成を模式的に示す。図１３〜図１５は、第２の実施の形態の半導体装置の製造工程の手順を模式的に示す。これらの図は、半導体装置の電界効果型トランジスタのチャネル長方向に沿った断面図を示している。
【００３９】
図１６に示すように、ＮＭＯＳ領域００１には、第１のチャネル領域としてゲルマニウム・カーボン単結晶膜３０４が設けられている。ゲルマニウム・カーボン単結晶膜３０４のＧｅ／Ｃ比率は、８．０よりも小さい値とする。このように、シリコン原子より原子半径が小さい炭素原子の濃度を高くすると、第１のチャネル領域中の結晶の格子定数は、シリコン基板結晶の格子定数より小さくなるため、第１のチャネル領域と接しているシリコン基板１０１から反作用が加わることになる。そのため、第１のチャネル領域には、ソース領域１０６およびドレイン領域１０９間のチャネル方向に引っ張り応力が加わる。つまり、第１のチャネル領域のシリコン基板１０１近傍の応力は、チャネル方向に対して引っ張り応力となる。
【００４０】
一方、ＰＭＯＳ領域００２には、第２のチャネル領域としてゲルマニウム・カーボン単結晶膜３０２が設けられている。ゲルマニウム・カーボン単結晶膜３０２のＧｅ／Ｃ比率は、８．０よりも大きい値とする。このように、シリコン原子より原子半径が大きいゲルマニウム原子の濃度を高くすると、第２のチャネル領域中の結晶の格子定数は、シリコン基板結晶の格子定数より大きくなるため、第２のチャネル領域と接しているシリコン基板１０１部分から反作用が加わることになる。そのため、第２のチャネル領域には、ソース領域１０６およびドレイン領域１０９間のチャネル方向に圧縮応力が加わる。つまり、第２のチャネル領域のシリコン基板１０１近傍の応力は、チャネル方向に対して圧縮応力となる。
【００４１】
また、図１６に示すように、第２の実施の形態では、ゲート絶縁膜が多層構造を有している。つまり、ＮＭＯＳ領域００１では、第１のゲート絶縁膜は、ゲルマニウムナイトライド膜３０５およびハフニウムシリケート酸窒化膜３０６から構成され、ＰＭＯＳ領域００２では、第２のゲート絶縁膜は、ゲルマニウムナイトライド膜３０３およびハフニウムシリケート酸窒化膜３０６から構成されている。また、ＮＭＯＳ領域００１では、第１のゲート電極は、メタル電極３０８、ＮＭＯＳメタル電極３０９から構成され、ＰＭＯＳ領域００２では、第２のゲート電極は、ＰＭＯＳメタル電極３０７、メタル電極３０８、ＮＭＯＳメタル電極３０９から構成されている。
【００４２】
次に、第２の実施の形態の半導体装置の製造方法について説明する。
本実施の形態の製造工程において、上記電極を設ける工程は、第１のダミーゲート電極と離間して、シリコン基板１０１上に第２のダミーゲート電極をさらに設ける工程を含み、上記露出させる工程は、第１のダミーゲート電極および前記第２のダミーゲート電極を埋め込むように、シリコン基板１０１上に層間絶縁膜１０８を設けるとともに、層間絶縁膜１０８を研磨して第１のダミーゲート電極および第２のダミーゲート電極の上部を露出させる工程であり、上記凹部を設ける工程は、第１のダミーゲート電極および第２のダミーゲート電極をエッチングにより除去した後、引き続き、シリコン基板１０１をエッチングにより除去して、シリコン基板１０１に第１の凹部２００および第２の凹部２０１を設ける工程であり、上記チャネル領域を形成する工程は、少なくとも第１の凹部２００に保護膜(マスク３０１)を設けた状態で、第２の凹部２０１の内部にシリコンと異なる第２の異種半導体を含む半導体結晶を成長させ、前記シリコンと異なる第２の異種半導体を含む第２のチャネル領域(ゲルマニウム・カーボン単結晶膜３０２)を形成するとともに、第２のチャネル領域上に第２の絶縁膜(ゲルマニウムナイトライド膜３０３)を設けた状態で、保護膜(マスク３０１)を除去して、第１の凹部２００の内部に第１のチャネル領域(ゲルマニウム・カーボン単結晶膜３０４)を形成する工程であり、上記ゲート電極を設ける工程は、第２のチャネル領域上に、第２のゲート絶縁膜(ゲルマニウムナイトライド膜３０３およびハフニウムシリケート酸窒化膜３０６)を介して第２のゲート電極(ＰＭＯＳメタル電極３０７)を設ける工程を、含むものである。
まず、第１の実施の形態と同様にして、図８に示す構造を得る。図８に示すように、ＮＭＯＳ領域００１には、シリコン基板１０１表面に、第１の凹部２００が設けられており、一方ＰＭＯＳ領域００２には、シリコン基板１０１表面に、第２の凹部２０１が設けられている。
【００４３】
続いて、図１３に示すように、ＮＭＯＳ領域００１をマスク３０１して（つまり、少なくとも第１の孔１１２の内壁、第１の凹部２００の内壁および底部にマスク３０１（保護膜）を形成して）、ＰＭＯＳ領域００２の第２の凹部２０１（第２のチャネル予定領域）の内部にのみ、ゲルマニウム・カーボン単結晶膜３０２（第２のチャネル領域）をエピタキシャル成長させる。このとき、第２のチャネル領域において、圧縮応力が掛かるように、Ｇｅ／Ｃ比率を８．０よりも大きい値とする。次に、プラズマ窒化処理により、第２のチャネル領域の表面にゲルマニウムナイトライド膜３０３を形成する（図１３）。
【００４４】
続いて、ＮＭＯＳ領域００１のマスク３０１を取り除き、ＮＭＯＳ領域００１を露出させる。露出したシリコン表面をフッ酸処理した後、第１の凹部２００（第１のチャネル形成予定領域）の内部のみに、ゲルマニウム・カーボン単結晶膜３０４をエピタキシャル法にて成膜する（図１４）。このとき、第１のチャネル領域において、引っ張り応力が掛かるように、Ｇｅ／Ｃ比率を８．０よりも小さい値とする。
また、ＰＭＯＳ領域００２の第２のチャネル領域上には、ゲルマニウムナイトライド膜３０３が設けられている。そのため、ＮＭＯＳ領域００１（第１の孔１１２および第１の凹部２００内部）のみを選択的にフッ酸処理することができる。さらには、引っ張り応力を有するゲルマニウム・カーボン単結晶膜３０４をＮＭＯＳ領域００１（第１の凹部２００内部）に選択的に成膜することが可能となる。
【００４５】
ここで、上述の通り、第１の原料ガスおよび第３の原料ガスの流量比を適宜調整することで、カーボン原子やゲルマニウム原子の濃度について制御することが可能である。これにより、Ｇｅ／Ｃ比率を制御できる。
本実施の形態では、たとえば、Ｃに対するＧｅの組成比が、８より大きくまたは、８より小さくなるように、上記Ｇｅを含む第１の原料ガスおよびＣを含む第３の原料ガス等の流量比を調整する。
【００４６】
続いて、プラズマ窒化処理により、ＮＭＯＳ領域００１表面にゲルマニウムナイトライド膜３０５を形成する（図１４）。続いて、シリコン基板１０１上の前面に、ハフニウムシリケート酸窒化膜３０６、ＰＭＯＳメタル電極３０７を成膜する（図１５）。その後、図１１および図１２に示す、第１の実施形態の工程と同じ方法を用いて、図１６に示す、第２の実施の形態の半導体装置を得ることができる。
【００４７】
第２の実施の形態では、Ｇｅ／Ｃ比率を適宜調整することで、チャネル領域に歪を掛けることが可能となる。ゲルマニウムとカーボンの比率を８．０よりも大きくすれば、チャネル部分に圧縮応力を作用させることが可能となり、ホール移動度をさらに向上させることができる。一方、ゲルマニウムとカーボンの比率を８．０よりも小さくすれば、チャネル部分に引っ張り応力を作用させることが可能となる。このように、Ｇｅ／Ｃ比率の比率を調整することで、電子移動度、ホール移動度がさらに向上できる。これにより、デバイス特性を向上させることができる。
【００４８】
そこで、第２の実施の形態においては、ＮＭＯＳ領域００１では、Ｇｅ／Ｃ比率を８．０よりも小さい値とする。これにより、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が掛かり、チャネル領域の電子の移動度がさらに向上する。一方、ＰＭＯＳ領域００２では、Ｇｅ／Ｃ比率を８．０よりも大きい値とする。これにより、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が掛かり、チャネル領域のホールの移動度がさらに向上する。このように、第２の実施の形態においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方の特性をさらに向上させることが可能になる。
【００４９】
また、本実施の形態では、ＮＭＯＳトランジスタのチャネル領域にシリコンよりも電子の有効質量が軽い材料を用い、ＰＭＯＳトランジスタのチャネル領域にシリコンよりもホールの有効質量が軽い材料をそれぞれ適用することができる。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方の特性を一層向上させることができる。このように、良好な特性を有するＭＯＳＦＥＴを作成することが可能となる。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば、ゲート絶縁膜の工程において、酸化膜、酸窒化膜、あるいは、ランタンオキサイド膜、ジルコンオキサイド膜等のＨｉｇｈ−ｋゲート絶縁膜、あるいは、それら絶縁膜を積み重ねた積層構造を用いてもよい。
【００５１】
本実施の形態では、ゲルマニウム・カーボンの代わりに、シリコン・ゲルマニウムを用いてもよい。これにより、チャネル領域中のシリコンとゲルマニウムとの比率を調整することで、圧縮応力を有するチャネル領域を形成することができる。また、シリコン・ゲルマニウム・カーボンを用いても、ゲルマニウム原子と炭素原子との組成比を調整することで、ゲルマニウム・カーボンと同様に、歪の無いチャネル領域または歪が有るチャネル領域を形成できる。または、ゲルマニウムを用いても、圧縮応力を有するチャネル領域を形成することができる。
このようなチャネル領域を用いることで、電解効果型トランジスタの移動度をさらに増大させることができる。以上により、本実施の形態の半導体装置において、移動度等のデバイス特性を良好に制御することができる。
【００５２】
ここで、上記文献記載の従来技術は、デバイス特性を十分に向上させることが、困難であった。
これに対して、本実施の形態においては、Ｇｅ／Ｃ比率の下限値は、たとえば、５以上とすることができる。また、Ｇｅ／Ｃ比率の上限値は、たとえば、１５以下とすることができる。この範囲であれば、より結晶性が向上し、信頼性が優れるとともに、デバイス特性が優れる、半導体装置が得られる。
【００５３】
本実施の形態では、キャリアの有効質量が軽くなる材料は、ゲルマニウム・カーボンに加えて、シリコン・ゲルマニウム、ゲルマニウム、シリコン・ゲルマニウム・カーボン等を用いることができる。これらは、エピタキシャル法により、チャネル領域に選択的に成長させた、単結晶膜であることが望ましい。
【００５４】
また、シリコンの電子の有効質量よりも軽い材料として、ガリウム砒素、インジウム砒素、インジウムリン、インジウムアンチモン等を用いることができる。一方、シリコンのホールの有効質量よりも軽い材料として、インジウム砒素、インジウムアンチモン等を用いることができる。このような材料を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにそれぞれ適用しても、本実施の形態と同様の効果が得られる。
【００５５】
本実施の形態のチャネル領域の断面形状は、上述の矩形(長方形)に限定されずに、たとえば、正方形や台形等でもよい。このとき、本実施の形態の製造工程において、凹部(たとえば、第１の凹部２００、第２の凹部２０１)について、断面形状が正方形や台形となるように形成すれば、その凹部に埋め込まれるチャネル領域の断面形状を、正方形や台形等のような形状にすることができる。
【００５６】
本発明は、シリコン集積回路デバイスの構造、特に電界効果型トランジスタにおいて、オン電流を向上させる構造およびその製造方法に適用することができる。
【符号の説明】
【００５７】
００１ ＮＭＯＳ領域
００２ ＰＭＯＳ領域
１０１ シリコン基板
１０２ 素子分離領域
１０３ シリコン酸化膜
１０４ ポリシリコン
１０５ エクステンション領域
１０６ ソース領域
１０７ ゲートサイドウォール
１０８ 層間絶縁膜
１０９ ドレイン領域
１１０ 第２の孔
１１２ 第１の孔
２００ 第１の凹部
２０１ 第２の凹部
２０２ ゲルマニウム・カーボン単結晶膜
２０３ ゲート絶縁膜
２０４ ＰＭＯＳメタル電極
２０５ ＮＭＯＳメタル電極
２０６ メタル電極
３０１ マスク
３０２ ゲルマニウム・カーボン単結晶膜
３０３ ゲルマニウムナイトライド膜
３０４ ゲルマニウム・カーボン単結晶膜
３０５ ゲルマニウムナイトライド膜
３０６ ハフニウムシリケート酸窒化膜
３０７ ＰＭＯＳメタル電極
３０８ メタル電極
３０９ ＮＭＯＳメタル電極
【特許請求の範囲】
【請求項１】
シリコン基板上にＭＯＳトランジスタを備える半導体装置であって、
前記ＭＯＳトランジスタは、
前記シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両脇の前記シリコン基板の表面近傍に設けられたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に接するように、前記ゲート電極直下の前記シリコン基板中に設けられた、チャネル領域と、を備え、
前記チャネル領域が、シリコンと異なる異種半導体を含む、半導体装置。
【請求項２】
前記シリコン基板に設けられた凹部をさらに備え、
前記チャネル領域は、前記凹部に埋め込まれた前記異種半導体を含む、請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板上に設けられた層間絶縁膜と、
前記チャネル領域の直上において前記層間絶縁膜に設けられた孔と、をさらに備え、
前記ゲート絶縁膜は、前記孔の底部および側壁に設けられている請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル領域は、シリコン・ゲルマニウム、ゲルマニウム、ゲルマニウム・カーボンまたはシリコン・ゲルマニウム・カーボンを含む、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、７．５以上、８．５以下である、請求項４に記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、８．０より大きい、請求項４に記載の半導体装置。
【請求項７】
前記ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、８．０より小さい、請求項４に記載の半導体装置。
【請求項８】
前記Ｐチャネルトランジスタの前記チャネル領域に発生するホールの有効質量は、シリコンのホールの有効質量よりも軽い、請求項６に記載の半導体装置。
【請求項９】
前記Ｎチャネルトランジスタの前記チャネル領域に発生する電子の有効質量は、シリコンの電子の有効質量よりも軽い、請求項７に記載の半導体装置。
【請求項１０】
前記ゲート電極の延設方向に対する直交方向において、前記チャネル領域の断面形状は、矩形である、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極の側壁に前記ゲート絶縁膜が設けられており、
前記ゲート電極の延設方向に対して直交方向において、前記ゲート電極および前記ゲート絶縁膜の合計幅と、前記チャネル領域のチャネル長とが同一である、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
シリコン基板上に第１のダミーゲート電極を設ける工程と、
前記第１のダミーゲート電極の両脇の前記シリコン基板の表面近傍に、ソース領域およびドレイン領域を設ける工程と、
前記第１のダミーゲート電極を埋め込むように、前記シリコン基板上に層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極の上部を露出させる工程と、
前記第１のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に第１の凹部を設ける工程と、
前記第１の凹部の内部にシリコンと異なる第１の異種半導体を含む半導体結晶を成長させ、前記第１の異種半導体を含む第１のチャネル領域を形成する工程と、
前記第１のチャネル領域上に、第１のゲート絶縁膜を介して第１のゲート電極を設ける工程と、を含む、半導体装置の製造方法。
【請求項１３】
前記電極を設ける工程は、前記第１のダミーゲート電極と離間して、前記シリコン基板上に第２のダミーゲート電極をさらに設ける工程を含み、
前記露出させる工程は、前記第１のダミーゲート電極および前記第２のダミーゲート電極を埋め込むように、前記シリコン基板上に前記層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極および前記第２のダミーゲート電極の上部を露出させる工程であり、
前記凹部を設ける工程は、前記第１のダミーゲート電極および前記第２のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に前記第１の凹部および第２の凹部を設ける工程であり、
前記チャネル領域を形成する工程は、少なくとも前記第１の凹部に保護膜を設けた状態で、前記第２の凹部の内部にシリコンと異なる第２の異種半導体を含む半導体結晶を成長させ、前記シリコンと異なる第２の異種半導体を含む第２のチャネル領域を形成するとともに、前記第２のチャネル領域上に第２の絶縁膜を設けた状態で、前記保護膜を除去して、前記第１の凹部の内部に前記第１のチャネル領域を形成する工程であり、
前記ゲート電極を設ける工程は、前記第２のチャネル領域上に、前記第２のゲート絶縁膜を介して第２のゲート電極を設ける工程をさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１および第２のチャネル領域は、シリコン・ゲルマニウム、ゲルマニウム、ゲルマニウム・カーボンまたはシリコン・ゲルマニウム・カーボンを含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のチャネル領域のシリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、第２のチャネル領域の前記比率と異なる、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のダミーゲート電極が除去された部分の前記層間絶縁膜中の側壁と、前記第１の凹部の側壁とが、略同一平面を構成する、請求項１２から１５のいずれかに記載の半導体装置の製造方法。
【請求項１】
シリコン基板上にＭＯＳトランジスタを備える半導体装置であって、
前記ＭＯＳトランジスタは、
前記シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両脇の前記シリコン基板の表面近傍に設けられたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に接するように、前記ゲート電極直下の前記シリコン基板中に設けられた、チャネル領域と、を備え、
前記チャネル領域が、シリコンと異なる異種半導体を含む、半導体装置。
【請求項２】
前記シリコン基板に設けられた凹部をさらに備え、
前記チャネル領域は、前記凹部に埋め込まれた前記異種半導体を含む、請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板上に設けられた層間絶縁膜と、
前記チャネル領域の直上において前記層間絶縁膜に設けられた孔と、をさらに備え、
前記ゲート絶縁膜は、前記孔の底部および側壁に設けられている請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル領域は、シリコン・ゲルマニウム、ゲルマニウム、ゲルマニウム・カーボンまたはシリコン・ゲルマニウム・カーボンを含む、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、７．５以上、８．５以下である、請求項４に記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、８．０より大きい、請求項４に記載の半導体装置。
【請求項７】
前記ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記チャネル領域において、前記シリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、８．０より小さい、請求項４に記載の半導体装置。
【請求項８】
前記Ｐチャネルトランジスタの前記チャネル領域に発生するホールの有効質量は、シリコンのホールの有効質量よりも軽い、請求項６に記載の半導体装置。
【請求項９】
前記Ｎチャネルトランジスタの前記チャネル領域に発生する電子の有効質量は、シリコンの電子の有効質量よりも軽い、請求項７に記載の半導体装置。
【請求項１０】
前記ゲート電極の延設方向に対する直交方向において、前記チャネル領域の断面形状は、矩形である、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極の側壁に前記ゲート絶縁膜が設けられており、
前記ゲート電極の延設方向に対して直交方向において、前記ゲート電極および前記ゲート絶縁膜の合計幅と、前記チャネル領域のチャネル長とが同一である、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
シリコン基板上に第１のダミーゲート電極を設ける工程と、
前記第１のダミーゲート電極の両脇の前記シリコン基板の表面近傍に、ソース領域およびドレイン領域を設ける工程と、
前記第１のダミーゲート電極を埋め込むように、前記シリコン基板上に層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極の上部を露出させる工程と、
前記第１のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に第１の凹部を設ける工程と、
前記第１の凹部の内部にシリコンと異なる第１の異種半導体を含む半導体結晶を成長させ、前記第１の異種半導体を含む第１のチャネル領域を形成する工程と、
前記第１のチャネル領域上に、第１のゲート絶縁膜を介して第１のゲート電極を設ける工程と、を含む、半導体装置の製造方法。
【請求項１３】
前記電極を設ける工程は、前記第１のダミーゲート電極と離間して、前記シリコン基板上に第２のダミーゲート電極をさらに設ける工程を含み、
前記露出させる工程は、前記第１のダミーゲート電極および前記第２のダミーゲート電極を埋め込むように、前記シリコン基板上に前記層間絶縁膜を設けるとともに、前記層間絶縁膜を研磨して前記第１のダミーゲート電極および前記第２のダミーゲート電極の上部を露出させる工程であり、
前記凹部を設ける工程は、前記第１のダミーゲート電極および前記第２のダミーゲート電極をエッチングにより除去した後、引き続き、前記シリコン基板をエッチングにより除去して、前記シリコン基板に前記第１の凹部および第２の凹部を設ける工程であり、
前記チャネル領域を形成する工程は、少なくとも前記第１の凹部に保護膜を設けた状態で、前記第２の凹部の内部にシリコンと異なる第２の異種半導体を含む半導体結晶を成長させ、前記シリコンと異なる第２の異種半導体を含む第２のチャネル領域を形成するとともに、前記第２のチャネル領域上に第２の絶縁膜を設けた状態で、前記保護膜を除去して、前記第１の凹部の内部に前記第１のチャネル領域を形成する工程であり、
前記ゲート電極を設ける工程は、前記第２のチャネル領域上に、前記第２のゲート絶縁膜を介して第２のゲート電極を設ける工程をさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１および第２のチャネル領域は、シリコン・ゲルマニウム、ゲルマニウム、ゲルマニウム・カーボンまたはシリコン・ゲルマニウム・カーボンを含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のチャネル領域のシリコン・ゲルマニウム・カーボンまたは前記ゲルマニウム・カーボン中の、炭素原子に対するゲルマニウム原子の比率が、第２のチャネル領域の前記比率と異なる、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のダミーゲート電極が除去された部分の前記層間絶縁膜中の側壁と、前記第１の凹部の側壁とが、略同一平面を構成する、請求項１２から１５のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−３５１２６（Ｐ２０１１−３５１２６Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１７９２４０（Ｐ２００９−１７９２４０）
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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