半導体装置及びその製造方法
【課題】微細化されても、ｐチャネルトランジスタのチャネル領域には圧縮歪を、ｎチャネルトランジスタのチャネル領域には引っ張り歪をそれぞれ効果的に印加できる新しい歪技術を提供する。
【解決手段】ｐチャネルトランジスタ１０５のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極１１０を有する。ｎチャネルトランジスタ１０６のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極１１６を有する。
【解決手段】ｐチャネルトランジスタ１０５のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極１１０を有する。ｎチャネルトランジスタ１０６のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極１１６を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳細には、高誘電率ゲート絶縁膜を有するゲート電極構造を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
相補型ＭＯＳ（ＣＭＯＳ：complementary metal oxide semiconductor ）デバイスでは、ＮＭＯＳとＰＭＯＳの２種類のトランジスタが用いられている。ここで、ＮＭＯＳトランジスタでは電子の移動によって電流のオン／オフの制御が行われ、ＰＭＯＳトランジスタでは正孔の移動によって電流のオン／オフの制御が行われる。
【０００３】
トランジスタのオン時にチャネルに流れるオン電流の大きさＩdmaxは次式のように表現される。
【０００４】
Ｉdmax＝（１／２）・μ・（Ｗ／Ｌ）・Ｃox・（Ｖg −Ｖth）2 ・・・（式１）
ここで、μはチャネルとなる反転層におけるキャリアの移動度、Ｗはトランジスタのゲート幅、Ｌはトランジスタのゲート長さ、Ｃoxはゲート絶縁膜の容量（以下、ゲート容量と称する）、Ｖg はゲート電圧、Ｖthは閾値電圧である。
【０００５】
前記（式１）から、より高速化するためには、つまり、より大きなオン電流を得るためには、μ、Ｗ、Ｃox又は（Ｖg −Ｖth）を増大させるか、又はＬを縮小させることが必要であることがわかる。従来、半導体装置の高速化はＬの縮小、つまり、トランジスタ形状の微細化によって進められてきた。しかし、近年、リソグラフィー技術の進歩が止まりつつあり、微細化によってトランジスタのオン電流を向上させるのではなく、μ又はＣoxを増大させる技術が進化している。
【０００６】
Ｃoxは、後記（式２）で表され、Ｃoxを増大させるためには、ゲート絶縁膜の比誘電率εr を増大させるか、又はゲート絶縁膜の物理膜厚Ｔoxを縮小させることが必要である。すなわち、以上に述べた要因のうちゲート絶縁膜に関わる要因は、比誘電率εr の増大、及びゲート絶縁膜の物理膜厚Ｔoxの縮小である。そこで、従来、オン電流向上を目指して、ゲート絶縁膜の物理膜厚（酸化膜厚）Ｔoxの極薄化等が試みられてきた。
【０００７】
Ｃox＝ε0 ・εr ・（Ｓ／Ｔox）・・・（式２）
尚、（式２）において、ε0 は真空の誘電率であり、Ｓはゲート面積である。
【０００８】
従来、ＣＭＯＳデバイスのゲート絶縁膜としては一般的にシリコン酸化膜（比誘電率は３．９程度）が用いられてきた。しかし、トランジスタの微細化に伴い、シリコン酸化膜からなるゲート絶縁膜が薄膜化されると、リーク電流が増大し、高い消費電力及び待機電力を持つデバイスとなる。そこで、４．０以上の比誘電率を持つゲート絶縁膜（つまり高誘電率ゲート絶縁膜）を用いることによって、実際の膜厚をシリコン酸化膜よりも厚くしながらも、実効的な膜厚（ＥＯＴ：equivalent oxide thickness）を薄膜化すること、つまりHigh-kゲート絶縁膜技術の開発が進んでいる。
【０００９】
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート絶縁膜とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象により、High-kゲート絶縁膜とポリシリコンゲート電極との間に空乏層容量が形成されてしまい、その結果、ＥＯＴが薄いというHigh-kゲート絶縁膜の利点が失われてしまう。すなわち、ゲート電極の空乏化を防ぐためには、High-kゲート絶縁膜と金属ゲート電極との組み合わせが必須であり、High-kゲート絶縁膜／金属ゲート電極の積層体による適正な閾値電圧（Ｖｔ）の制御がＣＭＯＳデバイスを構築する上で重要な課題となっている。
【００１０】
従来のシリコン酸化膜ゲート絶縁膜／ポリシリコンゲート電極では、ポリシリコン中にホウ素やリンなどの不純物をイオン注入し、熱処理によって活性化することにより、ポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、例えばホウ素をイオン注入した場合には５．１５ｅＶまで向上させることができ、それによってＮＭＯＳ及びＰＭＯＳのそれぞれのＶｔの制御が可能となった。しかし、High-kゲート絶縁膜を用いると、High-kゲート絶縁膜中に存在する高密度のトラップによりフェルミレベルが固定されてしまうというフェルミレベルピニング現象が起こるため、イオン注入によるドーピングレベルでは仕事関数を変化させることができなくなった。すなわち、イオン注入による閾値電圧の制御は不可能となった。また、金属ゲート電極とポリシリコンゲート電極とを組み合わせたＭＩＰＳ（Metal-Inserted-Poly-Si Stack）と呼ばれる構造においても、イオン注入による仕事関数の調整は難しい。従って、High-kゲート絶縁膜／金属ゲート電極においては、ゲート電極に用いられる金属の仕事関数がＶｔ制御に対して支配的になる。
【００１１】
High-kゲート絶縁膜／金属ゲート電極における仕事関数の研究においては、金属ゲート電極材料として、チタン、タングステン、タンタル又はモリブデンの窒化物が用いられている。特に、ＤＲＡＭ（dynamic random access memory）電極材料として従来から用いられてきたチタンやタングステンの窒化物が、ドライエッチングやウェットエッチングなどの加工特性の点で金属ゲート電極材料として扱いやすく、実用化が進められている。
【００１２】
ところで、前記（式１）中のμ（移動度）を増大させるために、近年、チャネル領域に歪を加えてトランジスタを高速化させる技術が報告されている。当該技術においては、まず、トランジスタのソース・ドレイン領域に歪みを生成するための歪み発生層を形成する。例えば、ＰＭＯＳトランジスタにおいては、シリコン（Ｓｉ）原子よりも格子間隔が大きいゲルマニウム（Ｇｅ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば特許文献１参照）。ゲルマニウムを導入することにより、チャネル領域のＳｉ格子に圧縮歪を加えることができ、それにより、正孔の移動度が向上するため、ＰＭＯＳトランジスタの動作を高速化できる。一方、ＮＭＯＳトランジスタにおいては、Ｓｉ原子よりも格子間隔が小さい炭素（Ｃ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば特許文献２参照）。炭素を導入することにより、チャネル領域のＳｉ格子に引っ張り歪みを加えることができ、それにより、電子の移動度が向上するため、ＮＭＯＳトランジスタの動作を高速化できる。炭素をソース・ドレイン領域に導入して歪み発生層を形成する方法としては、次の２つが知られている（例えば特許文献２、非特許文献１及び非特許文献２参照）。１つ目は、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いて、ソース・ドレイン領域をくりぬいて形成したリセス部に選択的に歪み発生層をエピタキシャル成長させる方法である。２つ目は、炭素をソース・ドレイン領域にイオン注入して９００℃程度の熱処理を行うことにより固相成長を起こさせ、シリコンと炭素とを結合させる方法である。
【００１３】
その他、チャネル領域に歪みを導入するために、膜応力を持つＳｉＮ膜をコンタクトライナー膜として形成する例がある（例えば特許文献３参照）。本例では、層間絶縁膜にコンタクトホールを形成するためにエッチングを行う際にエッチングストップ膜として形成されていたライナー膜を利用して、チャネル領域に応力を印加する。より具体的には、膜応力を持つＳｉＮ膜をライナー膜として使用する場合、ＮＭＯＳに対しては引張り応力を持つＳｉＮ膜を形成し、ＰＭＯＳに対しては圧縮応力を持つＳｉＮ膜を形成する。この方法を用いてキャリア移動度を大きく向上させるためには、ライナー膜の膜厚を厚くすることにより、チャネル領域に印加される歪量を大きくすればよい。また、ＮＭＯＳにおいて使用するＳｉＮ膜については、多くの場合、成膜後の処理により膜収縮を生じさせて引張り応力を発生させる方法が用いられている。
【００１４】
尚、ライナー膜の膜厚を大きくする場合、ライナー膜を多層構造にすることも知られている。この場合、一層毎に膜収縮を行っても良い。ライナー膜を多層化する構造については、例えば特許文献４に報告されている。
【００１５】
また、チャネル領域に効果的に歪を与えるためには、大きな応力を持つ膜が、チャネル領域に近づくほど好ましい。近年、例えば、ディスポーザブル・サイドウォール技術によって、ライナー膜を形成する前にサイドウォールを除去した後、応力を持ったライナー膜を形成する方法が提案されている（例えば特許文献５参照）。また、Σ型ＳｉＧｅソース・ドレイン領域を形成することにより、できる限りチャネル領域に近いところまでＳｉＧｅエピタキシャル層を形成することによって、チャネル領域に加える歪を増大させる方法も提案されている（例えば非特許文献３参照）。しかし、これらの方法はいずれも、ＮＭＯＳかＰＭＯＳかで選択的に成膜を実施する工程を要するため、マスク費用や工程数が膨大になる等の問題を有しており、トランジスタ能力向上に対する費用対効果が小さい。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−１９６５４９号公報
【特許文献２】特開２００６−２１６９５５号公報
【特許文献３】特開２００３−０６００７６号公報
【特許文献４】特許第３０５０１９３号公報
【特許文献５】特開２００８−０９１５３６号公報
【非特許文献】
【００１７】
【非特許文献１】Yee-Chia Yeo、"SSDM"、2006年、p.162-163
【非特許文献２】Yaocheng Liu 他、"VLSI Tech. Dig."、2007年、p.44-45
【非特許文献３】Hiroyuki Ota 他、Technical report of IEICE. SDM 105(541)、2006年１月13日、p.13-16
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、チャネル領域に歪を加えてトランジスタを高速化させる前述の従来技術には以下のような問題点がある。
【００１９】
まず、微細化と高集積化がさらに進められると、各素子同士の間隔が小さくなり、ＭＯＳトランジスタ間の距離も縮小される。このため、ライナー膜の膜厚を大きくすると、トランジスタのソース領域及びドレイン領域のそれぞれの上にもライナー膜が厚く形成されるので、隣り合うＭＯＳトランジスタのゲート電極同士の間の領域もライナー膜によって埋まってしまう。これにより、コンタクト形成が困難になる等の問題が生じる。
【００２０】
また、ソース領域及びドレイン領域にＳｉＧｅエピタキシャル層を形成する技術については、例えば、ＳＲＡＭ（static random access memory）領域のようにＳＴＩ（shallow trench isolation）によって互いに分離されたＮＭＯＳ及びＰＭＯＳがひしめき合っている領域では、ＳｉＯ2 で形成されているＳＴＩ端でエピタキシャル成長が生じないので、チャネルに歪を印加することが難しくなる。すなわち、微細化が進むと、ＳｉＧｅエピタキシャル歪Ｓｉ技術を適用することが難しくなる。
【００２１】
以上のように、従来の歪技術には、微細化に伴ってチャネル領域に印加できる歪量が小さくなるという問題があるため、デザインルールが３２ｎｍ以降のＣＭＯＳデバイスへの対応が困難である。
【００２２】
そこで、本発明は、微細化されても、ｎチャネルトランジスタのチャネル領域には引っ張り歪を、ｐチャネルトランジスタのチャネル領域には圧縮歪をそれぞれ効果的に印加できる新しい歪技術を提供することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するために、本願発明者らは、金属（メタル）ゲート電極を構成する膜が持つ内部応力に着目し、詳細な評価を行った結果、次のような発明を想到した。
【００２４】
すなわち、本発明に係る第１の半導体装置は、基板におけるｎチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有する。
【００２５】
本発明に係る第１の半導体装置によると、ｎチャネルメタル電極が圧縮内部応力を持つ（つまりｎチャネルメタル電極自体は膨張しようとしている）ため、ｎチャネルトランジスタのチャネル領域には、ｎチャネルメタル電極の内部応力とは逆方向の引っ張り歪が印加される。ここで、ｎチャネルメタル電極の下側のゲート絶縁膜（例えばHigh-kゲート絶縁膜）の厚さは高々数ｎｍ程度であるため、ｎチャネルメタル電極はチャネル領域に非常に近接しているので、ゲート電極の上側に形成されるライナー膜による応力印加と比べて、ｎチャネルメタル電極によりチャネル領域に対して効果的に歪を加えることができる。また、実施形態で詳細に述べるように、ｎチャネルメタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるので、微細化されても、ｎチャネルトランジスタのチャネル領域に引っ張り歪を効果的に印加することができる。
【００２６】
また、本発明に係る第２の半導体装置は、基板におけるｐチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有する。
【００２７】
本発明に係る第２の半導体装置によると、ｐチャネルメタル電極が引っ張り内部応力を持つ（つまりｐチャネルメタル電極自体は収縮しようとしている）ため、ｐチャネルトランジスタのチャネル領域には、ｐチャネルメタル電極の内部応力とは逆方向の圧縮歪が印加される。ここで、ｐチャネルメタル電極の下側のゲート絶縁膜（例えばHigh-kゲート絶縁膜）の厚さは高々数ｎｍ程度であるため、ｐチャネルメタル電極はチャネル領域に非常に近接しているので、ゲート電極の上側に形成されるライナー膜による応力印加と比べて、ｐチャネルメタル電極によりチャネル領域に対して効果的に歪を加えることができる。また、実施形態で詳細に述べるように、ｐチャネルメタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるので、微細化されても、ｐチャネルトランジスタのチャネル領域に引っ張り歪を効果的に印加することができる。
【００２８】
また、本発明に係る第３の半導体装置は、基板におけるｎチャネルトランジスタ形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記基板におけるｐチャネルトランジスタ形成領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、前記第１のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有し、前記第２のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有する。
【００２９】
本発明に係る第３の半導体装置によると、前述の本発明に係る第１及び第２の半導体装置の効果を合わせた効果を得ることができる。
【発明の効果】
【００３０】
本発明によれば、ｎチャネルトランジスタのチャネル領域には引っ張り歪を、ｐチャネルトランジスタのチャネル領域には圧縮歪をそれぞれ効果的に印加することができる。また、メタルゲート電極を構成する膜が持つ内部応力を利用してチャネル領域に歪を印加するため、微細化されても、つまり、トランジスタ間のピッチが縮小しても、ライナー膜やＳｉＧｅソース・ドレイン等の従来の歪技術のように、制約を受けることがない。
【００３１】
さらに、本発明によれば、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】図２は、引っ張り内部応力を持つメタル電極膜及び圧縮内部応力を持つメタル電極膜をそれぞれシリコンウェハ上に形成した場合のウェハ反り量を本願発明者らが調べた結果を示している。
【図３】図３は、チャネル領域にかかる歪量のメタル電極膜（ＴｉＮ膜）の膜厚に対する依存性を本願発明者らが調べた結果を示している。
【図４】図４は、本発明の第１の実施形態に係る半導体装置におけるｎチャネルトランジスタの駆動能力を示す図である。
【図５】図５は、本発明の第１の実施形態に係る半導体装置におけるｐチャネルトランジスタの駆動能力を示す図である。
【図６】図６（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施形態に係る半導体装置、具体的には、ＣＭＯＳ構造を有する半導体装置の概略構成を示す断面図である。
【００３５】
図１に示すように、例えばシリコンからなる半導体基板１０１上には、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層１０４が形成されており、これにより、ｐチャネルトランジスタ１０５とｎチャネルトランジスタ１０６とが区画されている。ｐチャネルトランジスタ１０５の半導体基板１０１には例えばイオン注入によりｎ型ウェル領域１０２が形成されていると共に、ｎチャネルトランジスタ１０６の半導体基板１０１には例えばイオン注入によりｐ型ウェル領域１０３が形成されている。
【００３６】
ｐチャネルトランジスタ１０５は、例えばイオン注入により形成されたｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８を備えていると共に、例えばHigh-k絶縁膜により構成されたゲート絶縁膜１０９上に、本実施形態の特徴の１つである引っ張り内部応力を持つメタル電極１１０を備えている。尚、メタル電極１１０上には、例えばホウ素などの不純物をイオン注入したポリシリコン電極１１１が形成されており、メタル電極１１０とポリシリコン電極１１１とによって、ｐチャネルトランジスタ１０５のゲート電極が構成されていると共に、当該ゲート電極側壁上には、例えばシリコン窒化膜又はシリコン酸化膜等からなる絶縁性サイドウォールスペーサ１１２が形成されている。
【００３７】
尚、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びポリシリコンゲート電極１１１のそれぞれの表面部に、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）等からなるシリサイド化層が形成されていても良い。また、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８に、ゲルマニウム（Ｇｅ）を例えば１０atomic％〜３０atomic％程度含んだＳｉＧｅエピタキシャル層が形成されていても良い。
【００３８】
一方、ｎチャネルトランジスタ１０６は、例えばイオン注入により形成されたｎ型ソース・ドレイン領域１１３及びｎ型エクステンション領域１１４を備えていると共に、例えば、High-kゲート絶縁膜により構成されたゲート絶縁膜１１５上に、本実施形態の特徴である圧縮内部応力を持つメタル電極１１６を備えている。尚、メタル電極１１６上には、例えばリンなどの不純物をイオン注入したポリシリコン電極１１７が形成されており、メタル電極１１６とポリシリコン電極１１７とによって、ｎチャネルトランジスタ１０６のゲート電極が構成されていると共に、当該ゲート電極側壁上には、例えばシリコン窒化膜又はシリコン酸化膜等からなる絶縁性サイドウォールスペーサ１１８が形成されている。
【００３９】
尚、図示は省略しているが、ｎ型ソース・ドレイン領域１１３及びポリシリコンゲート電極１１７のそれぞれの表面部に、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）等からなるシリサイド化層が形成されていても良い。また、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８に、ゲルマニウム（Ｇｅ）を例えば１０atomic％〜３０atomic％程度含んだＳｉＧｅエピタキシャル層が形成されていても良い。また、図示は省略しているが、ｎ型ソース・ドレイン領域１１３及びｎ型エクステンション領域１１４に、炭素（Ｃ）を例えば１atomic％〜３atomic％程度含んだカーボンドープＳｉエピタキシャル層が形成されていても良い。
【００４０】
また、本実施形態において、ｐチャネルトランジスタ１０５のゲート絶縁膜（High-kゲート絶縁膜）１０９は、例えばＨｆ又はＺｒとＳｉとを含んだ酸化膜から構成されたHigh-k膜中に、仕事関数を制御するためのＡｌやＴａなどを含ませたものである。また、ｎチャネルトランジスタ１０６のゲート絶縁膜（High-kゲート絶縁膜）１１５は、例えばＨｆ又はＺｒとＳｉとを含んだ酸化膜から構成されたHigh-k膜中に、仕事関数を制御するためのＬａやＭｇなどを含ませたものである。
【００４１】
さらに、本実施形態において、ｐチャネルトランジスタ１０５のメタル電極１１０、及びｎチャネルトランジスタ１０６のメタル電極１１６はそれぞれ、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であってもよい。ここで、前述のように、ｐチャネルトランジスタ１０５のメタル電極１１０は引っ張り内部応力を持ち、ｎチャネルトランジスタ１０６のメタル電極１１６は圧縮内部応力を持つ。
【００４２】
ところで、従来の歪技術においては、コンタクトエッチングストッパーとなるライナー膜を内部応力の大きいシリコン窒化膜により形成することによって、チャネル領域に歪を加えたり、又は、ソース・ドレイン領域にＳｉＧｅやＳｉＣをエピタキシャル成長により埋め込むことによって、チャネル領域に歪を加えたりしていた。しかし、トランジスタの微細化及び高集積化により、隣り合うゲート同士の間でライナー窒化膜の埋め込み不良が生じる場合がある。また、ＳＴＩからゲートまでの距離、つまりソース・ドレイン領域の面積縮小に起因して、Ｓｉ結晶ではなくＳｉＯ2 により形成されているＳＴＩの端部でエピタキシャル成長が起こらず、埋め込み不良、又はソース・ドレインへのコンタクトホールの接続不良が生じる場合がある。これらの不良が生じた場合、歩留りが低下する等の問題が生じる。
【００４３】
それに対して、本実施形態では、最もチャネル領域に近いゲート絶縁膜上に形成されているメタル電極によって、チャネル領域への歪を制御するため、ゲート間距離やソース・ドレイン領域の面積に関係なく、チャネル領域に適切な歪を効果的に加えることができる。これにより、ｐチャネルトランジスタ１０５及びｎチャネルトランジスタ１０６のそれぞれの駆動能力、つまりＣＭＯＳトランジスタの駆動能力を向上させることができる。
【００４４】
また、本実施形態では、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【００４５】
チャネル領域に加えれる歪量については、下記（式３）（フックの法則）に示すように、バルクに加えられる歪量と同様に、力を与える「応力」と「ヤング率（縦弾性係数）」とから見積ることが可能である。ヤング率は、弾性範囲で単位歪当たり、どれだけの応力が必要であるかを決める定数である。
【００４６】
［歪ε］＝［応力σ］／［ヤング率Ｅ］・・・（式３）
尚、応力方向が一方向である引っ張り応力又は圧縮応力の方向に沿った歪量は、前記（式３）の一次方程式から求めることが可能であるが、実際のデバイスでは、３次元の物体中の応力を考慮する必要があるので、３次の正方行列によってテンソル成分を表示して歪量のシミュレーションを行う。
【００４７】
また、例えばチタン窒化膜（ＴｉＮ）のヤング率はＴｉとＮとの組成比に依存しており、化学量論比に近いＴｉＮではヤング率が増大する一方、化学量論比よりも窒素比率が低下するとヤング率も低下する。
【００４８】
ヤング率の測定方法には、膜歪み法（the membrane deflection method）、押し込み試験（the indentation test）、ブリリュアン散乱法（Brillouin scattering technique）、超音波顕微鏡（the ultrasonic microscopy ）、共鳴振動法（the resonance vibration test）等の数種類の静的又は動的な方法が存在する。しかし、これらの方法は、特別の試料調製を必要とするなどの特徴があるため、微細な半導体デバイスで用いられるナノメーターレベルの厚さを持つ膜のヤング率測定には不向きである。
【００４９】
そこで、本実施形態においては、厚さ数１０ｎｍのメタル電極膜（具体的には厚さ１５ｎｍのＴｉＮ膜）のヤング率を測定するためにレーザー誘導音波を用いた。具体的には、試料表面にパルスレーザーを照射して表面弾性波を発生させ、その伝播速度の周波数依存性（分散曲線）を測定した。この分散曲線は、ヤング率、密度、ポアソン比、膜厚の４パラメータで決定されるため、分散曲線を測定すると共に既知のパラメータを入力することによって、未知のパラメータをフィッティングで求めることが可能となる。
【００５０】
ヤング率の測定試料は、シリコン基板上に形成した厚さ１００ｎｍのシリコン酸化膜上に厚さ１５ｎｍのＴｉＮ膜を形成した構造を持つ。ＴｉＮ膜の膜密度を５．４３ｇ／ｃｍ3 、ポアソン比を０．２１としてヤング率を計算したところ、例えばＰＶＤ（physical vapor deposition）により形成したＴｉＮ膜は８８３ＧＰａという非常に大きいヤング率を持つことが分かった。また、ＡＬＤ（Atomic Layer Deposition ）により形成したＴｉＮ膜も８１０ＧＰａという非常に大きいヤング率を持つことが分かった。
【００５１】
一方、応力の測定方法としては、シリコン基板（ウェハ）のそり量を用いた測定方法が一般的である。すなわち、シリコン基板上で成膜を行うと、シリコン基板の熱膨張係数と膜の熱膨張係数とが異なるため、基板が凹状又は凸状に反り、この反り（曲率半径）の変化量によりストレスを測定することができる。このウェハ反り測定は、ウェハの中心と重心とが一致するように３点でウェハを支持した状態で、各測定位置でのウェハと光源との焦点距離が一定となるように光源位置を移動させ、この光源位置の推移を測定することにより実施される。ウェハの反りの変化量（曲率半径）に基づいて、下記（式４）に示すストーニーの式を用いて応力を算出することができる。
【００５２】
（応力）＝（基板のヤング率）・（基板の厚さ）2 ／（６・曲率半径・膜厚・（１−基板のポアソン比））・・・（式４）
本実施形態においては、メタル電極膜の内部応力の測定を、７７５μｍ厚の３００ｍｍ径シリコンウェハを用いて実施した。その結果を図２に示す。図２の（ａ）は、ＰＶＤによりＴｉＮ膜を形成した場合のウェハの反り量を示している。これによれば、ＰＶＤにより形成したＴｉＮ膜は３００ｍｍ径シリコンウェハを凸状に最大約５０μｍ程度歪曲させており、前記（式４）によれば、ＰＶＤにより形成したＴｉＮ膜は、約３．０ＧＰａの圧縮内部応力を持つことが分かる。また、図２の（ｂ）は、ＡＬＤによりＴｉＮ膜を形成した場合のウェハの反り量を示している。これによれば、ＡＬＤにより形成したＴｉＮ膜は３００ｍｍ径シリコンウェハを凹状に最大約３０μｍ程度歪曲させており、前記（式４）によれば、ＡＬＤにより形成したＴｉＮ膜は、約１．５ＧＰａの引っ張り内部応力を持つことが分かる。
【００５３】
尚、本願発明者らが調べたところ、ＣＶＤ（Chemical Vapor Deposition ）法やＡＬＤ法等のように膜を熱化学成長させる場合には、膜は引っ張り内部応力を持つことが多く、ＰＶＤ法等のようにウェハを加熱しない場合には、膜は圧縮内部応力を持つことが多いことが分かった。具体的には、ＣＶＤにより形成したＷ（タングステン）膜は１．５ＧＰａ程度の引張り内部応力を持ち、ＰＶＤにより形成したＴａ（タンタル）膜は２．５ＧＰａ程度の圧縮内部応力を持ち、ＰＶＤにより形成したＴａＮ膜は１．６ＧＰａ程度の圧縮内部応力を持つ。
【００５４】
図３は、チャネル領域にかかる歪をシミュレーションした結果を示す。図３に示すように、ＰＶＤによりＴｉＮ膜を形成した場合、当該ＴｉＮ膜の内部応力は圧縮応力であるが、当該ＴｉＮ膜によりゲート下のチャネル領域には引っ張り歪がかかるので、ＰＶＤにより形成したＴｉＮ膜はｎチャネルトランジスタのメタルゲート電極に用いることが望ましいことが分かる。一方、図３に示すように、ＡＬＤによりＴｉＮ膜を形成した場合、当該ＴｉＮ膜の内部応力は引っ張り応力であるが、当該ＴｉＮ膜によりゲート下のチャネル領域には圧縮歪がかかるので、ＡＬＤにより形成したＴｉＮ膜はｐチャネルトランジスタのメタルゲート電極に用いることが望ましいことが分かる。
【００５５】
また、図３に示すように、前述のヤング率及び内部応力を用いて、前記（式３）に従ってチャネル領域に印加できる歪量をシミュレーションしたところ、ｎチャネルトランジスタ及びｐチャネルトランジスタのいずれにおいても、ソースからドレインに向かう方向（以下、Ｘ方向と称する）の歪量は、ＴｉＮ膜の膜厚が１０〜５０ｎｍ程度で比較的大きくなり、特に１５〜２５ｎｍ程度でほぼ最大になることが分かった。例えばＰＶＤにより形成したＴｉＮ膜をｎチャネルトランジスタに採用した場合、当該ＴｉＮ膜の膜厚が２０ｎｍ程度で３５０程度の歪量を与えることができる。また、例えばＡＬＤにより形成したＴｉＮ膜をｐチャネルトランジスタに採用した場合、当該ＴｉＮ膜の膜厚が２０ｎｍ程度で２４０程度の歪量を与えることができる。
【００５６】
尚、他の歪技術であるライナー膜の場合には膜厚を増やせば増やすほど歪量が増大したことや、他の歪技術であるＳｉＧｅソース・ドレインの場合にもＳｉＧｅ中のＧｅ濃度を増やせば増やすほど歪量が増大したこととは異なり、本実施形態のメタル電極膜により加えられる歪量は膜厚１５〜２５ｎｍ程度で飽和するという特徴を有している。
【００５７】
また、前述のライナー膜による方法では、１．６ＧＰａ相当の応力を持つ厚さ３０ｎｍ程度のシリコン窒化膜を使用したとしても、ゲート電極側壁上に絶縁性サイドウォールスペーサが存在する場合には、Ｘ方向の歪量は１５０程度である。これは、絶縁性サイドウォールスペーサが存在するためにライナー膜とゲート下のチャネル領域との距離が増大する結果、当該距離が増大した分、歪量が減少するからである。但し、絶縁性サイドウォールスペーサを除去した後にライナー膜を形成するディスポーザブル・サイドウォール技術によれば、Ｘ方向に３５０程度の歪量を与えることが可能であるので、本実施形態のメタル電極膜（例えばＰＶＤにより形成したＴｉＮ膜）と組み合わせて用いれば、合計７００程度以上の歪量をｎチャネルトランジスタのチャネル領域に印加することができる。或いは、引っ張り応力を持つライナー膜（例えばＳｉＮ膜）に代えて又は当該ライナー膜と共に、ＳｉＣソース・ドレイン技術を本実施形態のメタル電極膜（例えばＰＶＤにより形成したＴｉＮ膜）と組み合わせて用いることにより、ｎチャネルトランジスタのチャネル領域に歪量を印加してもよい。
【００５８】
同様に、ＳｉＧｅソース・ドレイン技術を、本実施形態のメタル電極膜（例えばＡＬＤにより形成したＴｉＮ膜）と組み合わせて用いれば、ｐチャネルトランジスタのチャネル領域に大きな圧縮歪を印加して駆動電流を向上させることができる。ここで、ＳｉＧｅソース・ドレイン技術に代えて又はＳｉＧｅソース・ドレイン技術と共に、圧縮応力を持つライナー膜（例えばＳｉＮ膜）を本実施形態のメタル電極膜（例えばＡＬＤにより形成したＴｉＮ膜）と組み合わせて用いることにより、ｐチャネルトランジスタのチャネル領域に歪量を印加してもよい。
【００５９】
図４は、ｎチャネルトランジスタのメタルゲート電極に圧縮内部応力を持つＴｉＮ膜を用いることにより、チャネル領域に引っ張り歪を印加した場合の駆動電流の向上を示す図である。図４に示すように、例えばオフ電流（Ｉｏｆｆｓ）が１０００ｐＡ／μｍの場合で比較すると、圧縮内部応力を持つＴｉＮ膜を用いることにより、オン電流（Ｉｏｎ）は８１７μＡ／μｍ（×印）から９０９μＡ／μｍ（○印）へと１０％以上向上している。
【００６０】
図５は、ｐチャネルトランジスタのメタルゲート電極に引っ張り内部応力を持つＴｉＮ膜を用いることにより、チャネル領域に圧縮歪を印加した場合の駆動電流の向上を示す図である。図５に示すように、例えばオフ電流（Ｉｏｆｆｓ）が１００ｐＡ／μｍの場合で比較すると、引っ張り内部応力を持つＴｉＮ膜を用いることにより、オン電流（Ｉｏｎ）は２８６μＡ／μｍ（×印）から３０９μＡ／μｍ（○印）へと８％以上向上している。
【００６１】
以上に説明したように、本願発明者らは、メタルゲート電極に用いられる各種メタル電極膜の内部応力を詳細に調べ、ゲート絶縁膜（例えばHigh-kゲート絶縁膜）上のメタル電極膜として、ｐチャネルトランジスタでは引っ張り内部応力を持つメタル電極膜を、ｎチャネルトランジスタでは圧縮内部応力を持つメタル電極膜を形成することにより、従来のライナー膜により印加可能な歪量以上の歪量をチャネル領域に印加して駆動電流を向上させることができるということを見出した。
【００６２】
すなわち、本実施形態は、この新しい知見に基づくものであり、従来技術の範疇とは異なる特徴及び効果を発揮する。例えば、本実施形態においては、メタルゲート電極を構成する膜が持つ内部応力を利用してチャネル領域に歪を印加するため、微細化されても、つまり、トランジスタ間のピッチが縮小しても、ライナー膜やＳｉＧｅソース・ドレイン等の従来の歪技術のように、制約を受けることがない。また、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【００６３】
尚、本実施形態において、ｎチャネルトランジスタ及びｐチャネルトランジスタのメタルゲート電極の材料はＴｉＮ膜に限定されるものではなく、例えば、ｐチャネルトランジスタのメタルゲート電極として、前述の引っ張り内部応力を持つ、ＣＶＤやＡＬＤにより形成されたＴａＮ膜やＷ膜を用いてもよいし、例えば、ｎチャネルトランジスタのメタルゲート電極として、前述の圧縮内部応力を持つ、ＰＶＤにより形成されたＴａＮ膜やＴａ膜を用いてもよい。
【００６４】
また、本実施形態において、ＣＭＯＳ構造におけるｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれに、応力を持つメタルゲート電極を用いたが、これに代えて、いずれか一方のトランジスタのみに、所定の応力を持つメタルゲート電極を用いてもよい。
【００６５】
また、本実施形態において、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれにおいて、メタルゲート電極上にポリシリコン電極を形成したが、これに代えて、シリコンゲルマニウム電極を形成しても良い、或いは、メタルゲート電極上にポリシリコン電極等を形成しなくてもよい。
【００６６】
以下、本実施形態の半導体装置の製造方法を図６（ａ）〜（ｆ）を参照しながら説明する。
【００６７】
まず、図６（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層１０４によって絶縁分離されたｎ型ウェル領域１０２及びｐ型ウェル領域１０３を形成した後、半導体基板１０１上の全面にゲート絶縁膜となる絶縁膜１０９Ａを形成し、その後、絶縁膜１０９Ａ上に、ｐチャネルトランジスタ（以下、ＰＭＯＳという）の引っ張り内部応力を持つメタル電極となる金属含有膜１１０Ａを形成する。
【００６８】
ここで、絶縁膜１０９Ａは、例えば、水蒸気雰囲気中や一酸化窒素雰囲気中で半導体基板１０１表面を酸化してなる厚さ１．０ｎｍ程度のシリコン酸化膜と、当該シリコン酸化膜上に、Ｈｆ又はＺｒなどの４族元素を主成分とした酸化物、Ｈｆ若しくはＺｒとＳｉとの酸化物（シリケート）、Ｈｆ若しくはＺｒとＡｌとの酸化物（アルミネート）、又はこれらの酸化物にプラズマ窒化やアンモニア窒化によって窒素を添加した酸窒化物からなるHigh-k絶縁膜との積層構造を有する。このHigh-k絶縁膜の形成には、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition ）法、ＡＬＤ法又はＰＶＤ法などを用いる。また、プラズマ窒化やアンモニア窒化等の窒化処理を行う場合には、例えば１０００℃以上の熱処理を行うことが好ましい。
【００６９】
尚、ｎチャネルトランジスタ（以下、ＮＭＯＳという）及びＰＭＯＳのそれぞれのHigh-k絶縁膜中には、閾値電圧を制御するために、それぞれ異なったHigh-k材料を添加することが好ましい。例えば、ＮＭＯＳのHigh-k絶縁膜中にはＬａ酸化物やＭｇ酸化物を添加することが好ましく、ＰＭＯＳHigh-k絶縁膜中にはＡｌ酸化物やＴａ酸化物を添加することが好ましい。
【００７０】
また、本実施形態において、金属含有膜１１０Ａとして、例えばＡＬＤ法を用いてＴｉＮ膜を形成する。具体的には、Ｔｉソースとして塩化チタン（ＴｉＣｌ4 ）などの液体ソースを用い、当該液体ソースをＡｒなどの不活性ガスによってバブリングすることよって気化させたＴｉＣｌ4 ガスをチャンバー内にｔ１秒（例えば０．０５秒）間供給して、絶縁膜１０９Ａ上にＴｉを吸着させる。次に、チャンバー内に充満したＴｉＣｌ4 ガスを排出するために、窒素ガスを、例えば１０００ｍＬ／ｍｉｎ（標準状態）の流量でｔ２秒（例えば０．３秒）間供給する。その後、窒素ソースガスであるアンモニアを、例えば１０００ｍＬ／ｍｉｎ（標準状態）でｔ３秒（例えば１秒）間供給することによって、絶縁膜１０９Ａ上に吸着しているＴｉとＮとを結合させる。その後、チャンバー内に充満しているアンモニアガスを取り除くために、窒素ガスを、例えば１０００ｍＬ／ｍｉｎ（標準状態）の流量でｔ４秒（例えば０．３秒）間供給する。以上に述べた一連のガス供給サイクルを繰り返し行うことによって、所望の膜厚に達するまでＴｉＮ膜の成膜を行う。ここで、ＴｉＮ膜からなる金属含有膜１１０Ａは、１．０ＧＰａ以上の引っ張り内部応力を持つと共に、チャネル領域への歪量が最大になるように、１５ｎｍ以上で且つ２５ｎｍ以下の膜厚（例えば２０ｎｍ）を持つように形成される。金属含有膜１１０Ａのその他の成膜条件は、例えば、チャンバー圧力が０．５Ｔｏｒｒ（約６６．５Ｐａ）であり、ステージヒータ温度が５５０℃である。また、金属含有膜１１０ＡとしてＴｉＮ膜を製造する場合、ＴｉＣｌ4 とアンモニアとの組み合わせに代えて、Ｔｉソースとしてアミノ系又はイミド系等の材料を用い、窒素ソースとして、アンモニアにプラズマを印加して得られるアンモニアラジカルやイオン化された窒素などを用いることも可能である。
【００７１】
続いて、金属含有膜１１０Ａ上の全面にレジストを塗布した後、ＮＭＯＳ領域のレジストをフォトリソグラフィー技術によって除去し、その後、ＰＭＯＳ領域を覆うレジスト（図示省略）をマスクとして、図６（ｂ）に示すように、例えば硫酸と過酸化水素水との混合液により、ＮＭＯＳ領域の金属含有膜１１０Ａを除去した後、残存するレジストを除去する。ここで、絶縁膜１０９Ａがエッチングストッパーとして機能する。また、ウェットエッチングに代えて、ハロゲン系のエッチングガスを用いたドライエッチングにより、ＮＭＯＳ領域の金属含有膜１１０Ａを除去してもよい。
【００７２】
次に、図６（ｃ）に示すように、基板上の全面に、ＮＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１６Ａを形成する。本実施形態においては、金属含有膜１１６Ａとして、例えばＰＶＤ法を用いてＴｉＮ膜を形成する。ここで、ＴｉＮターゲットをＡｒでスパッタリングしてＴｉＮ膜を形成してもよい。或いは、ＴｉターゲットをＡｒでスパッタリングした後、Ｎ2 などの窒素系ガスとＴｉとを反応させてＴｉＮ膜を形成する反応性スパッタリング法を用いてもよい。本実施形態では、ＤＣパワー１０００Ｗ、Ａｒ流量２０ｍＬ／ｍｉｎ（標準状態）、Ｎ2 流量１８ｍＬ／ｍｉｎ（標準状態）の条件で反応性スパッタリング法を用いることによって、厚さ１５〜２５ｎｍ程度のＴｉＮ膜を形成した。
【００７３】
続いて、金属含有膜１１６Ａ上の全面にレジストを塗布した後、ＰＭＯＳ領域のレジストをフォトリソグラフィー技術によって除去し、その後、ＮＭＯＳ領域を覆うレジスト（図示省略）をマスクとして、例えば硫酸と過酸化水素水との混合液により、ＰＭＯＳ領域の金属含有膜１１６Ａを除去した後、残存するレジストを除去する。このとき、ＰＭＯＳ領域の金属含有膜１１０Ａの表面は自然酸化膜によって被覆されている。また、硫酸と過酸化水素水との混合液によるエッチングでは、ＡＬＤにより形成されたＴｉＮ膜よりも、ＰＶＤにより形成されたＴｉＮ膜の方がエッチングレートが大きいため、両ＴｉＮ膜の間でエッチング選択比が生じる。従って、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａを容易に除去することができる。
【００７４】
次に、残存する金属含有膜１１０Ａ及び金属含有膜１１６Ａ上に形成された自然酸化膜や、レジストの塗布及び除去により変質したＴｉＮ層を除去するために、例えばフッ酸を含んだ水溶液によって、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの表面を洗浄した後、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの上に厚さ１００ｎｍ程度のポリシリコン膜を形成する。ここで、ＴｉＮ膜とポリシリコン膜との界面に酸化層が存在すると、界面抵抗が上昇するため、ポリシリコン膜の形成前に、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの表面に対して、アンモニア及び過酸化水素水による洗浄を追加で行った方がよい。また、ポリシリコン膜の形成方法としては、例えば、シラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）を用いて５００℃〜６５０℃の温度でシリコン膜を形成した後に当該シリコン膜に熱処理を加えてポリシリコン化する方法と、６００℃〜６３０℃でシランを流してポリシリコン膜を形成する方法とがある。また、ポリシリコン膜に代えて、シランにゲルマン（ＧｅＨ4 ）を加えてシリコンゲルマニウム膜を形成しても良い。
【００７５】
次に、フォトリソグラフィー技術とエッチング技術とを用いて、ゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、例えばハロゲン系のエッチングガスを用いて、前述のポリシリコン膜、金属含有膜１１０Ａ及び金属含有膜１１６Ａに対して異方性エッチングを行う。これにより、図６（ｄ）に示すように、ＰＭＯＳのゲート電極として、メタル電極１１０とポリシリコン電極１１１との積層構造がｎ型ウェル領域１０２上にゲート絶縁膜１０９を介して形成されると共に、ＮＭＯＳのゲート電極として、メタル電極１１６とポリシリコン電極１１７との積層構造がｐ型ウェル領域１０３上にゲート絶縁膜１１５を介して形成される。すなわち、ＮＭＯＳとＰＭＯＳとで異なる内部応力を持ったメタル電極を形成でき、それにより、ＮＭＯＳのチャネル領域には引っ張り応力を印加することができると共に、ＰＭＯＳのチャネル領域には圧縮応力を印加することができる。
【００７６】
前述のゲート電極エッチングにおいては、金属含有膜１１０Ａ及び金属含有膜１１６Ａの膜厚が同じではないため、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれと絶縁膜１０９Ａとの間にエッチング選択比を確保できるエッチング条件を用いる。これにより、ゲート電極エッチングを絶縁膜１０９Ａでストップさせることができる。尚、絶縁膜１０９Ａに対して窒化処理及びその後の１０００℃以上での熱処理が行われていると、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれと絶縁膜１０９Ａとの間にエッチング選択比を確保しやすい。前述のゲート電極エッチングに続いて、例えばフッ酸系の洗浄液を用いて、ゲート電極エッチング時に残った絶縁膜１０９Ａ（各ゲート電極外側の絶縁膜１０９Ａ）を除去する。
【００７７】
尚、本実施形態において、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａを除去した。しかし、当該金属含有膜１１６ＡとＰＭＯＳ領域のチャネル領域とは、絶縁膜１０９Ａの厚さとＰＭＯＳ領域の金属含有膜１１０Ａの厚さとの合計厚さだけ離隔しているため、当該金属含有膜１１６Ａからチャネル領域に加えられる歪量は小さい。従って、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａについては、必ずしも除去しなくても良い。
【００７８】
また、デザインルールが４５ｎｍよりも微細なゲート電極を形成するためのリソグラフィーには、例えば液浸リソグラフィー技術を使用するが、例えば３００ｍｍの大口径ウェハでは、ウェハの中心部から周縁部まで、下地活性領域とゲート電極との重ね合わせ精度を高精度に保つことは難しく、メタルゲート電極が引き起こすウェハの反りを無視できない。しかし、本実施形態では、ｎチャネルメタルゲート電極として圧縮内部応力を持つ膜を用い、ｐチャネルメタルゲート電極として引っ張り内部応力を持つ膜を用いるため、各メタルゲート電極に起因するウェハの反りが相殺される結果、下地活性領域とゲート電極との重ね合わせ精度を向上させることができる。
【００７９】
次に、例えば６００℃以下の成膜温度で、基板上の全面にシリコン窒化膜（図示省略）を形成する。シリコン窒化膜の形成方法としては、例えばＡＬＤ法が好ましい。具体的には、例えば、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニアとを交互に供給することによって、厚さ５ｎｍ〜１０ｎｍ程度のシリコン窒化膜を形成する。続いて、例えばハロゲン系のガスを用いてシリコン窒化膜に対して異方性のドライエッチングを行うことによって、各トランジスタのゲート電極側壁上にのみシリコン窒化膜をオフセットスペーサとして残す。
【００８０】
次に、ＮＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｐ型ウェル領域１０３にｎ型不純物として例えばリン、砒素又はアンチモンなどをイオン注入する。次に、ＮＭＯＳ領域を覆うレジストを除去した後、ＰＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｎ型ウェル領域１０２にｐ型不純物として例えばボロン又はインジウム等をイオン注入する。その後、ＰＭＯＳ領域を覆うレジストを除去した後、例えば１０００℃以上の熱処理によって注入イオン種を活性化することにより、図６（ｅ）に示すように、ｎ型ウェル領域１０２の表面部にｐ型エクステンション領域１０８を形成すると共にｐ型ウェル領域１０３の表面部にｎ型エクステンション領域１１４を形成する。
【００８１】
次に、基板上の全面に例えば厚さ５ｎｍ〜１０ｎｍ程度のシリコン酸化膜及び厚さ１０ｎｍ〜３０ｎｍ程度のシリコン窒化膜を連続して積層した後、当該各膜に対して異方性のドライエッチングを行う。これにより、図６（ｆ）に示すように、ＰＭＯＳのゲート電極側壁上に絶縁性サイドウォールスペーサ１１２が形成されると共に、ＮＭＯＳのゲート電極側壁上に絶縁性サイドウォールスペーサ１１８が形成される。尚、絶縁性サイドウォールスペーサ１１２及び１１８の構造として、シリコン酸化膜及びシリコン窒化膜の２層構造を用いたが、これに代えて、シリコン酸化膜の１層構造又はシリコン窒化膜の１層構造を用いてもよい。
【００８２】
次に、ＮＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｐ型ウェル領域１０３にｎ型不純物として例えばリン、砒素又はアンチモンなどをイオン注入する。次に、ＮＭＯＳ領域を覆うレジストを除去した後、ＰＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｎ型ウェル領域１０２にｐ型不純物として例えばボロン又はインジウム等をイオン注入する。その後、ＰＭＯＳ領域を覆うレジストを除去した後、例えば９００℃〜１０５０℃程度の熱処理によって注入イオン種を活性化することにより、図６（ｆ）に示すように、ｎ型ウェル領域１０２にｐ型ソース・ドレイン領域１０７を形成すると共に、ｐ型ウェル領域１０３にｎ型ソース・ドレイン領域１１３を形成する。
【００８３】
続いて、図示は省略しているが、各ソース・ドレイン領域１０７及び１１３の上部並びに各ポリシリコン電極１１１及び１１７の上部を例えばＮｉやＰｔを用いてシリサイド化した後、基板上の全面に、コンタクトホールエッチングストッパーとなる例えばシリコン窒化膜と層間絶縁膜となる例えばシリコン酸化膜とを順次形成し、その後、平坦化処理などの工程を行うことにより、図１に示す本実施形態の半導体装置を完成させる。
【００８４】
以上に説明した本実施形態の製造方法によると、ゲートパターニングのためのフォトリソグラフィーを行う際に、半導体基板１０１上に、引っ張り内部応力を持つ金属含有膜１１０Ａと圧縮内部応力を持つ金属含有膜１１６Ａとが形成されているため、半導体基板１０１に反りが生じることを抑制することができるので、フォトリソグラフィーを高精度で実施することができる。
【００８５】
尚、本実施形態の製造方法において、ＰＭＯＳのメタル電極となる金属含有膜１１０Ａを形成した後、ＮＭＯＳのメタル電極となる金属含有膜１１６Ａを形成したが、これに代えて、金属含有膜１１６Ａを形成した後、金属含有膜１１０Ａを形成してもよい。
【００８６】
また、本実施形態の製造方法において、ＰＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１０Ａを形成する際に、ＡＬＤ法を用いたが、これに代えて、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、又はＭＯＣＶＤ法等を用いてもよい。
【００８７】
また、本実施形態の製造方法において、ＮＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１６Ａを形成する際に、反応性スパッタリング法を用いたが、これに限らず、例えば、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法等を用いてもよい。
【００８８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８９】
図７（ａ）〜（ｅ）及び図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００９０】
まず、図７（ａ）に示すように、例えばシリコンからなる半導体基板２０１上に、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層２０４によって絶縁分離されたｎ型ウェル領域２０２及びｐ型ウェル領域２０３を形成する。
【００９１】
次に、半導体基板２０１上に、例えば熱酸化法により膜厚４ｎｍ程度のシリコン酸化膜２０５Ａを形成した後、シリコン酸化膜２０５Ａ上に、例えばＣＶＤ法により膜厚１００ｎｍ〜２００ｎｍ程度のポリシリコン膜２０６Ａを堆積し、その後、ポリシリコン膜２０６Ａ上に、例えば膜厚３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜２０７Ａを堆積する。
【００９２】
次に、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、シリコン窒化膜２０７Ａ、ポリシリコン膜２０６Ａ及びシリコン酸化膜２０５Ａに対して順次エッチング加工を行うことにより、図７（ｂ）に示すように、ｎ型ウェル領域２０２及びｐ型ウェル領域２０３のそれぞれの上に、シリコン酸化膜からなるダミーゲート絶縁膜２０５、ポリシリコンからなるダミーゲート電極２０６、及びシリコン窒化膜からなるハードマスク層（保護膜）２０７が順次積層されてなるダミーゲート構造を形成する。続いて、例えばハードマスク層２０７をマスクとして、ｐ型ウェル領域２０３にｎ型不純物として例えばリンを浅くイオン注入することによって、ｎ型エクステンション領域２０８を形成する。また、例えばハードマスク層２０７をマスクとして、ｎ型ウェル領域２０２にＰ型不純物として例えばホウ素を浅くイオン注入することによって、ｐ型エクステンション領域２０９を形成する。
【００９３】
次に、基板上の全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、当該シリコン酸化膜の全面に対して異方性ドライエッチングを行うことによって、図７（ｃ）に示すように、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれのダミーゲート構造の側壁上に絶縁性サイドウォールスペーサ２１０を形成する。続いて、例えば絶縁性サイドウォールスペーサ２１０及びハードマスク層２０７をマスクとして、ｐ型ウェル領域２０３にｎ型不純物を深くイオン注入することによって、ｎ型ソース・ドレイン領域２１１を形成する。また、例えば絶縁性サイドウォールスペーサ２１０及びハードマスク層２０７をマスクとして、ｎ型ウェル領域２０２にｐ型不純物を深くイオン注入することによって、ｐ型ソース・ドレイン領域２１２を形成する。
【００９４】
次に、図示は省略しているが、ｎ型ソース・ドレイン領域２１１及びｐ型ソース・ドレイン領域２１２のそれぞれの表面全面に、例えばスパッタリング法によりチタン、コバルト、ニッケル又は白金のいずれかを含んだ高融点金属膜を堆積させた後、当該高融点金属膜と各ソース・ドレイン領域（シリコン領域）とが接触しているところでシリサイド化反応を生じさせる。これにより、ｎ型ソース・ドレイン領域２１１及びｐ型ソース・ドレイン領域２１２のそれぞれの表面部に高融点金属シリサイド膜が形成される。その後、未反応の高融点金属膜を除去する。
【００９５】
次に、図７（ｄ）に示すように、ハードマスク層２０７上を含む基板上の全面を被覆するように例えばＣＶＤ法等によりシリコン酸化膜からなる層間絶縁膜２１３を堆積した後、ハードマスク層２０７の上面が露出するまで層間絶縁膜２１３に対してＣＭＰ（chemical mechanical polishing ）を行う。
【００９６】
次に、層間絶縁膜２１３つまりシリコン酸化膜がエッチング耐性を有すると共にハードマスク層２０７が容易にエッチングされるエッチング処理、例えば熱りん酸によるエッチング処理によって、図７（ｅ）に示すように、ハードマスク層２０７を除去する。続いて、ダミーゲート電極２０６とダミーゲート絶縁膜２０５との間に選択比を持つ洗浄液、例えば水酸化カリウムなどのアルカリ性水溶液によってダミーゲート電極２０６を除去する。続いて、前述のエッチングにより露出したダミーゲート絶縁膜２０５の表面に対して、例えばアンモニア及びフッ化水素を含むエッチングガスによる処理を行い、それにより生成された生成物を分解及び蒸発させることによってダミーゲート絶縁膜２０５を除去する。以上のようにして、ＮＭＯＳ領域にゲート電極用溝２１４を形成すると共にＰＭＯＳ領域にゲート電極用溝２１５を形成する。
【００９７】
次に、例えば熱酸化法により、ゲート電極用溝２１４及び２１５のそれぞれの内壁面及び底面並びに層間絶縁膜２１３の上面をシリコン酸化膜によって被覆した後、当該シリコン酸化膜上に、Ｈｆ又はＺｒなどの４族元素を主成分とした酸化物、Ｈｆ若しくはＺｒとＳｉとの酸化物（シリケート）、Ｈｆ若しくはＺｒとＡｌとの酸化物（アルミネート）、又はこれらの酸化物にプラズマ窒化やアンモニア窒化によって窒素を添加した酸窒化物からなるHigh-k絶縁膜を形成する。これにより、シリコン酸化膜とHigh-k絶縁膜とからなるゲート絶縁膜２１６が形成される。ここで、High-k絶縁膜の形成には、例えば、ＭＯＣＶＤ法、ＡＬＤ法又はＰＶＤ法などを用いることができる。
【００９８】
次に、図８（ａ）に示すように、ゲート絶縁膜２１６上の全面に、例えばスパッタリング法により、圧縮内部応力を持つ厚さ１０〜５０ｎｍ程度（好ましくは１５〜２５ｎｍ程度）のｎチャネルメタル電極膜２１７を形成する。ｎチャネルメタル電極膜２１７は、例えばＡｌ、Ｔａ、Ｔｉなどの金属材料からなる金属膜、それらの金属材料を含む窒化膜、シリサイド膜、炭化窒素膜若しくは炭化膜、又はそれらの金属材料のうちの２種類以上の金属を含む合金膜からなる。
【００９９】
次に、図８（ｂ）に示すように、ＰＭＯＳ領域に形成されたｎチャネルメタル電極膜２１７を除去する。具体的には、例えばスピンコータなどのレジスト塗布装置により基板上の全面にレジストを塗布した後、当該レジストに対して選択的に露光を行い、その後、例えばスピンデベロッパなどのレジスト現像装置により現像を行うことにより、ＮＭＯＳ領域を覆うレジストパターン（図示省略）を形成する。次に、当該レジストパターンをマスクとして、例えばウェットエッチング法などのエッチング処理により、ＰＭＯＳ領域に形成されたｎチャネルメタル電極膜２１７を選択的に除去する。このとき、ＮＭＯＳ領域に形成されているｎチャネルメタル電極膜２１７は、前述のレジストパターンにより被覆されているため、除去されることはない。続いて、例えばプラズマアッシングなどにより、前述のレジストパターンを除去する。
【０１００】
次に、図８（ｃ）に示すように、ｎチャネルメタル電極膜２１７の上を含むゲート絶縁膜２１６上の全面に、例えばＡＬＤ法又はＣＶＤ法により、引っ張り内部応力を持つ厚さ１０〜５０ｎｍ程度（好ましくは１５〜２５ｎｍ程度）のｐチャネルメタル電極膜２１８を形成する。ｐチャネルメタル電極膜２１８は、例えばＴｉ、Ｔａ、Ｒｕ、Ｐｔ、Ｍｏ、Ｗ、Ｎｉ、Ｃｏなどの金属材料からなる金属膜、それらの金属材料を含む窒化膜、シリサイド膜、カーバイド膜（炭化膜）、又はそれらの金属材料のうちの２種類以上の金属を含む合金膜からなる。続いて、ｐチャネルメタル電極膜２１８上に、例えばＣＶＤ法又はＡＬＤ法などにより導電体材料膜２１９をゲート電極用溝２１４及び２１５が埋まるように成膜する。導電体材料膜２１９は例えば金属、ポリシリコン又はシリコンゲルマニウムなどからなり、好ましくは、タングステンからなる。導電体材料膜２１９の成膜条件は、プロセスガスが例えばＷＦ6 、Ｈ2 、ＳｉＨ4 等であり、基板温度が３５０℃〜４５０℃であり、圧力が１Ｔｏｒｒ（約１３３Ｐａ）〜１００Ｔｏｒｒ（約１３３００Ｐａ）である。
【０１０１】
続いて、図８（ｄ）に示すように、例えばＣＭＰなどの研磨により、ゲート電極用溝２１４及び２１５の外部に形成されているゲート絶縁膜２１６、ｎチャネルメタル電極膜２１７、ｐチャネルメタル電極膜２１８及び導電体材料膜２１９を除去することにより、トランジスタ構造を完成させる。
【０１０２】
以上に説明した本実施形態の製造方法により得られる半導体装置によると、第１の実施形態の半導体装置と同様の効果に加えて、次のような効果を得ることができる。すなわち、本実施形態の製造方法によると、第１の実施形態のように、各メタル電極膜２１７及び２１８がチャネル領域の端部で切断されていないため、言い換えると、各メタル電極膜２１７及び２１８がゲート電極用溝２１４及び２１５の底面から内壁面まで連続的に形成されているため、各メタル電極膜２１７及び２１８からチャネル領域に、より大きな歪を効果的に印加することが可能となる。
【０１０３】
尚、本実施形態において、ＮＭＯＳ領域のｎチャネルメタル電極膜２１７上に形成されているｐチャネルメタル電極膜２１８を除去していないが、当該ｐチャネルメタル電極膜２１８とＮＭＯＳ領域のチャネル領域との間には、ゲート絶縁膜２１６及びｎチャネルメタル電極膜２１７が介在しているため、当該ｐチャネルメタル電極膜２１８とＮＭＯＳ領域のチャネル領域との距離が離れているので、当該ｐチャネルメタル電極膜２１８の引っ張り応力内部がＮＭＯＳに悪影響を及ぼすことはほとんどない。しかし、ＮＭＯＳ領域のｎチャネルメタル電極膜２１７上に形成されているｐチャネルメタル電極膜２１８を除去してもよいことは言うまでもない。
【０１０４】
また、本実施形態において、ＮＭＯＳのメタル電極となるｎチャネルメタル電極膜２１７を形成した後、ＰＭＯＳのメタル電極となるｐチャネルメタル電極膜２１８を形成したが、これに代えて、ｐチャネルメタル電極膜２１８を形成した後、ｎチャネルメタル電極膜２１７を形成してもよい。
【０１０５】
また、本実施形態において、ＮＭＯＳの圧縮内部応力を持つメタル電極となるｎチャネルメタル電極膜２１７を形成する際に、スパッタリング法を用いたが、これに限らず、例えば、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法等を用いてもよい。
【０１０６】
また、本実施形態において、ＰＭＯＳの圧縮内部応力を持つメタル電極となるｐチャネルメタル電極膜２１８を形成する際に、ＡＬＤ法又はＣＶＤ法を用いたが、これに限らず、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、又はＭＯＣＶＤ法等を用いてもよい。
【０１０７】
また、本実施形態において、ｎチャネルメタル電極膜２１７及びｐチャネルメタル電極膜２１８として、前述の材料膜に限らず、第１の実施形態の各メタル電極膜と同様の材料膜を用いることができる。
【０１０８】
また、本実施形態において、ＮＭＯＳのｎ型ソース・ドレイン領域２１１に炭素が導入されていてもよいし、ＮＭＯＳのゲート電極構造の上を含む半導体基板２０１の上に、引っ張り応力を持つライナー膜（例えばＳｉＮ膜）が形成されていてもよい。
【０１０９】
また、本実施形態において、ＰＭＯＳのｎ型ソース・ドレイン領域２１２にゲルマニウムが導入されていてもよいし、ＰＭＯＳのゲート電極構造の上を含む半導体基板２０１の上に、圧縮応力を持つライナー膜（例えばＳｉＮ膜）が形成されていてもよい。
【産業上の利用可能性】
【０１１０】
本発明に係る半導体装置及びその製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
【符号の説明】
【０１１１】
１０１ 半導体基板
１０２ ｎ型ウェル領域
１０３ ｐ型ウェル領域
１０４ 素子分離層
１０５ ＰＭＯＳ（ｐチャネルトランジスタ）
１０６ ＮＭＯＳ（ｎチャネルトランジスタ）
１０７ ｐ型ソース・ドレイン領域
１０８ ｐ型エクステンション領域
１０９ ゲート絶縁膜
１０９Ａ 絶縁膜
１１０ メタル電極
１１０Ａ 金属含有膜
１１１ ポリシリコン電極
１１２ 絶縁性サイドウォールスペーサ
１１３ ｎ型ソース・ドレイン領域
１１４ ｎ型エクステンション領域
１１５ ゲート絶縁膜
１１６ メタル電極
１１６Ａ 金属含有膜
１１７ ポリシリコン電極
１１８ 絶縁性サイドウォールスペーサ
２０１ 半導体基板
２０２ ｎ型ウェル領域
２０３ ｐ型ウェル領域
２０４ 素子分離層
２０５ ダミーゲート絶縁膜
２０５Ａ シリコン酸化膜
２０６ ダミーゲート電極
２０６Ａ ポリシリコン膜
２０７ ハードマスク層（保護膜）
２０７Ａ シリコン窒化膜
２０８ ｎ型エクステンション領域
２０９ ｐ型エクステンション領域
２１０ 絶縁性サイドウォールスペーサ
２１１ ｎ型ソース・ドレイン領域
２１２ ｐ型ソース・ドレイン領域
２１３ 層間絶縁膜
２１４ ゲート電極用溝
２１５ ゲート電極用溝
２１６ ゲート絶縁膜
２１７ ｎチャネルメタル電極膜
２１８ ｐチャネルメタル電極膜
２１９ 導電体材料膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳細には、高誘電率ゲート絶縁膜を有するゲート電極構造を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
相補型ＭＯＳ（ＣＭＯＳ：complementary metal oxide semiconductor ）デバイスでは、ＮＭＯＳとＰＭＯＳの２種類のトランジスタが用いられている。ここで、ＮＭＯＳトランジスタでは電子の移動によって電流のオン／オフの制御が行われ、ＰＭＯＳトランジスタでは正孔の移動によって電流のオン／オフの制御が行われる。
【０００３】
トランジスタのオン時にチャネルに流れるオン電流の大きさＩdmaxは次式のように表現される。
【０００４】
Ｉdmax＝（１／２）・μ・（Ｗ／Ｌ）・Ｃox・（Ｖg −Ｖth）2 ・・・（式１）
ここで、μはチャネルとなる反転層におけるキャリアの移動度、Ｗはトランジスタのゲート幅、Ｌはトランジスタのゲート長さ、Ｃoxはゲート絶縁膜の容量（以下、ゲート容量と称する）、Ｖg はゲート電圧、Ｖthは閾値電圧である。
【０００５】
前記（式１）から、より高速化するためには、つまり、より大きなオン電流を得るためには、μ、Ｗ、Ｃox又は（Ｖg −Ｖth）を増大させるか、又はＬを縮小させることが必要であることがわかる。従来、半導体装置の高速化はＬの縮小、つまり、トランジスタ形状の微細化によって進められてきた。しかし、近年、リソグラフィー技術の進歩が止まりつつあり、微細化によってトランジスタのオン電流を向上させるのではなく、μ又はＣoxを増大させる技術が進化している。
【０００６】
Ｃoxは、後記（式２）で表され、Ｃoxを増大させるためには、ゲート絶縁膜の比誘電率εr を増大させるか、又はゲート絶縁膜の物理膜厚Ｔoxを縮小させることが必要である。すなわち、以上に述べた要因のうちゲート絶縁膜に関わる要因は、比誘電率εr の増大、及びゲート絶縁膜の物理膜厚Ｔoxの縮小である。そこで、従来、オン電流向上を目指して、ゲート絶縁膜の物理膜厚（酸化膜厚）Ｔoxの極薄化等が試みられてきた。
【０００７】
Ｃox＝ε0 ・εr ・（Ｓ／Ｔox）・・・（式２）
尚、（式２）において、ε0 は真空の誘電率であり、Ｓはゲート面積である。
【０００８】
従来、ＣＭＯＳデバイスのゲート絶縁膜としては一般的にシリコン酸化膜（比誘電率は３．９程度）が用いられてきた。しかし、トランジスタの微細化に伴い、シリコン酸化膜からなるゲート絶縁膜が薄膜化されると、リーク電流が増大し、高い消費電力及び待機電力を持つデバイスとなる。そこで、４．０以上の比誘電率を持つゲート絶縁膜（つまり高誘電率ゲート絶縁膜）を用いることによって、実際の膜厚をシリコン酸化膜よりも厚くしながらも、実効的な膜厚（ＥＯＴ：equivalent oxide thickness）を薄膜化すること、つまりHigh-kゲート絶縁膜技術の開発が進んでいる。
【０００９】
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート絶縁膜とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象により、High-kゲート絶縁膜とポリシリコンゲート電極との間に空乏層容量が形成されてしまい、その結果、ＥＯＴが薄いというHigh-kゲート絶縁膜の利点が失われてしまう。すなわち、ゲート電極の空乏化を防ぐためには、High-kゲート絶縁膜と金属ゲート電極との組み合わせが必須であり、High-kゲート絶縁膜／金属ゲート電極の積層体による適正な閾値電圧（Ｖｔ）の制御がＣＭＯＳデバイスを構築する上で重要な課題となっている。
【００１０】
従来のシリコン酸化膜ゲート絶縁膜／ポリシリコンゲート電極では、ポリシリコン中にホウ素やリンなどの不純物をイオン注入し、熱処理によって活性化することにより、ポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、例えばホウ素をイオン注入した場合には５．１５ｅＶまで向上させることができ、それによってＮＭＯＳ及びＰＭＯＳのそれぞれのＶｔの制御が可能となった。しかし、High-kゲート絶縁膜を用いると、High-kゲート絶縁膜中に存在する高密度のトラップによりフェルミレベルが固定されてしまうというフェルミレベルピニング現象が起こるため、イオン注入によるドーピングレベルでは仕事関数を変化させることができなくなった。すなわち、イオン注入による閾値電圧の制御は不可能となった。また、金属ゲート電極とポリシリコンゲート電極とを組み合わせたＭＩＰＳ（Metal-Inserted-Poly-Si Stack）と呼ばれる構造においても、イオン注入による仕事関数の調整は難しい。従って、High-kゲート絶縁膜／金属ゲート電極においては、ゲート電極に用いられる金属の仕事関数がＶｔ制御に対して支配的になる。
【００１１】
High-kゲート絶縁膜／金属ゲート電極における仕事関数の研究においては、金属ゲート電極材料として、チタン、タングステン、タンタル又はモリブデンの窒化物が用いられている。特に、ＤＲＡＭ（dynamic random access memory）電極材料として従来から用いられてきたチタンやタングステンの窒化物が、ドライエッチングやウェットエッチングなどの加工特性の点で金属ゲート電極材料として扱いやすく、実用化が進められている。
【００１２】
ところで、前記（式１）中のμ（移動度）を増大させるために、近年、チャネル領域に歪を加えてトランジスタを高速化させる技術が報告されている。当該技術においては、まず、トランジスタのソース・ドレイン領域に歪みを生成するための歪み発生層を形成する。例えば、ＰＭＯＳトランジスタにおいては、シリコン（Ｓｉ）原子よりも格子間隔が大きいゲルマニウム（Ｇｅ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば特許文献１参照）。ゲルマニウムを導入することにより、チャネル領域のＳｉ格子に圧縮歪を加えることができ、それにより、正孔の移動度が向上するため、ＰＭＯＳトランジスタの動作を高速化できる。一方、ＮＭＯＳトランジスタにおいては、Ｓｉ原子よりも格子間隔が小さい炭素（Ｃ）をソース・ドレイン領域に導入して歪み発生層を形成する方法が報告されている（例えば特許文献２参照）。炭素を導入することにより、チャネル領域のＳｉ格子に引っ張り歪みを加えることができ、それにより、電子の移動度が向上するため、ＮＭＯＳトランジスタの動作を高速化できる。炭素をソース・ドレイン領域に導入して歪み発生層を形成する方法としては、次の２つが知られている（例えば特許文献２、非特許文献１及び非特許文献２参照）。１つ目は、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いて、ソース・ドレイン領域をくりぬいて形成したリセス部に選択的に歪み発生層をエピタキシャル成長させる方法である。２つ目は、炭素をソース・ドレイン領域にイオン注入して９００℃程度の熱処理を行うことにより固相成長を起こさせ、シリコンと炭素とを結合させる方法である。
【００１３】
その他、チャネル領域に歪みを導入するために、膜応力を持つＳｉＮ膜をコンタクトライナー膜として形成する例がある（例えば特許文献３参照）。本例では、層間絶縁膜にコンタクトホールを形成するためにエッチングを行う際にエッチングストップ膜として形成されていたライナー膜を利用して、チャネル領域に応力を印加する。より具体的には、膜応力を持つＳｉＮ膜をライナー膜として使用する場合、ＮＭＯＳに対しては引張り応力を持つＳｉＮ膜を形成し、ＰＭＯＳに対しては圧縮応力を持つＳｉＮ膜を形成する。この方法を用いてキャリア移動度を大きく向上させるためには、ライナー膜の膜厚を厚くすることにより、チャネル領域に印加される歪量を大きくすればよい。また、ＮＭＯＳにおいて使用するＳｉＮ膜については、多くの場合、成膜後の処理により膜収縮を生じさせて引張り応力を発生させる方法が用いられている。
【００１４】
尚、ライナー膜の膜厚を大きくする場合、ライナー膜を多層構造にすることも知られている。この場合、一層毎に膜収縮を行っても良い。ライナー膜を多層化する構造については、例えば特許文献４に報告されている。
【００１５】
また、チャネル領域に効果的に歪を与えるためには、大きな応力を持つ膜が、チャネル領域に近づくほど好ましい。近年、例えば、ディスポーザブル・サイドウォール技術によって、ライナー膜を形成する前にサイドウォールを除去した後、応力を持ったライナー膜を形成する方法が提案されている（例えば特許文献５参照）。また、Σ型ＳｉＧｅソース・ドレイン領域を形成することにより、できる限りチャネル領域に近いところまでＳｉＧｅエピタキシャル層を形成することによって、チャネル領域に加える歪を増大させる方法も提案されている（例えば非特許文献３参照）。しかし、これらの方法はいずれも、ＮＭＯＳかＰＭＯＳかで選択的に成膜を実施する工程を要するため、マスク費用や工程数が膨大になる等の問題を有しており、トランジスタ能力向上に対する費用対効果が小さい。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−１９６５４９号公報
【特許文献２】特開２００６−２１６９５５号公報
【特許文献３】特開２００３−０６００７６号公報
【特許文献４】特許第３０５０１９３号公報
【特許文献５】特開２００８−０９１５３６号公報
【非特許文献】
【００１７】
【非特許文献１】Yee-Chia Yeo、"SSDM"、2006年、p.162-163
【非特許文献２】Yaocheng Liu 他、"VLSI Tech. Dig."、2007年、p.44-45
【非特許文献３】Hiroyuki Ota 他、Technical report of IEICE. SDM 105(541)、2006年１月13日、p.13-16
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、チャネル領域に歪を加えてトランジスタを高速化させる前述の従来技術には以下のような問題点がある。
【００１９】
まず、微細化と高集積化がさらに進められると、各素子同士の間隔が小さくなり、ＭＯＳトランジスタ間の距離も縮小される。このため、ライナー膜の膜厚を大きくすると、トランジスタのソース領域及びドレイン領域のそれぞれの上にもライナー膜が厚く形成されるので、隣り合うＭＯＳトランジスタのゲート電極同士の間の領域もライナー膜によって埋まってしまう。これにより、コンタクト形成が困難になる等の問題が生じる。
【００２０】
また、ソース領域及びドレイン領域にＳｉＧｅエピタキシャル層を形成する技術については、例えば、ＳＲＡＭ（static random access memory）領域のようにＳＴＩ（shallow trench isolation）によって互いに分離されたＮＭＯＳ及びＰＭＯＳがひしめき合っている領域では、ＳｉＯ2 で形成されているＳＴＩ端でエピタキシャル成長が生じないので、チャネルに歪を印加することが難しくなる。すなわち、微細化が進むと、ＳｉＧｅエピタキシャル歪Ｓｉ技術を適用することが難しくなる。
【００２１】
以上のように、従来の歪技術には、微細化に伴ってチャネル領域に印加できる歪量が小さくなるという問題があるため、デザインルールが３２ｎｍ以降のＣＭＯＳデバイスへの対応が困難である。
【００２２】
そこで、本発明は、微細化されても、ｎチャネルトランジスタのチャネル領域には引っ張り歪を、ｐチャネルトランジスタのチャネル領域には圧縮歪をそれぞれ効果的に印加できる新しい歪技術を提供することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するために、本願発明者らは、金属（メタル）ゲート電極を構成する膜が持つ内部応力に着目し、詳細な評価を行った結果、次のような発明を想到した。
【００２４】
すなわち、本発明に係る第１の半導体装置は、基板におけるｎチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有する。
【００２５】
本発明に係る第１の半導体装置によると、ｎチャネルメタル電極が圧縮内部応力を持つ（つまりｎチャネルメタル電極自体は膨張しようとしている）ため、ｎチャネルトランジスタのチャネル領域には、ｎチャネルメタル電極の内部応力とは逆方向の引っ張り歪が印加される。ここで、ｎチャネルメタル電極の下側のゲート絶縁膜（例えばHigh-kゲート絶縁膜）の厚さは高々数ｎｍ程度であるため、ｎチャネルメタル電極はチャネル領域に非常に近接しているので、ゲート電極の上側に形成されるライナー膜による応力印加と比べて、ｎチャネルメタル電極によりチャネル領域に対して効果的に歪を加えることができる。また、実施形態で詳細に述べるように、ｎチャネルメタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるので、微細化されても、ｎチャネルトランジスタのチャネル領域に引っ張り歪を効果的に印加することができる。
【００２６】
また、本発明に係る第２の半導体装置は、基板におけるｐチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有する。
【００２７】
本発明に係る第２の半導体装置によると、ｐチャネルメタル電極が引っ張り内部応力を持つ（つまりｐチャネルメタル電極自体は収縮しようとしている）ため、ｐチャネルトランジスタのチャネル領域には、ｐチャネルメタル電極の内部応力とは逆方向の圧縮歪が印加される。ここで、ｐチャネルメタル電極の下側のゲート絶縁膜（例えばHigh-kゲート絶縁膜）の厚さは高々数ｎｍ程度であるため、ｐチャネルメタル電極はチャネル領域に非常に近接しているので、ゲート電極の上側に形成されるライナー膜による応力印加と比べて、ｐチャネルメタル電極によりチャネル領域に対して効果的に歪を加えることができる。また、実施形態で詳細に述べるように、ｐチャネルメタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるので、微細化されても、ｐチャネルトランジスタのチャネル領域に引っ張り歪を効果的に印加することができる。
【００２８】
また、本発明に係る第３の半導体装置は、基板におけるｎチャネルトランジスタ形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記基板におけるｐチャネルトランジスタ形成領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、前記第１のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有し、前記第２のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有する。
【００２９】
本発明に係る第３の半導体装置によると、前述の本発明に係る第１及び第２の半導体装置の効果を合わせた効果を得ることができる。
【発明の効果】
【００３０】
本発明によれば、ｎチャネルトランジスタのチャネル領域には引っ張り歪を、ｐチャネルトランジスタのチャネル領域には圧縮歪をそれぞれ効果的に印加することができる。また、メタルゲート電極を構成する膜が持つ内部応力を利用してチャネル領域に歪を印加するため、微細化されても、つまり、トランジスタ間のピッチが縮小しても、ライナー膜やＳｉＧｅソース・ドレイン等の従来の歪技術のように、制約を受けることがない。
【００３１】
さらに、本発明によれば、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】図２は、引っ張り内部応力を持つメタル電極膜及び圧縮内部応力を持つメタル電極膜をそれぞれシリコンウェハ上に形成した場合のウェハ反り量を本願発明者らが調べた結果を示している。
【図３】図３は、チャネル領域にかかる歪量のメタル電極膜（ＴｉＮ膜）の膜厚に対する依存性を本願発明者らが調べた結果を示している。
【図４】図４は、本発明の第１の実施形態に係る半導体装置におけるｎチャネルトランジスタの駆動能力を示す図である。
【図５】図５は、本発明の第１の実施形態に係る半導体装置におけるｐチャネルトランジスタの駆動能力を示す図である。
【図６】図６（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施形態に係る半導体装置、具体的には、ＣＭＯＳ構造を有する半導体装置の概略構成を示す断面図である。
【００３５】
図１に示すように、例えばシリコンからなる半導体基板１０１上には、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層１０４が形成されており、これにより、ｐチャネルトランジスタ１０５とｎチャネルトランジスタ１０６とが区画されている。ｐチャネルトランジスタ１０５の半導体基板１０１には例えばイオン注入によりｎ型ウェル領域１０２が形成されていると共に、ｎチャネルトランジスタ１０６の半導体基板１０１には例えばイオン注入によりｐ型ウェル領域１０３が形成されている。
【００３６】
ｐチャネルトランジスタ１０５は、例えばイオン注入により形成されたｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８を備えていると共に、例えばHigh-k絶縁膜により構成されたゲート絶縁膜１０９上に、本実施形態の特徴の１つである引っ張り内部応力を持つメタル電極１１０を備えている。尚、メタル電極１１０上には、例えばホウ素などの不純物をイオン注入したポリシリコン電極１１１が形成されており、メタル電極１１０とポリシリコン電極１１１とによって、ｐチャネルトランジスタ１０５のゲート電極が構成されていると共に、当該ゲート電極側壁上には、例えばシリコン窒化膜又はシリコン酸化膜等からなる絶縁性サイドウォールスペーサ１１２が形成されている。
【００３７】
尚、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びポリシリコンゲート電極１１１のそれぞれの表面部に、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）等からなるシリサイド化層が形成されていても良い。また、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８に、ゲルマニウム（Ｇｅ）を例えば１０atomic％〜３０atomic％程度含んだＳｉＧｅエピタキシャル層が形成されていても良い。
【００３８】
一方、ｎチャネルトランジスタ１０６は、例えばイオン注入により形成されたｎ型ソース・ドレイン領域１１３及びｎ型エクステンション領域１１４を備えていると共に、例えば、High-kゲート絶縁膜により構成されたゲート絶縁膜１１５上に、本実施形態の特徴である圧縮内部応力を持つメタル電極１１６を備えている。尚、メタル電極１１６上には、例えばリンなどの不純物をイオン注入したポリシリコン電極１１７が形成されており、メタル電極１１６とポリシリコン電極１１７とによって、ｎチャネルトランジスタ１０６のゲート電極が構成されていると共に、当該ゲート電極側壁上には、例えばシリコン窒化膜又はシリコン酸化膜等からなる絶縁性サイドウォールスペーサ１１８が形成されている。
【００３９】
尚、図示は省略しているが、ｎ型ソース・ドレイン領域１１３及びポリシリコンゲート電極１１７のそれぞれの表面部に、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）等からなるシリサイド化層が形成されていても良い。また、図示は省略しているが、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション領域１０８に、ゲルマニウム（Ｇｅ）を例えば１０atomic％〜３０atomic％程度含んだＳｉＧｅエピタキシャル層が形成されていても良い。また、図示は省略しているが、ｎ型ソース・ドレイン領域１１３及びｎ型エクステンション領域１１４に、炭素（Ｃ）を例えば１atomic％〜３atomic％程度含んだカーボンドープＳｉエピタキシャル層が形成されていても良い。
【００４０】
また、本実施形態において、ｐチャネルトランジスタ１０５のゲート絶縁膜（High-kゲート絶縁膜）１０９は、例えばＨｆ又はＺｒとＳｉとを含んだ酸化膜から構成されたHigh-k膜中に、仕事関数を制御するためのＡｌやＴａなどを含ませたものである。また、ｎチャネルトランジスタ１０６のゲート絶縁膜（High-kゲート絶縁膜）１１５は、例えばＨｆ又はＺｒとＳｉとを含んだ酸化膜から構成されたHigh-k膜中に、仕事関数を制御するためのＬａやＭｇなどを含ませたものである。
【００４１】
さらに、本実施形態において、ｐチャネルトランジスタ１０５のメタル電極１１０、及びｎチャネルトランジスタ１０６のメタル電極１１６はそれぞれ、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であってもよい。ここで、前述のように、ｐチャネルトランジスタ１０５のメタル電極１１０は引っ張り内部応力を持ち、ｎチャネルトランジスタ１０６のメタル電極１１６は圧縮内部応力を持つ。
【００４２】
ところで、従来の歪技術においては、コンタクトエッチングストッパーとなるライナー膜を内部応力の大きいシリコン窒化膜により形成することによって、チャネル領域に歪を加えたり、又は、ソース・ドレイン領域にＳｉＧｅやＳｉＣをエピタキシャル成長により埋め込むことによって、チャネル領域に歪を加えたりしていた。しかし、トランジスタの微細化及び高集積化により、隣り合うゲート同士の間でライナー窒化膜の埋め込み不良が生じる場合がある。また、ＳＴＩからゲートまでの距離、つまりソース・ドレイン領域の面積縮小に起因して、Ｓｉ結晶ではなくＳｉＯ2 により形成されているＳＴＩの端部でエピタキシャル成長が起こらず、埋め込み不良、又はソース・ドレインへのコンタクトホールの接続不良が生じる場合がある。これらの不良が生じた場合、歩留りが低下する等の問題が生じる。
【００４３】
それに対して、本実施形態では、最もチャネル領域に近いゲート絶縁膜上に形成されているメタル電極によって、チャネル領域への歪を制御するため、ゲート間距離やソース・ドレイン領域の面積に関係なく、チャネル領域に適切な歪を効果的に加えることができる。これにより、ｐチャネルトランジスタ１０５及びｎチャネルトランジスタ１０６のそれぞれの駆動能力、つまりＣＭＯＳトランジスタの駆動能力を向上させることができる。
【００４４】
また、本実施形態では、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【００４５】
チャネル領域に加えれる歪量については、下記（式３）（フックの法則）に示すように、バルクに加えられる歪量と同様に、力を与える「応力」と「ヤング率（縦弾性係数）」とから見積ることが可能である。ヤング率は、弾性範囲で単位歪当たり、どれだけの応力が必要であるかを決める定数である。
【００４６】
［歪ε］＝［応力σ］／［ヤング率Ｅ］・・・（式３）
尚、応力方向が一方向である引っ張り応力又は圧縮応力の方向に沿った歪量は、前記（式３）の一次方程式から求めることが可能であるが、実際のデバイスでは、３次元の物体中の応力を考慮する必要があるので、３次の正方行列によってテンソル成分を表示して歪量のシミュレーションを行う。
【００４７】
また、例えばチタン窒化膜（ＴｉＮ）のヤング率はＴｉとＮとの組成比に依存しており、化学量論比に近いＴｉＮではヤング率が増大する一方、化学量論比よりも窒素比率が低下するとヤング率も低下する。
【００４８】
ヤング率の測定方法には、膜歪み法（the membrane deflection method）、押し込み試験（the indentation test）、ブリリュアン散乱法（Brillouin scattering technique）、超音波顕微鏡（the ultrasonic microscopy ）、共鳴振動法（the resonance vibration test）等の数種類の静的又は動的な方法が存在する。しかし、これらの方法は、特別の試料調製を必要とするなどの特徴があるため、微細な半導体デバイスで用いられるナノメーターレベルの厚さを持つ膜のヤング率測定には不向きである。
【００４９】
そこで、本実施形態においては、厚さ数１０ｎｍのメタル電極膜（具体的には厚さ１５ｎｍのＴｉＮ膜）のヤング率を測定するためにレーザー誘導音波を用いた。具体的には、試料表面にパルスレーザーを照射して表面弾性波を発生させ、その伝播速度の周波数依存性（分散曲線）を測定した。この分散曲線は、ヤング率、密度、ポアソン比、膜厚の４パラメータで決定されるため、分散曲線を測定すると共に既知のパラメータを入力することによって、未知のパラメータをフィッティングで求めることが可能となる。
【００５０】
ヤング率の測定試料は、シリコン基板上に形成した厚さ１００ｎｍのシリコン酸化膜上に厚さ１５ｎｍのＴｉＮ膜を形成した構造を持つ。ＴｉＮ膜の膜密度を５．４３ｇ／ｃｍ3 、ポアソン比を０．２１としてヤング率を計算したところ、例えばＰＶＤ（physical vapor deposition）により形成したＴｉＮ膜は８８３ＧＰａという非常に大きいヤング率を持つことが分かった。また、ＡＬＤ（Atomic Layer Deposition ）により形成したＴｉＮ膜も８１０ＧＰａという非常に大きいヤング率を持つことが分かった。
【００５１】
一方、応力の測定方法としては、シリコン基板（ウェハ）のそり量を用いた測定方法が一般的である。すなわち、シリコン基板上で成膜を行うと、シリコン基板の熱膨張係数と膜の熱膨張係数とが異なるため、基板が凹状又は凸状に反り、この反り（曲率半径）の変化量によりストレスを測定することができる。このウェハ反り測定は、ウェハの中心と重心とが一致するように３点でウェハを支持した状態で、各測定位置でのウェハと光源との焦点距離が一定となるように光源位置を移動させ、この光源位置の推移を測定することにより実施される。ウェハの反りの変化量（曲率半径）に基づいて、下記（式４）に示すストーニーの式を用いて応力を算出することができる。
【００５２】
（応力）＝（基板のヤング率）・（基板の厚さ）2 ／（６・曲率半径・膜厚・（１−基板のポアソン比））・・・（式４）
本実施形態においては、メタル電極膜の内部応力の測定を、７７５μｍ厚の３００ｍｍ径シリコンウェハを用いて実施した。その結果を図２に示す。図２の（ａ）は、ＰＶＤによりＴｉＮ膜を形成した場合のウェハの反り量を示している。これによれば、ＰＶＤにより形成したＴｉＮ膜は３００ｍｍ径シリコンウェハを凸状に最大約５０μｍ程度歪曲させており、前記（式４）によれば、ＰＶＤにより形成したＴｉＮ膜は、約３．０ＧＰａの圧縮内部応力を持つことが分かる。また、図２の（ｂ）は、ＡＬＤによりＴｉＮ膜を形成した場合のウェハの反り量を示している。これによれば、ＡＬＤにより形成したＴｉＮ膜は３００ｍｍ径シリコンウェハを凹状に最大約３０μｍ程度歪曲させており、前記（式４）によれば、ＡＬＤにより形成したＴｉＮ膜は、約１．５ＧＰａの引っ張り内部応力を持つことが分かる。
【００５３】
尚、本願発明者らが調べたところ、ＣＶＤ（Chemical Vapor Deposition ）法やＡＬＤ法等のように膜を熱化学成長させる場合には、膜は引っ張り内部応力を持つことが多く、ＰＶＤ法等のようにウェハを加熱しない場合には、膜は圧縮内部応力を持つことが多いことが分かった。具体的には、ＣＶＤにより形成したＷ（タングステン）膜は１．５ＧＰａ程度の引張り内部応力を持ち、ＰＶＤにより形成したＴａ（タンタル）膜は２．５ＧＰａ程度の圧縮内部応力を持ち、ＰＶＤにより形成したＴａＮ膜は１．６ＧＰａ程度の圧縮内部応力を持つ。
【００５４】
図３は、チャネル領域にかかる歪をシミュレーションした結果を示す。図３に示すように、ＰＶＤによりＴｉＮ膜を形成した場合、当該ＴｉＮ膜の内部応力は圧縮応力であるが、当該ＴｉＮ膜によりゲート下のチャネル領域には引っ張り歪がかかるので、ＰＶＤにより形成したＴｉＮ膜はｎチャネルトランジスタのメタルゲート電極に用いることが望ましいことが分かる。一方、図３に示すように、ＡＬＤによりＴｉＮ膜を形成した場合、当該ＴｉＮ膜の内部応力は引っ張り応力であるが、当該ＴｉＮ膜によりゲート下のチャネル領域には圧縮歪がかかるので、ＡＬＤにより形成したＴｉＮ膜はｐチャネルトランジスタのメタルゲート電極に用いることが望ましいことが分かる。
【００５５】
また、図３に示すように、前述のヤング率及び内部応力を用いて、前記（式３）に従ってチャネル領域に印加できる歪量をシミュレーションしたところ、ｎチャネルトランジスタ及びｐチャネルトランジスタのいずれにおいても、ソースからドレインに向かう方向（以下、Ｘ方向と称する）の歪量は、ＴｉＮ膜の膜厚が１０〜５０ｎｍ程度で比較的大きくなり、特に１５〜２５ｎｍ程度でほぼ最大になることが分かった。例えばＰＶＤにより形成したＴｉＮ膜をｎチャネルトランジスタに採用した場合、当該ＴｉＮ膜の膜厚が２０ｎｍ程度で３５０程度の歪量を与えることができる。また、例えばＡＬＤにより形成したＴｉＮ膜をｐチャネルトランジスタに採用した場合、当該ＴｉＮ膜の膜厚が２０ｎｍ程度で２４０程度の歪量を与えることができる。
【００５６】
尚、他の歪技術であるライナー膜の場合には膜厚を増やせば増やすほど歪量が増大したことや、他の歪技術であるＳｉＧｅソース・ドレインの場合にもＳｉＧｅ中のＧｅ濃度を増やせば増やすほど歪量が増大したこととは異なり、本実施形態のメタル電極膜により加えられる歪量は膜厚１５〜２５ｎｍ程度で飽和するという特徴を有している。
【００５７】
また、前述のライナー膜による方法では、１．６ＧＰａ相当の応力を持つ厚さ３０ｎｍ程度のシリコン窒化膜を使用したとしても、ゲート電極側壁上に絶縁性サイドウォールスペーサが存在する場合には、Ｘ方向の歪量は１５０程度である。これは、絶縁性サイドウォールスペーサが存在するためにライナー膜とゲート下のチャネル領域との距離が増大する結果、当該距離が増大した分、歪量が減少するからである。但し、絶縁性サイドウォールスペーサを除去した後にライナー膜を形成するディスポーザブル・サイドウォール技術によれば、Ｘ方向に３５０程度の歪量を与えることが可能であるので、本実施形態のメタル電極膜（例えばＰＶＤにより形成したＴｉＮ膜）と組み合わせて用いれば、合計７００程度以上の歪量をｎチャネルトランジスタのチャネル領域に印加することができる。或いは、引っ張り応力を持つライナー膜（例えばＳｉＮ膜）に代えて又は当該ライナー膜と共に、ＳｉＣソース・ドレイン技術を本実施形態のメタル電極膜（例えばＰＶＤにより形成したＴｉＮ膜）と組み合わせて用いることにより、ｎチャネルトランジスタのチャネル領域に歪量を印加してもよい。
【００５８】
同様に、ＳｉＧｅソース・ドレイン技術を、本実施形態のメタル電極膜（例えばＡＬＤにより形成したＴｉＮ膜）と組み合わせて用いれば、ｐチャネルトランジスタのチャネル領域に大きな圧縮歪を印加して駆動電流を向上させることができる。ここで、ＳｉＧｅソース・ドレイン技術に代えて又はＳｉＧｅソース・ドレイン技術と共に、圧縮応力を持つライナー膜（例えばＳｉＮ膜）を本実施形態のメタル電極膜（例えばＡＬＤにより形成したＴｉＮ膜）と組み合わせて用いることにより、ｐチャネルトランジスタのチャネル領域に歪量を印加してもよい。
【００５９】
図４は、ｎチャネルトランジスタのメタルゲート電極に圧縮内部応力を持つＴｉＮ膜を用いることにより、チャネル領域に引っ張り歪を印加した場合の駆動電流の向上を示す図である。図４に示すように、例えばオフ電流（Ｉｏｆｆｓ）が１０００ｐＡ／μｍの場合で比較すると、圧縮内部応力を持つＴｉＮ膜を用いることにより、オン電流（Ｉｏｎ）は８１７μＡ／μｍ（×印）から９０９μＡ／μｍ（○印）へと１０％以上向上している。
【００６０】
図５は、ｐチャネルトランジスタのメタルゲート電極に引っ張り内部応力を持つＴｉＮ膜を用いることにより、チャネル領域に圧縮歪を印加した場合の駆動電流の向上を示す図である。図５に示すように、例えばオフ電流（Ｉｏｆｆｓ）が１００ｐＡ／μｍの場合で比較すると、引っ張り内部応力を持つＴｉＮ膜を用いることにより、オン電流（Ｉｏｎ）は２８６μＡ／μｍ（×印）から３０９μＡ／μｍ（○印）へと８％以上向上している。
【００６１】
以上に説明したように、本願発明者らは、メタルゲート電極に用いられる各種メタル電極膜の内部応力を詳細に調べ、ゲート絶縁膜（例えばHigh-kゲート絶縁膜）上のメタル電極膜として、ｐチャネルトランジスタでは引っ張り内部応力を持つメタル電極膜を、ｎチャネルトランジスタでは圧縮内部応力を持つメタル電極膜を形成することにより、従来のライナー膜により印加可能な歪量以上の歪量をチャネル領域に印加して駆動電流を向上させることができるということを見出した。
【００６２】
すなわち、本実施形態は、この新しい知見に基づくものであり、従来技術の範疇とは異なる特徴及び効果を発揮する。例えば、本実施形態においては、メタルゲート電極を構成する膜が持つ内部応力を利用してチャネル領域に歪を印加するため、微細化されても、つまり、トランジスタ間のピッチが縮小しても、ライナー膜やＳｉＧｅソース・ドレイン等の従来の歪技術のように、制約を受けることがない。また、メタル電極膜の厚さが１０ｎｍ程度以上であれば、効果的な歪印加が可能となるため、ゲート加工できないような厚いメタル電極膜を形成する必要はない。従って、例えばHigh-kゲート絶縁膜／メタルゲート電極構造を持つＣＭＯＳトランジスタの高速化及び高集積化を可能としつつ、当該ＣＭＯＳトランジスタの形成を容易に行うことができる。
【００６３】
尚、本実施形態において、ｎチャネルトランジスタ及びｐチャネルトランジスタのメタルゲート電極の材料はＴｉＮ膜に限定されるものではなく、例えば、ｐチャネルトランジスタのメタルゲート電極として、前述の引っ張り内部応力を持つ、ＣＶＤやＡＬＤにより形成されたＴａＮ膜やＷ膜を用いてもよいし、例えば、ｎチャネルトランジスタのメタルゲート電極として、前述の圧縮内部応力を持つ、ＰＶＤにより形成されたＴａＮ膜やＴａ膜を用いてもよい。
【００６４】
また、本実施形態において、ＣＭＯＳ構造におけるｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれに、応力を持つメタルゲート電極を用いたが、これに代えて、いずれか一方のトランジスタのみに、所定の応力を持つメタルゲート電極を用いてもよい。
【００６５】
また、本実施形態において、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれにおいて、メタルゲート電極上にポリシリコン電極を形成したが、これに代えて、シリコンゲルマニウム電極を形成しても良い、或いは、メタルゲート電極上にポリシリコン電極等を形成しなくてもよい。
【００６６】
以下、本実施形態の半導体装置の製造方法を図６（ａ）〜（ｆ）を参照しながら説明する。
【００６７】
まず、図６（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層１０４によって絶縁分離されたｎ型ウェル領域１０２及びｐ型ウェル領域１０３を形成した後、半導体基板１０１上の全面にゲート絶縁膜となる絶縁膜１０９Ａを形成し、その後、絶縁膜１０９Ａ上に、ｐチャネルトランジスタ（以下、ＰＭＯＳという）の引っ張り内部応力を持つメタル電極となる金属含有膜１１０Ａを形成する。
【００６８】
ここで、絶縁膜１０９Ａは、例えば、水蒸気雰囲気中や一酸化窒素雰囲気中で半導体基板１０１表面を酸化してなる厚さ１．０ｎｍ程度のシリコン酸化膜と、当該シリコン酸化膜上に、Ｈｆ又はＺｒなどの４族元素を主成分とした酸化物、Ｈｆ若しくはＺｒとＳｉとの酸化物（シリケート）、Ｈｆ若しくはＺｒとＡｌとの酸化物（アルミネート）、又はこれらの酸化物にプラズマ窒化やアンモニア窒化によって窒素を添加した酸窒化物からなるHigh-k絶縁膜との積層構造を有する。このHigh-k絶縁膜の形成には、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition ）法、ＡＬＤ法又はＰＶＤ法などを用いる。また、プラズマ窒化やアンモニア窒化等の窒化処理を行う場合には、例えば１０００℃以上の熱処理を行うことが好ましい。
【００６９】
尚、ｎチャネルトランジスタ（以下、ＮＭＯＳという）及びＰＭＯＳのそれぞれのHigh-k絶縁膜中には、閾値電圧を制御するために、それぞれ異なったHigh-k材料を添加することが好ましい。例えば、ＮＭＯＳのHigh-k絶縁膜中にはＬａ酸化物やＭｇ酸化物を添加することが好ましく、ＰＭＯＳHigh-k絶縁膜中にはＡｌ酸化物やＴａ酸化物を添加することが好ましい。
【００７０】
また、本実施形態において、金属含有膜１１０Ａとして、例えばＡＬＤ法を用いてＴｉＮ膜を形成する。具体的には、Ｔｉソースとして塩化チタン（ＴｉＣｌ4 ）などの液体ソースを用い、当該液体ソースをＡｒなどの不活性ガスによってバブリングすることよって気化させたＴｉＣｌ4 ガスをチャンバー内にｔ１秒（例えば０．０５秒）間供給して、絶縁膜１０９Ａ上にＴｉを吸着させる。次に、チャンバー内に充満したＴｉＣｌ4 ガスを排出するために、窒素ガスを、例えば１０００ｍＬ／ｍｉｎ（標準状態）の流量でｔ２秒（例えば０．３秒）間供給する。その後、窒素ソースガスであるアンモニアを、例えば１０００ｍＬ／ｍｉｎ（標準状態）でｔ３秒（例えば１秒）間供給することによって、絶縁膜１０９Ａ上に吸着しているＴｉとＮとを結合させる。その後、チャンバー内に充満しているアンモニアガスを取り除くために、窒素ガスを、例えば１０００ｍＬ／ｍｉｎ（標準状態）の流量でｔ４秒（例えば０．３秒）間供給する。以上に述べた一連のガス供給サイクルを繰り返し行うことによって、所望の膜厚に達するまでＴｉＮ膜の成膜を行う。ここで、ＴｉＮ膜からなる金属含有膜１１０Ａは、１．０ＧＰａ以上の引っ張り内部応力を持つと共に、チャネル領域への歪量が最大になるように、１５ｎｍ以上で且つ２５ｎｍ以下の膜厚（例えば２０ｎｍ）を持つように形成される。金属含有膜１１０Ａのその他の成膜条件は、例えば、チャンバー圧力が０．５Ｔｏｒｒ（約６６．５Ｐａ）であり、ステージヒータ温度が５５０℃である。また、金属含有膜１１０ＡとしてＴｉＮ膜を製造する場合、ＴｉＣｌ4 とアンモニアとの組み合わせに代えて、Ｔｉソースとしてアミノ系又はイミド系等の材料を用い、窒素ソースとして、アンモニアにプラズマを印加して得られるアンモニアラジカルやイオン化された窒素などを用いることも可能である。
【００７１】
続いて、金属含有膜１１０Ａ上の全面にレジストを塗布した後、ＮＭＯＳ領域のレジストをフォトリソグラフィー技術によって除去し、その後、ＰＭＯＳ領域を覆うレジスト（図示省略）をマスクとして、図６（ｂ）に示すように、例えば硫酸と過酸化水素水との混合液により、ＮＭＯＳ領域の金属含有膜１１０Ａを除去した後、残存するレジストを除去する。ここで、絶縁膜１０９Ａがエッチングストッパーとして機能する。また、ウェットエッチングに代えて、ハロゲン系のエッチングガスを用いたドライエッチングにより、ＮＭＯＳ領域の金属含有膜１１０Ａを除去してもよい。
【００７２】
次に、図６（ｃ）に示すように、基板上の全面に、ＮＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１６Ａを形成する。本実施形態においては、金属含有膜１１６Ａとして、例えばＰＶＤ法を用いてＴｉＮ膜を形成する。ここで、ＴｉＮターゲットをＡｒでスパッタリングしてＴｉＮ膜を形成してもよい。或いは、ＴｉターゲットをＡｒでスパッタリングした後、Ｎ2 などの窒素系ガスとＴｉとを反応させてＴｉＮ膜を形成する反応性スパッタリング法を用いてもよい。本実施形態では、ＤＣパワー１０００Ｗ、Ａｒ流量２０ｍＬ／ｍｉｎ（標準状態）、Ｎ2 流量１８ｍＬ／ｍｉｎ（標準状態）の条件で反応性スパッタリング法を用いることによって、厚さ１５〜２５ｎｍ程度のＴｉＮ膜を形成した。
【００７３】
続いて、金属含有膜１１６Ａ上の全面にレジストを塗布した後、ＰＭＯＳ領域のレジストをフォトリソグラフィー技術によって除去し、その後、ＮＭＯＳ領域を覆うレジスト（図示省略）をマスクとして、例えば硫酸と過酸化水素水との混合液により、ＰＭＯＳ領域の金属含有膜１１６Ａを除去した後、残存するレジストを除去する。このとき、ＰＭＯＳ領域の金属含有膜１１０Ａの表面は自然酸化膜によって被覆されている。また、硫酸と過酸化水素水との混合液によるエッチングでは、ＡＬＤにより形成されたＴｉＮ膜よりも、ＰＶＤにより形成されたＴｉＮ膜の方がエッチングレートが大きいため、両ＴｉＮ膜の間でエッチング選択比が生じる。従って、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａを容易に除去することができる。
【００７４】
次に、残存する金属含有膜１１０Ａ及び金属含有膜１１６Ａ上に形成された自然酸化膜や、レジストの塗布及び除去により変質したＴｉＮ層を除去するために、例えばフッ酸を含んだ水溶液によって、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの表面を洗浄した後、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの上に厚さ１００ｎｍ程度のポリシリコン膜を形成する。ここで、ＴｉＮ膜とポリシリコン膜との界面に酸化層が存在すると、界面抵抗が上昇するため、ポリシリコン膜の形成前に、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれの表面に対して、アンモニア及び過酸化水素水による洗浄を追加で行った方がよい。また、ポリシリコン膜の形成方法としては、例えば、シラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）を用いて５００℃〜６５０℃の温度でシリコン膜を形成した後に当該シリコン膜に熱処理を加えてポリシリコン化する方法と、６００℃〜６３０℃でシランを流してポリシリコン膜を形成する方法とがある。また、ポリシリコン膜に代えて、シランにゲルマン（ＧｅＨ4 ）を加えてシリコンゲルマニウム膜を形成しても良い。
【００７５】
次に、フォトリソグラフィー技術とエッチング技術とを用いて、ゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、例えばハロゲン系のエッチングガスを用いて、前述のポリシリコン膜、金属含有膜１１０Ａ及び金属含有膜１１６Ａに対して異方性エッチングを行う。これにより、図６（ｄ）に示すように、ＰＭＯＳのゲート電極として、メタル電極１１０とポリシリコン電極１１１との積層構造がｎ型ウェル領域１０２上にゲート絶縁膜１０９を介して形成されると共に、ＮＭＯＳのゲート電極として、メタル電極１１６とポリシリコン電極１１７との積層構造がｐ型ウェル領域１０３上にゲート絶縁膜１１５を介して形成される。すなわち、ＮＭＯＳとＰＭＯＳとで異なる内部応力を持ったメタル電極を形成でき、それにより、ＮＭＯＳのチャネル領域には引っ張り応力を印加することができると共に、ＰＭＯＳのチャネル領域には圧縮応力を印加することができる。
【００７６】
前述のゲート電極エッチングにおいては、金属含有膜１１０Ａ及び金属含有膜１１６Ａの膜厚が同じではないため、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれと絶縁膜１０９Ａとの間にエッチング選択比を確保できるエッチング条件を用いる。これにより、ゲート電極エッチングを絶縁膜１０９Ａでストップさせることができる。尚、絶縁膜１０９Ａに対して窒化処理及びその後の１０００℃以上での熱処理が行われていると、金属含有膜１１０Ａ及び金属含有膜１１６Ａのそれぞれと絶縁膜１０９Ａとの間にエッチング選択比を確保しやすい。前述のゲート電極エッチングに続いて、例えばフッ酸系の洗浄液を用いて、ゲート電極エッチング時に残った絶縁膜１０９Ａ（各ゲート電極外側の絶縁膜１０９Ａ）を除去する。
【００７７】
尚、本実施形態において、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａを除去した。しかし、当該金属含有膜１１６ＡとＰＭＯＳ領域のチャネル領域とは、絶縁膜１０９Ａの厚さとＰＭＯＳ領域の金属含有膜１１０Ａの厚さとの合計厚さだけ離隔しているため、当該金属含有膜１１６Ａからチャネル領域に加えられる歪量は小さい。従って、ＰＭＯＳ領域の金属含有膜１１０Ａ上に形成されている金属含有膜１１６Ａについては、必ずしも除去しなくても良い。
【００７８】
また、デザインルールが４５ｎｍよりも微細なゲート電極を形成するためのリソグラフィーには、例えば液浸リソグラフィー技術を使用するが、例えば３００ｍｍの大口径ウェハでは、ウェハの中心部から周縁部まで、下地活性領域とゲート電極との重ね合わせ精度を高精度に保つことは難しく、メタルゲート電極が引き起こすウェハの反りを無視できない。しかし、本実施形態では、ｎチャネルメタルゲート電極として圧縮内部応力を持つ膜を用い、ｐチャネルメタルゲート電極として引っ張り内部応力を持つ膜を用いるため、各メタルゲート電極に起因するウェハの反りが相殺される結果、下地活性領域とゲート電極との重ね合わせ精度を向上させることができる。
【００７９】
次に、例えば６００℃以下の成膜温度で、基板上の全面にシリコン窒化膜（図示省略）を形成する。シリコン窒化膜の形成方法としては、例えばＡＬＤ法が好ましい。具体的には、例えば、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニアとを交互に供給することによって、厚さ５ｎｍ〜１０ｎｍ程度のシリコン窒化膜を形成する。続いて、例えばハロゲン系のガスを用いてシリコン窒化膜に対して異方性のドライエッチングを行うことによって、各トランジスタのゲート電極側壁上にのみシリコン窒化膜をオフセットスペーサとして残す。
【００８０】
次に、ＮＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｐ型ウェル領域１０３にｎ型不純物として例えばリン、砒素又はアンチモンなどをイオン注入する。次に、ＮＭＯＳ領域を覆うレジストを除去した後、ＰＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｎ型ウェル領域１０２にｐ型不純物として例えばボロン又はインジウム等をイオン注入する。その後、ＰＭＯＳ領域を覆うレジストを除去した後、例えば１０００℃以上の熱処理によって注入イオン種を活性化することにより、図６（ｅ）に示すように、ｎ型ウェル領域１０２の表面部にｐ型エクステンション領域１０８を形成すると共にｐ型ウェル領域１０３の表面部にｎ型エクステンション領域１１４を形成する。
【００８１】
次に、基板上の全面に例えば厚さ５ｎｍ〜１０ｎｍ程度のシリコン酸化膜及び厚さ１０ｎｍ〜３０ｎｍ程度のシリコン窒化膜を連続して積層した後、当該各膜に対して異方性のドライエッチングを行う。これにより、図６（ｆ）に示すように、ＰＭＯＳのゲート電極側壁上に絶縁性サイドウォールスペーサ１１２が形成されると共に、ＮＭＯＳのゲート電極側壁上に絶縁性サイドウォールスペーサ１１８が形成される。尚、絶縁性サイドウォールスペーサ１１２及び１１８の構造として、シリコン酸化膜及びシリコン窒化膜の２層構造を用いたが、これに代えて、シリコン酸化膜の１層構造又はシリコン窒化膜の１層構造を用いてもよい。
【００８２】
次に、ＮＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｐ型ウェル領域１０３にｎ型不純物として例えばリン、砒素又はアンチモンなどをイオン注入する。次に、ＮＭＯＳ領域を覆うレジストを除去した後、ＰＭＯＳ領域をレジスト（図示省略）によって保護しながら、ｎ型ウェル領域１０２にｐ型不純物として例えばボロン又はインジウム等をイオン注入する。その後、ＰＭＯＳ領域を覆うレジストを除去した後、例えば９００℃〜１０５０℃程度の熱処理によって注入イオン種を活性化することにより、図６（ｆ）に示すように、ｎ型ウェル領域１０２にｐ型ソース・ドレイン領域１０７を形成すると共に、ｐ型ウェル領域１０３にｎ型ソース・ドレイン領域１１３を形成する。
【００８３】
続いて、図示は省略しているが、各ソース・ドレイン領域１０７及び１１３の上部並びに各ポリシリコン電極１１１及び１１７の上部を例えばＮｉやＰｔを用いてシリサイド化した後、基板上の全面に、コンタクトホールエッチングストッパーとなる例えばシリコン窒化膜と層間絶縁膜となる例えばシリコン酸化膜とを順次形成し、その後、平坦化処理などの工程を行うことにより、図１に示す本実施形態の半導体装置を完成させる。
【００８４】
以上に説明した本実施形態の製造方法によると、ゲートパターニングのためのフォトリソグラフィーを行う際に、半導体基板１０１上に、引っ張り内部応力を持つ金属含有膜１１０Ａと圧縮内部応力を持つ金属含有膜１１６Ａとが形成されているため、半導体基板１０１に反りが生じることを抑制することができるので、フォトリソグラフィーを高精度で実施することができる。
【００８５】
尚、本実施形態の製造方法において、ＰＭＯＳのメタル電極となる金属含有膜１１０Ａを形成した後、ＮＭＯＳのメタル電極となる金属含有膜１１６Ａを形成したが、これに代えて、金属含有膜１１６Ａを形成した後、金属含有膜１１０Ａを形成してもよい。
【００８６】
また、本実施形態の製造方法において、ＰＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１０Ａを形成する際に、ＡＬＤ法を用いたが、これに代えて、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、又はＭＯＣＶＤ法等を用いてもよい。
【００８７】
また、本実施形態の製造方法において、ＮＭＯＳの圧縮内部応力を持つメタル電極となる金属含有膜１１６Ａを形成する際に、反応性スパッタリング法を用いたが、これに限らず、例えば、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法等を用いてもよい。
【００８８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８９】
図７（ａ）〜（ｅ）及び図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００９０】
まず、図７（ａ）に示すように、例えばシリコンからなる半導体基板２０１上に、例えばシリコン酸化膜からなり且つＳＴＩ形状を持つ素子分離層２０４によって絶縁分離されたｎ型ウェル領域２０２及びｐ型ウェル領域２０３を形成する。
【００９１】
次に、半導体基板２０１上に、例えば熱酸化法により膜厚４ｎｍ程度のシリコン酸化膜２０５Ａを形成した後、シリコン酸化膜２０５Ａ上に、例えばＣＶＤ法により膜厚１００ｎｍ〜２００ｎｍ程度のポリシリコン膜２０６Ａを堆積し、その後、ポリシリコン膜２０６Ａ上に、例えば膜厚３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜２０７Ａを堆積する。
【００９２】
次に、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、シリコン窒化膜２０７Ａ、ポリシリコン膜２０６Ａ及びシリコン酸化膜２０５Ａに対して順次エッチング加工を行うことにより、図７（ｂ）に示すように、ｎ型ウェル領域２０２及びｐ型ウェル領域２０３のそれぞれの上に、シリコン酸化膜からなるダミーゲート絶縁膜２０５、ポリシリコンからなるダミーゲート電極２０６、及びシリコン窒化膜からなるハードマスク層（保護膜）２０７が順次積層されてなるダミーゲート構造を形成する。続いて、例えばハードマスク層２０７をマスクとして、ｐ型ウェル領域２０３にｎ型不純物として例えばリンを浅くイオン注入することによって、ｎ型エクステンション領域２０８を形成する。また、例えばハードマスク層２０７をマスクとして、ｎ型ウェル領域２０２にＰ型不純物として例えばホウ素を浅くイオン注入することによって、ｐ型エクステンション領域２０９を形成する。
【００９３】
次に、基板上の全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、当該シリコン酸化膜の全面に対して異方性ドライエッチングを行うことによって、図７（ｃ）に示すように、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれのダミーゲート構造の側壁上に絶縁性サイドウォールスペーサ２１０を形成する。続いて、例えば絶縁性サイドウォールスペーサ２１０及びハードマスク層２０７をマスクとして、ｐ型ウェル領域２０３にｎ型不純物を深くイオン注入することによって、ｎ型ソース・ドレイン領域２１１を形成する。また、例えば絶縁性サイドウォールスペーサ２１０及びハードマスク層２０７をマスクとして、ｎ型ウェル領域２０２にｐ型不純物を深くイオン注入することによって、ｐ型ソース・ドレイン領域２１２を形成する。
【００９４】
次に、図示は省略しているが、ｎ型ソース・ドレイン領域２１１及びｐ型ソース・ドレイン領域２１２のそれぞれの表面全面に、例えばスパッタリング法によりチタン、コバルト、ニッケル又は白金のいずれかを含んだ高融点金属膜を堆積させた後、当該高融点金属膜と各ソース・ドレイン領域（シリコン領域）とが接触しているところでシリサイド化反応を生じさせる。これにより、ｎ型ソース・ドレイン領域２１１及びｐ型ソース・ドレイン領域２１２のそれぞれの表面部に高融点金属シリサイド膜が形成される。その後、未反応の高融点金属膜を除去する。
【００９５】
次に、図７（ｄ）に示すように、ハードマスク層２０７上を含む基板上の全面を被覆するように例えばＣＶＤ法等によりシリコン酸化膜からなる層間絶縁膜２１３を堆積した後、ハードマスク層２０７の上面が露出するまで層間絶縁膜２１３に対してＣＭＰ（chemical mechanical polishing ）を行う。
【００９６】
次に、層間絶縁膜２１３つまりシリコン酸化膜がエッチング耐性を有すると共にハードマスク層２０７が容易にエッチングされるエッチング処理、例えば熱りん酸によるエッチング処理によって、図７（ｅ）に示すように、ハードマスク層２０７を除去する。続いて、ダミーゲート電極２０６とダミーゲート絶縁膜２０５との間に選択比を持つ洗浄液、例えば水酸化カリウムなどのアルカリ性水溶液によってダミーゲート電極２０６を除去する。続いて、前述のエッチングにより露出したダミーゲート絶縁膜２０５の表面に対して、例えばアンモニア及びフッ化水素を含むエッチングガスによる処理を行い、それにより生成された生成物を分解及び蒸発させることによってダミーゲート絶縁膜２０５を除去する。以上のようにして、ＮＭＯＳ領域にゲート電極用溝２１４を形成すると共にＰＭＯＳ領域にゲート電極用溝２１５を形成する。
【００９７】
次に、例えば熱酸化法により、ゲート電極用溝２１４及び２１５のそれぞれの内壁面及び底面並びに層間絶縁膜２１３の上面をシリコン酸化膜によって被覆した後、当該シリコン酸化膜上に、Ｈｆ又はＺｒなどの４族元素を主成分とした酸化物、Ｈｆ若しくはＺｒとＳｉとの酸化物（シリケート）、Ｈｆ若しくはＺｒとＡｌとの酸化物（アルミネート）、又はこれらの酸化物にプラズマ窒化やアンモニア窒化によって窒素を添加した酸窒化物からなるHigh-k絶縁膜を形成する。これにより、シリコン酸化膜とHigh-k絶縁膜とからなるゲート絶縁膜２１６が形成される。ここで、High-k絶縁膜の形成には、例えば、ＭＯＣＶＤ法、ＡＬＤ法又はＰＶＤ法などを用いることができる。
【００９８】
次に、図８（ａ）に示すように、ゲート絶縁膜２１６上の全面に、例えばスパッタリング法により、圧縮内部応力を持つ厚さ１０〜５０ｎｍ程度（好ましくは１５〜２５ｎｍ程度）のｎチャネルメタル電極膜２１７を形成する。ｎチャネルメタル電極膜２１７は、例えばＡｌ、Ｔａ、Ｔｉなどの金属材料からなる金属膜、それらの金属材料を含む窒化膜、シリサイド膜、炭化窒素膜若しくは炭化膜、又はそれらの金属材料のうちの２種類以上の金属を含む合金膜からなる。
【００９９】
次に、図８（ｂ）に示すように、ＰＭＯＳ領域に形成されたｎチャネルメタル電極膜２１７を除去する。具体的には、例えばスピンコータなどのレジスト塗布装置により基板上の全面にレジストを塗布した後、当該レジストに対して選択的に露光を行い、その後、例えばスピンデベロッパなどのレジスト現像装置により現像を行うことにより、ＮＭＯＳ領域を覆うレジストパターン（図示省略）を形成する。次に、当該レジストパターンをマスクとして、例えばウェットエッチング法などのエッチング処理により、ＰＭＯＳ領域に形成されたｎチャネルメタル電極膜２１７を選択的に除去する。このとき、ＮＭＯＳ領域に形成されているｎチャネルメタル電極膜２１７は、前述のレジストパターンにより被覆されているため、除去されることはない。続いて、例えばプラズマアッシングなどにより、前述のレジストパターンを除去する。
【０１００】
次に、図８（ｃ）に示すように、ｎチャネルメタル電極膜２１７の上を含むゲート絶縁膜２１６上の全面に、例えばＡＬＤ法又はＣＶＤ法により、引っ張り内部応力を持つ厚さ１０〜５０ｎｍ程度（好ましくは１５〜２５ｎｍ程度）のｐチャネルメタル電極膜２１８を形成する。ｐチャネルメタル電極膜２１８は、例えばＴｉ、Ｔａ、Ｒｕ、Ｐｔ、Ｍｏ、Ｗ、Ｎｉ、Ｃｏなどの金属材料からなる金属膜、それらの金属材料を含む窒化膜、シリサイド膜、カーバイド膜（炭化膜）、又はそれらの金属材料のうちの２種類以上の金属を含む合金膜からなる。続いて、ｐチャネルメタル電極膜２１８上に、例えばＣＶＤ法又はＡＬＤ法などにより導電体材料膜２１９をゲート電極用溝２１４及び２１５が埋まるように成膜する。導電体材料膜２１９は例えば金属、ポリシリコン又はシリコンゲルマニウムなどからなり、好ましくは、タングステンからなる。導電体材料膜２１９の成膜条件は、プロセスガスが例えばＷＦ6 、Ｈ2 、ＳｉＨ4 等であり、基板温度が３５０℃〜４５０℃であり、圧力が１Ｔｏｒｒ（約１３３Ｐａ）〜１００Ｔｏｒｒ（約１３３００Ｐａ）である。
【０１０１】
続いて、図８（ｄ）に示すように、例えばＣＭＰなどの研磨により、ゲート電極用溝２１４及び２１５の外部に形成されているゲート絶縁膜２１６、ｎチャネルメタル電極膜２１７、ｐチャネルメタル電極膜２１８及び導電体材料膜２１９を除去することにより、トランジスタ構造を完成させる。
【０１０２】
以上に説明した本実施形態の製造方法により得られる半導体装置によると、第１の実施形態の半導体装置と同様の効果に加えて、次のような効果を得ることができる。すなわち、本実施形態の製造方法によると、第１の実施形態のように、各メタル電極膜２１７及び２１８がチャネル領域の端部で切断されていないため、言い換えると、各メタル電極膜２１７及び２１８がゲート電極用溝２１４及び２１５の底面から内壁面まで連続的に形成されているため、各メタル電極膜２１７及び２１８からチャネル領域に、より大きな歪を効果的に印加することが可能となる。
【０１０３】
尚、本実施形態において、ＮＭＯＳ領域のｎチャネルメタル電極膜２１７上に形成されているｐチャネルメタル電極膜２１８を除去していないが、当該ｐチャネルメタル電極膜２１８とＮＭＯＳ領域のチャネル領域との間には、ゲート絶縁膜２１６及びｎチャネルメタル電極膜２１７が介在しているため、当該ｐチャネルメタル電極膜２１８とＮＭＯＳ領域のチャネル領域との距離が離れているので、当該ｐチャネルメタル電極膜２１８の引っ張り応力内部がＮＭＯＳに悪影響を及ぼすことはほとんどない。しかし、ＮＭＯＳ領域のｎチャネルメタル電極膜２１７上に形成されているｐチャネルメタル電極膜２１８を除去してもよいことは言うまでもない。
【０１０４】
また、本実施形態において、ＮＭＯＳのメタル電極となるｎチャネルメタル電極膜２１７を形成した後、ＰＭＯＳのメタル電極となるｐチャネルメタル電極膜２１８を形成したが、これに代えて、ｐチャネルメタル電極膜２１８を形成した後、ｎチャネルメタル電極膜２１７を形成してもよい。
【０１０５】
また、本実施形態において、ＮＭＯＳの圧縮内部応力を持つメタル電極となるｎチャネルメタル電極膜２１７を形成する際に、スパッタリング法を用いたが、これに限らず、例えば、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法等を用いてもよい。
【０１０６】
また、本実施形態において、ＰＭＯＳの圧縮内部応力を持つメタル電極となるｐチャネルメタル電極膜２１８を形成する際に、ＡＬＤ法又はＣＶＤ法を用いたが、これに限らず、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、又はＭＯＣＶＤ法等を用いてもよい。
【０１０７】
また、本実施形態において、ｎチャネルメタル電極膜２１７及びｐチャネルメタル電極膜２１８として、前述の材料膜に限らず、第１の実施形態の各メタル電極膜と同様の材料膜を用いることができる。
【０１０８】
また、本実施形態において、ＮＭＯＳのｎ型ソース・ドレイン領域２１１に炭素が導入されていてもよいし、ＮＭＯＳのゲート電極構造の上を含む半導体基板２０１の上に、引っ張り応力を持つライナー膜（例えばＳｉＮ膜）が形成されていてもよい。
【０１０９】
また、本実施形態において、ＰＭＯＳのｎ型ソース・ドレイン領域２１２にゲルマニウムが導入されていてもよいし、ＰＭＯＳのゲート電極構造の上を含む半導体基板２０１の上に、圧縮応力を持つライナー膜（例えばＳｉＮ膜）が形成されていてもよい。
【産業上の利用可能性】
【０１１０】
本発明に係る半導体装置及びその製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
【符号の説明】
【０１１１】
１０１ 半導体基板
１０２ ｎ型ウェル領域
１０３ ｐ型ウェル領域
１０４ 素子分離層
１０５ ＰＭＯＳ（ｐチャネルトランジスタ）
１０６ ＮＭＯＳ（ｎチャネルトランジスタ）
１０７ ｐ型ソース・ドレイン領域
１０８ ｐ型エクステンション領域
１０９ ゲート絶縁膜
１０９Ａ 絶縁膜
１１０ メタル電極
１１０Ａ 金属含有膜
１１１ ポリシリコン電極
１１２ 絶縁性サイドウォールスペーサ
１１３ ｎ型ソース・ドレイン領域
１１４ ｎ型エクステンション領域
１１５ ゲート絶縁膜
１１６ メタル電極
１１６Ａ 金属含有膜
１１７ ポリシリコン電極
１１８ 絶縁性サイドウォールスペーサ
２０１ 半導体基板
２０２ ｎ型ウェル領域
２０３ ｐ型ウェル領域
２０４ 素子分離層
２０５ ダミーゲート絶縁膜
２０５Ａ シリコン酸化膜
２０６ ダミーゲート電極
２０６Ａ ポリシリコン膜
２０７ ハードマスク層（保護膜）
２０７Ａ シリコン窒化膜
２０８ ｎ型エクステンション領域
２０９ ｐ型エクステンション領域
２１０ 絶縁性サイドウォールスペーサ
２１１ ｎ型ソース・ドレイン領域
２１２ ｐ型ソース・ドレイン領域
２１３ 層間絶縁膜
２１４ ゲート電極用溝
２１５ ゲート電極用溝
２１６ ゲート絶縁膜
２１７ ｎチャネルメタル電極膜
２１８ ｐチャネルメタル電極膜
２１９ 導電体材料膜
【特許請求の範囲】
【請求項１】
基板におけるｎチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記ゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎチャネルメタル電極は、１０ｎｍ以上で且つ５０ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎチャネルメタル電極は、１５ｎｍ以上で且つ２５ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ｎチャネルメタルゲート電極は、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ｎチャネルメタル電極は前記ゲート絶縁膜と接することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ｎチャネルメタル電極上に形成されたポリシリコン電極又はシリコンゲルマニウム電極をさらに有していることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記基板はシリコン基板であり、
前記シリコン基板における前記ゲート電極の両側には、炭素が導入されたソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記ゲート電極の上を含む前記基板の上には、引っ張り応力を持つライナー膜が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ライナー膜はＳｉＮ膜であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上に前記ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に、前記ｎチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を形成する工程（ｂ）と、
前記導電膜をパターニングして前記ゲート電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｎ型不純物を導入してエクステンション領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記基板にｎ型不純物を導入してソース・ドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１０のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上にダミーゲート構造を形成する工程（ａ）と、
前記工程（ａ）の後に、前記基板にｎ型不純物を導入してエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ダミーゲート構造の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｎ型不純物を導入してソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ダミーゲート構造の頂部が露出するように前記基板を絶縁膜により覆う工程（ｅ）と、
前記ダミーゲート構造を除去して前記絶縁膜に凹部を形成する工程（ｆ）と、
前記凹部の底面上及び側壁上に前記ゲート絶縁膜を形成する工程（ｇ）と、
前記ゲート絶縁膜上に、前記ｎチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を前記凹部が埋まるように形成する工程（ｈ）と、
前記凹部の外側に位置する前記導電膜を除去して前記ゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記ダミーゲート構造は、ダミーゲート絶縁膜、ダミーポリシリコン電極及び保護膜が順次積層されてなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記ｎチャネルメタル電極となる前記金属含有膜を、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法により形成することを特徴とする半導体装置の製造方法。
【請求項１５】
基板におけるｐチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記ゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有することを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記ｐチャネルメタル電極は、１０ｎｍ以上で且つ５０ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記ｐチャネルメタル電極は、１５ｎｍ以上で且つ２５ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項１８】
請求項１５〜１７のいずれか１項に記載の半導体装置において、
前記ｐチャネルメタルゲート電極は、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であることを特徴とする半導体装置。
【請求項１９】
請求項１５〜１８のいずれか１項に記載の半導体装置において、
前記ｐチャネルメタル電極は前記ゲート絶縁膜と接することを特徴とする半導体装置。
【請求項２０】
請求項１５〜１９のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ｐチャネルメタル電極上に形成されたポリシリコン電極又はシリコンゲルマニウム電極をさらに有していることを特徴とする半導体装置。
【請求項２１】
請求項１５〜２０のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を有することを特徴とする半導体装置。
【請求項２２】
請求項１５〜２１のいずれか１項に記載の半導体装置において、
前記基板はシリコン基板であり、
前記シリコン基板における前記ゲート電極の両側には、ゲルマニウムが導入されたソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２３】
請求項１５〜２２のいずれか１項に記載の半導体装置において、
前記ゲート電極の上を含む前記基板の上には、圧縮応力を持つライナー膜が形成されていることを特徴とする半導体装置。
【請求項２４】
請求項２３に記載の半導体装置において、
前記ライナー膜はＳｉＮ膜であることを特徴とする半導体装置。
【請求項２５】
請求項１５〜２４のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上に前記ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に、前記ｐチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を形成する工程（ｂ）と、
前記導電膜をパターニングして前記ゲート電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｐ型不純物を導入してエクステンション領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記基板にｐ型不純物を導入してソース・ドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１５〜２４のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上にダミーゲート構造を形成する工程（ａ）と、
前記工程（ａ）の後に、前記基板にｐ型不純物を導入してエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ダミーゲート構造の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｐ型不純物を導入してソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ダミーゲート構造の頂部が露出するように前記基板を絶縁膜により覆う工程（ｅ）と、
前記ダミーゲート構造を除去して前記絶縁膜に凹部を形成する工程（ｆ）と、
前記凹部の底面上及び側壁上に前記ゲート絶縁膜を形成する工程（ｇ）と、
前記ゲート絶縁膜上に、前記ｐチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を前記凹部が埋まるように形成する工程（ｈ）と、
前記凹部の外側に位置する前記導電膜を除去して前記ゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記ダミーゲート構造は、ダミーゲート絶縁膜、ダミーポリシリコン電極及び保護膜が順次積層されてなることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２５〜２７のいずれか１項に記載の半導体装置の製造方法において、
前記ｐチャネルメタル電極となる前記金属含有膜を、熱ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、又はＡＬＤ法により形成することを特徴とする半導体装置の製造方法。
【請求項２９】
基板におけるｎチャネルトランジスタ形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記基板におけるｐチャネルトランジスタ形成領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有し、
前記第２のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有することを特徴とする半導体装置。
【請求項３０】
請求項２９に記載の半導体装置を製造する方法であって、
前記ｎチャネルメタル電極と前記ｐチャネルメタル電極とが互いに相反する向きの応力を持つことにより、前記各ゲート電極を形成するためのリソグラフィー時における前記基板の反りを抑制し、それによって、前記各ゲート電極とその下地となる活性領域との重ね合わせ精度を向上させることを特徴とする半導体装置の製造方法。
【請求項１】
基板におけるｎチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記ゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎチャネルメタル電極は、１０ｎｍ以上で且つ５０ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎチャネルメタル電極は、１５ｎｍ以上で且つ２５ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ｎチャネルメタルゲート電極は、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ｎチャネルメタル電極は前記ゲート絶縁膜と接することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ｎチャネルメタル電極上に形成されたポリシリコン電極又はシリコンゲルマニウム電極をさらに有していることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記基板はシリコン基板であり、
前記シリコン基板における前記ゲート電極の両側には、炭素が導入されたソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記ゲート電極の上を含む前記基板の上には、引っ張り応力を持つライナー膜が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ライナー膜はＳｉＮ膜であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上に前記ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に、前記ｎチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を形成する工程（ｂ）と、
前記導電膜をパターニングして前記ゲート電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｎ型不純物を導入してエクステンション領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記基板にｎ型不純物を導入してソース・ドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１０のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上にダミーゲート構造を形成する工程（ａ）と、
前記工程（ａ）の後に、前記基板にｎ型不純物を導入してエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ダミーゲート構造の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｎ型不純物を導入してソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ダミーゲート構造の頂部が露出するように前記基板を絶縁膜により覆う工程（ｅ）と、
前記ダミーゲート構造を除去して前記絶縁膜に凹部を形成する工程（ｆ）と、
前記凹部の底面上及び側壁上に前記ゲート絶縁膜を形成する工程（ｇ）と、
前記ゲート絶縁膜上に、前記ｎチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を前記凹部が埋まるように形成する工程（ｈ）と、
前記凹部の外側に位置する前記導電膜を除去して前記ゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記ダミーゲート構造は、ダミーゲート絶縁膜、ダミーポリシリコン電極及び保護膜が順次積層されてなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記ｎチャネルメタル電極となる前記金属含有膜を、２極スパッタリング法、直流マグネトロンスパッタリング法、高周波マグネトロンスパッタリング法、イオン化スパッタリング法、又はイオンビームスパッタリング法により形成することを特徴とする半導体装置の製造方法。
【請求項１５】
基板におけるｐチャネルトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記ゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有することを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記ｐチャネルメタル電極は、１０ｎｍ以上で且つ５０ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記ｐチャネルメタル電極は、１５ｎｍ以上で且つ２５ｎｍ以下の厚さを持つことを特徴とする半導体装置。
【請求項１８】
請求項１５〜１７のいずれか１項に記載の半導体装置において、
前記ｐチャネルメタルゲート電極は、Ａｌ、Ｔｉ、Ｔａ、Ｗ及びＲｕを含む金属群の中から選ばれた１つの金属からなる金属膜、前記金属群の中から選ばれた複数の金属からなる金属合金膜、前記金属群の中から選ばれた少なくとも１つの金属を含む窒化膜若しくは炭化窒化膜、又は前記金属群の中から選ばれた少なくとも１つの金属とシリコンとを含む窒化膜であることを特徴とする半導体装置。
【請求項１９】
請求項１５〜１８のいずれか１項に記載の半導体装置において、
前記ｐチャネルメタル電極は前記ゲート絶縁膜と接することを特徴とする半導体装置。
【請求項２０】
請求項１５〜１９のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ｐチャネルメタル電極上に形成されたポリシリコン電極又はシリコンゲルマニウム電極をさらに有していることを特徴とする半導体装置。
【請求項２１】
請求項１５〜２０のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は高誘電率膜を有することを特徴とする半導体装置。
【請求項２２】
請求項１５〜２１のいずれか１項に記載の半導体装置において、
前記基板はシリコン基板であり、
前記シリコン基板における前記ゲート電極の両側には、ゲルマニウムが導入されたソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２３】
請求項１５〜２２のいずれか１項に記載の半導体装置において、
前記ゲート電極の上を含む前記基板の上には、圧縮応力を持つライナー膜が形成されていることを特徴とする半導体装置。
【請求項２４】
請求項２３に記載の半導体装置において、
前記ライナー膜はＳｉＮ膜であることを特徴とする半導体装置。
【請求項２５】
請求項１５〜２４のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上に前記ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に、前記ｐチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を形成する工程（ｂ）と、
前記導電膜をパターニングして前記ゲート電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｐ型不純物を導入してエクステンション領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記基板にｐ型不純物を導入してソース・ドレイン領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１５〜２４のいずれか１項に記載の半導体装置を製造する方法であって、
前記基板上にダミーゲート構造を形成する工程（ａ）と、
前記工程（ａ）の後に、前記基板にｐ型不純物を導入してエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ダミーゲート構造の側壁上に絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記基板にｐ型不純物を導入してソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ダミーゲート構造の頂部が露出するように前記基板を絶縁膜により覆う工程（ｅ）と、
前記ダミーゲート構造を除去して前記絶縁膜に凹部を形成する工程（ｆ）と、
前記凹部の底面上及び側壁上に前記ゲート絶縁膜を形成する工程（ｇ）と、
前記ゲート絶縁膜上に、前記ｐチャネルメタル電極となる金属含有膜を少なくとも有する導電膜を前記凹部が埋まるように形成する工程（ｈ）と、
前記凹部の外側に位置する前記導電膜を除去して前記ゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記ダミーゲート構造は、ダミーゲート絶縁膜、ダミーポリシリコン電極及び保護膜が順次積層されてなることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２５〜２７のいずれか１項に記載の半導体装置の製造方法において、
前記ｐチャネルメタル電極となる前記金属含有膜を、熱ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、又はＡＬＤ法により形成することを特徴とする半導体装置の製造方法。
【請求項２９】
基板におけるｎチャネルトランジスタ形成領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記基板におけるｐチャネルトランジスタ形成領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極を有し、
前記第２のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極を有することを特徴とする半導体装置。
【請求項３０】
請求項２９に記載の半導体装置を製造する方法であって、
前記ｎチャネルメタル電極と前記ｐチャネルメタル電極とが互いに相反する向きの応力を持つことにより、前記各ゲート電極を形成するためのリソグラフィー時における前記基板の反りを抑制し、それによって、前記各ゲート電極とその下地となる活性領域との重ね合わせ精度を向上させることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２９３０３（Ｐ２０１１−２９３０３Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７１８８２（Ｐ２００９−１７１８８２）
【出願日】平成２１年７月２３日（２００９．７．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２３日（２００９．７．２３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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