半導体装置、および、その製造方法
【課題】半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現する。
【解決手段】半導体素子101にてゲート電極111gが設けられる部分の表面を凹凸面に形成する。ここでは、凹凸面のうち凸部CVでは、一対のソース・ドレイン領域112s,112dの表面と同一の面を覆うようにゲート絶縁膜111zを形成し、そのゲート絶縁膜111zの上面にゲート電極111gを設ける。これに対して、凹部TRでは、一対のソース・ドレイン領域112s,112dの表面から内部へ向けて設けられた溝Mの面を覆うようにゲート絶縁膜111zを形成し、その溝Mの内部を埋め込むようにゲート電極111gを設ける。
【解決手段】半導体素子101にてゲート電極111gが設けられる部分の表面を凹凸面に形成する。ここでは、凹凸面のうち凸部CVでは、一対のソース・ドレイン領域112s,112dの表面と同一の面を覆うようにゲート絶縁膜111zを形成し、そのゲート絶縁膜111zの上面にゲート電極111gを設ける。これに対して、凹部TRでは、一対のソース・ドレイン領域112s,112dの表面から内部へ向けて設けられた溝Mの面を覆うようにゲート絶縁膜111zを形成し、その溝Mの内部を埋め込むようにゲート電極111gを設ける。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、および、その製造方法に関する。特に、たとえば、電界効果トランジスタ(FET:Field Effect Transistor)が半導体素子として半導体基板に設けられている、半導体装置、および、その製造方法に関する。
【背景技術】
【0002】
半導体装置は、たとえば、FETが半導体素子として半導体基板に設けられており、高集積化を実現するために、半導体素子の微細化が要求されている。しかしながら、微細化に伴って、FETにおいては、ドレイン電流量が低下して動作速度が低下する場合がある。
【0003】
このため、このような不具合を解消するために、チャネルの幅方向に沿うように凹凸面を形成し、その凹凸面にゲート絶縁膜とゲート電極とを設けて、実効的なチャネル幅を増加させることが提案されている(たとえば、特許文献1,特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−5568号公報
【特許文献2】特開2009−94571号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図21〜図24は、半導体装置100Jを示す図である。
【0006】
ここで、図21は、半導体装置100Jの上面を示している。また、図22〜図24は、半導体装置100Jの断面を示している。具体的には、図22は、図21に示すX1−X2部分の断面を示し、図23は、図21に示すY1−Y2部分の断面を示し、図24は、図21に示すY3−Y4部分の断面を示している。
【0007】
半導体装置100Jは、図21に示すように、半導体素子110Jを有し、この半導体素子110Jが、半導体基板101において素子分離領域200によって区画された部分に設けられている。
【0008】
図21に示すように、半導体素子110Jは、ゲート電極111gjと、一対のソース・ドレイン領域112sj,112djとを有している。つまり、半導体素子110Jは、電界効果トランジスタである。
【0009】
半導体素子110Jを構成するゲート電極111gjは、図22に示すように、半導体基板101Jの表面において、チャネル101cjの幅方向xに沿うように形成された凹凸面に、ゲート絶縁膜111zjを介して形成されている。
【0010】
具体的には、ゲート電極111gjは、図23に示すように、半導体基板101Jの凹凸面のうち、凸部CVjでは、一対のソース・ドレイン領域112sj,112djに挟まれるように形成されている。そして、図24に示すように、凹部TRjでは、ゲート電極111gjが、その凹部TRjの内部において、一対のソース・ドレイン領域112sj,112djに挟まれるように形成されている。ここでは、図23と図24とに示すように、ゲート電極111gjは、凸部CVjと凹部TRjとにおいて断面形状が同じであって、チャネル長L12,L34が互いに同じになるように形成されている。そして、半導体基板101Jの表面において、ゲート電極111gjを挟むようにサイドウォールSWが設けられている。
【0011】
また、半導体素子110Jを構成する一対のソース・ドレイン領域112sj,112djは、図23,図24に示すように、低濃度不純物領域112Ls,112Ldを含み、低濃度不純物領域112Ls,112Ldが、サイドウォールSWの下方に設けられている。そして、一対のソース・ドレイン領域112sj,112djは、高濃度不純物領域112Hs,112Hdを含み、低濃度不純物領域112Ls,112Ldを挟むように設けられている。
【0012】
この半導体素子110Jの形成においては、チャネル101cjの幅方向に沿うように、半導体基板の表面を凹凸形状にして凹凸面を設ける。そして、その凹凸形状の表面に、ゲート絶縁膜111zjとゲート電極111gjとを順次設ける。
【0013】
この後、一対のソース・ドレイン領域112sj,112djを設ける。この一対のソース・ドレイン領域112sj,112djの形成では、ゲート電極111gjをマスクとして、不純物を半導体基板101にイオン注入して、低濃度不純物領域112Ls,112Ldを形成する。そして、サイドウォールSWを形成後、ゲート電極111gjとサイドウォールSWとをマスクとして、不純物を半導体基板101にイオン注入して、高濃度不純物領域112Hs,112Hdを形成する。
【0014】
このため、ゲート電極111gjの作成時のアライメントの関係から、凹凸面をチャネル長の方向yにおいて広く形成する必要がある。具体的には、図21に示すように、ゲート電極111gjの幅(y方向にて規定される距離)で規定される領域では十分でなく、図21にて点線で囲う領域TAjのように、チャネル長の方向yにおいて広く形成しなければならない。
【0015】
よって、ソース・ドレイン領域112sj,112djの表面についても、凹凸形状になっているので、ソース・ドレイン電極(図示なし)を形成することが困難な場合がある。また、これと共に、チャネル長の方向yにおいて、ソース・ドレイン電極を微細に形成することが困難になる場合がある。
【0016】
この他に、上記においては、一対のソース・ドレイン領域112sj,112djの形成を、凹凸面の形成後に実施するために、凹部TRjにおいて電界が拡散し、凸部CVjよりも凹部TRjにてオフ電流が増加する場合がある。そして、Sファクタが低下する不具合が生ずる場合がある。
【0017】
このように、半導体素子の特性を向上させると共に、半導体素子の微細化を実現することは困難であった。
【0018】
したがって、本発明は、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【0019】
本発明の半導体装置は、半導体基板に設けられた半導体素子を具備し、前記半導体素子は、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む、電界効果トランジスタであり、前記半導体基板は、前記ゲート電極が設けられる部分の表面が凹凸面になるように形成されており、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同じ高さの面を覆うように前記ゲート絶縁膜が形成されると共に、前記ゲート電極が当該ゲート絶縁膜の上面に設けられており、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜が形成されると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極が設けられている。
【0020】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該溝の側面が当該半導体基板の深さ方向に沿うように形成されている。
【0021】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該半導体基板の深さ方向に対して傾斜した傾斜面を含むように形成されている。
【0022】
好適には、前記半導体基板の凹凸面に設けられた溝の傾斜面は、(111)面である。
【0023】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部とにおいて、同一の形状になるように形成されている。
【0024】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部との各部分において、上面が平坦であり、半導体基板内で同じ深さまで形成されている。
【0025】
本発明の半導体装置の製造方法は、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む電界効果トランジスタを、半導体素子として形成する半導体素子形成工程を具備し、当該半導体素子形成工程においては、前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面に前記ゲート電極を形成し、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極を形成する。
【0026】
好適には、前記半導体素子形成工程は、前記半導体基板の表面において前記半導体素子を構成する前記ゲート絶縁膜および前記ゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する前記一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第1ステップと、前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第2ステップと、前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に開口を形成する第3ステップと、前記半導体基板において前記開口が形成された表面についてエッチング処理を実施することで前記溝を設けて、前記半導体基板に前記凹凸面を形成する第4ステップと、前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって前記ゲート絶縁膜を形成する第5ステップと、前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記ゲート電極を形成する第6ステップとを有する。
【0027】
好適には、前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように当該一対のソース・ドレイン領域を形成する。
【0028】
本発明においては、半導体基板においてゲート電極が設けられる部分の表面を凹凸面に形成する。そして、その半導体基板の凹凸面のうち凸部では、半導体基板において一対のソース・ドレイン領域の表面と同一の面を覆うようにゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面にゲート電極を形成する。また、半導体基板の凹凸面のうち凹部では、半導体基板において一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うようにゲート絶縁膜を形成する共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むようにゲート電極を形成する。
【発明の効果】
【0029】
本発明によれば、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【0030】
【図1】図1は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図2】図2は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図3】図3は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図4】図4は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図5】図5は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図6】図6は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図7】図7は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図8】図8は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図9】図9は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図10】図10は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図11】図11は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図12】図12は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図13】図13は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図14】図14は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図15】図15は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図16】図16は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図17】図17は、本発明の第2実施形態に係る半導体装置100bを示す図である。
【図18】図18は、本発明の第2実施形態に係る半導体装置100bの変形例を示す図である。
【図19】図19は、本発明の実施形態に係る半導体装置100cを示す図である。
【図20】図20は、本発明の実施形態に係る半導体装置100dを示す図である。
【図21】図21は、半導体装置100Jを示す図である。
【図22】図22は、半導体装置100Jを示す図である。
【図23】図23は、半導体装置100Jを示す図である。
【図24】図24は、半導体装置100Jを示す図である。
【発明を実施するための形態】
【0031】
以下より、本発明の実施形態について説明する。
【0032】
説明は、下記の手順で行う。
1.第1実施形態(溝が矩形形状)
2.第2実施形態(溝がテーパー形状)
3.その他
【0033】
<1.第1実施形態>
(A)装置構成
図1〜図4は、本発明の第1実施形態に係る半導体装置100を示す図である。
【0034】
ここで、図1は、半導体装置100の上面を示している。また、図2〜図4は、半導体装置100の断面を示している。具体的には、図2は、図1に示すX1−X2部分において紙面に垂直な断面を示している。また、図3は、図1に示すY1−Y2部分において紙面に垂直な断面を示している。また、図4は、図1に示すY3−Y4部分において紙面に垂直な断面を示している。
【0035】
半導体装置100は、図1から図4に示すように、半導体基板101を有する。半導体基板101は、たとえば、単結晶シリコンからなる基板であり、酸化シリコンなどの絶縁材料で素子分離領域200が設けられている。そして、半導体基板101においては、素子分離領域200で区画された領域に、半導体素子110が設けられている。
【0036】
図1に示すように、半導体素子110は、FETであって、ゲート電極111gと、一対のソース・ドレイン領域112s,112dとを有している。
【0037】
半導体素子110を構成するゲート電極111gは、図1に示すように、半導体基板101の面(xy面)において、一対のソース・ドレイン領域112s,112dに挟まれるように設けられている。また、ゲート電極111gは、一対のソース・ドレイン領域112s,112dが並んでいるチャネル長の方向yに対して、垂直な方向xに延在している。つまり、ゲート電極111gは、チャネルの幅方向xが長手方向になるように形成されている。
【0038】
このゲート電極111gは、導電材料によって形成されている。たとえば、Ti,Ru,Hf,Ir,Co,W,Mo,La,Ni,Cu,Al等の金属材料や、これらのSi化合物、または、これらのN化合物などの導電材料を用いて形成されている。また、上記導電材料を、適宜、組み合わせて、ゲート電極111gを形成しても良い。その他、適宜、複数の導電材料を積層させて、ゲート電極111gを形成しても良い。
【0039】
上記のゲート電極111gは、図2に示すように、半導体基板101の表面に、ゲート絶縁膜111zを介して形成されている。ゲート絶縁膜111zは、たとえば、Al,Y,Zr,La,Hf,Taから選択される金属の酸化物,酸化ケイ化物,窒化酸化物,酸化窒化ケイ化物などの高誘電体率(High−k)材料を用いて形成されている。
【0040】
図2に示すように、半導体基板101の表面には、ゲート電極111gの長手方向xに沿って凹凸形状の凹凸面が形成されており、ゲート電極111gは、ゲート絶縁膜111zを介して、この凹凸面を被覆するように形成されている。本実施形態では、半導体基板101の深さ方向zに側面が沿った溝Mが、チャネル101cの幅方向xにて等しいピッチで繰り返し設けられている。そして、この溝Mによって形成された凸部CVと凹部TRとの表面に、ゲート電極111gおよびゲート絶縁膜111zが形成されている。
【0041】
また、図2に示すように、ゲート電極111gは、表面が平坦であって、凹凸面において、凹部TRに対応する部分が凸部CVに対応する部分よりも、厚くなるように形成されている。
【0042】
そして、ゲート電極111gは、図3に示すように、凸部CVでは、半導体基板101の表面において、一対のソース・ドレイン領域112s,112dに挟まれるように形成されている。そして、図4に示すように、半導体基板101の表面の凹部TRでは、凹部TRの内部において、ゲート電極111gが一対のソース・ドレイン領域112s,112dに挟まれるように形成されている。
【0043】
また、図3と図4とに示すように、ゲート電極111gは、凸部CVと凹部TRとにおいて断面形状が異なり、チャネル長L12,L34が互いに異なるように形成されている。
【0044】
具体的には、図3に示すように、凸部CVでは、半導体基板101の表面が凹状でなく、平坦であり、その平坦な半導体基板101の表面に、ゲート電極111gが、ゲート絶縁膜111zを介して形成されている。このため、凸部CVでは、チャネル長L12は、一対のソース・ドレイン領域112s,112dの間の距離に相当する。
【0045】
これに対して、図4に示すように、凹部TRでは、半導体基板101の表面から深さ方向zに凹状に溝が形成されており、その溝の表面を被覆するように、ゲート絶縁膜111zが形成されている。そして、そのゲート絶縁膜111zが形成された溝の内部を埋め込むように、ゲート電極111gが形成されている。このため、凹部TRでは、チャネル長L34は、一対のソース・ドレイン領域112s,112dの間の距離に対して、ゲート電極111gが一対のソース・ドレイン領域112s,112dから深さ方向zに埋め込まれた距離を加算した距離に相当する。
【0046】
このため、本実施形態では、図3と図4とに示すように、凸部CVにおけるチャネル長L12よりも、凹部TRにおけるチャネル長L34の方が長くなるように、ゲート電極111gが形成されている。
【0047】
そして、図3と図4とに示すように、半導体基板101の表面においては、サイドウォールSWがゲート電極111gを挟むように、ゲート電極111gの両側面に設けられている。
【0048】
半導体素子110Jを構成する一対のソース・ドレイン領域112s,112dは、図3,図4に示すように、低濃度不純物領域112Ls,112Ldを含み、低濃度不純物領域112Ls,112Ldが、サイドウォールSWの下方に設けられている。低濃度不純物領域112Ls,112Ldは、いわゆるエクステンション領域であって、接合が浅い領域として、半導体基板101の表層に形成されている。
【0049】
また、図3,図4に示すように、一対のソース・ドレイン領域112s,112dは、高濃度不純物領域112Hs,112Hdを含み、高濃度不純物領域112Hs,112Hdが、低濃度不純物領域112Ls,112Ldを挟むように設けられている。この高濃度不純物領域112Hs,112Hdは、低濃度不純物領域112Ls,112Ldよりも、接合が深い位置になるように形成されている。また、高濃度不純物領域112Hs,112Hdは、表面にシリサイド膜で覆われており、ソース電極(図示なし),ドレイン電極(図示なし)がコンタクトされる。
【0050】
このように、上記の半導体素子110は、いわゆるLDD(Lightly Doped Drain)構造のFETとして形成されている。そして、図2〜図4に示すように、平坦化膜SZなどのような層間絶縁膜によって、半導体素子110は被覆されている。
【0051】
(B)製造方法
上記の半導体装置を製造する製造方法の要部に関して説明する。
【0052】
図5から図16は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【0053】
ここでは、図5,図7,図9,図11,図13,図15のそれぞれは、前述の図2と同様に、図1のX1−X2部分において紙面に垂直な断面について示している。そして、図6,図8,図10,図12,図14,図16のそれぞれは、前述の図3または図4と同様に、図1のY1−Y2部分またはY3−Y4部分において紙面に垂直な断面について示している。具体的には、(a)は、図1に示すY1−Y2部分において紙面に垂直な断面を示している。また、(b)、図1に示すY3−Y4部分において紙面に垂直な断面を示している。
【0054】
図5から図16において順次示すように、本実施形態においては、FETである半導体素子110を、いわゆるダマシンプロセスによって形成する。
【0055】
(1)トランジスタ形成工程
上記の半導体装置を製造する際には、まず、図5,図6に示すように、トランジスタ形成工程を実施する。
【0056】
ここでは、図5,図6に示すように、半導体基板101において素子分離領域200で区画された領域に、通常のMOSプロセスでトランジスタTrを設ける。本実施形態では、半導体基板101の表面に、ダミーゲート絶縁膜111zdを介在してダミーゲート電極111gdが設けられたトランジスタTrを形成する。
【0057】
本工程では、半導体基板101の表面のうち半導体素子110のゲート絶縁膜111z,ゲート電極111gの形成部分に、ダミーゲート絶縁膜111zdを介してダミーゲート電極111gdを形成する。また、本工程では、半導体素子110のゲート絶縁膜111z,ゲート電極111gの形成よりも先に、半導体素子110を構成する一対のソース・ドレイン領域112s,112dを、上記のダミーゲート電極111gdを挟むように形成する。
【0058】
具体的には、まず、STI(Shallow Trench Isolation)構造の素子分離領域200を、半導体基板101の表層に形成する。そして、半導体基板101の表面を酸化して酸化シリコンからなる保護膜(図示なし)を、チャネリングの防止のために形成する。その後、しきい値を調整するために、半導体基板101においてトランジスタTrを設ける領域に不純物をイオン注入する。そして、その保護膜を除去する。
【0059】
そして、図5,図6に示すように、ダミーゲート絶縁膜111zdおよびダミーゲート電極111gdの形成を実施する。
【0060】
ここでは、たとえば、半導体基板101の表面について熱酸化処理を実施することで、1〜3nm程度の膜厚の酸化シリコン膜(図示なし)を成膜する。そして、たとえば、CVD法を用いて、30〜100nm程度の膜厚のポリシリコン膜(図示なし)を、酸化シリコン膜(図示なし)上に成膜する。その後、そのポリシリコン膜(図示なし)についてパターン加工することで、ダミーゲート電極111gdを形成する。そして、さらに、その酸化シリコン膜(図示なし)についてパターン加工することで、ダミーゲート絶縁膜111zdを形成する。
【0061】
そして、図6に示すように、一対のソース・ドレイン領域112s,112dの形成を実施する。
【0062】
ここでは、まず、図6に示すように、一対のソース・ドレイン領域112s,112dを構成する低濃度不純物領域112Ls,112Ldを形成する。
【0063】
低濃度不純物領域112Ls,112Ldの形成では、ダミーゲート電極111gdをマスクとして、半導体基板101の表層に不純物をイオン注入する。
【0064】
具体的には、半導体素子110をn型MOSとして形成する場合には、AsやPなどのn型不純物をイオン注入する。また、p型MOSとして形成する場合には、BやInなどのp型不純物をイオン注入する。
【0065】
そして、図6に示すように、サイドウォールSWを形成する。
【0066】
サイドウォールSWの形成では、半導体基板101の表面においてダミーゲート電極111gdを被覆するように、絶縁体膜(図示なし)を成膜する。たとえば、CVD法によって、シリコン窒化膜を絶縁体膜(図示なし)として成膜する。そして、その絶縁体膜(図示なし)について、エッチバック処理を実施することで、サイドウォールSWを設ける。
【0067】
そして、図6に示すように、一対のソース・ドレイン領域112s,112dを構成する高濃度不純物領域112Hs,112Hdを形成する。
【0068】
高濃度不純物領域112Hs,112Hdの形成では、ダミーゲート電極111gdおよびサイドウォールSWをマスクとして、半導体基板101の表層に不純物をイオン注入する。
【0069】
具体的には、低濃度不純物領域112Ls,112Ldの形成と同様に、n型MOSを形成する場合には、AsやPなどのn型不純物をイオン注入する。また、p型MOSを形成する場合には、BやInなどのp型不純物をイオン注入する。
【0070】
この後、熱処理を実施することによって、上記において注入した不純物を活性化させて、一対のソース・ドレイン領域112s,112dを形成する。
【0071】
そして、高濃度不純物領域112Hs,112Hdの表層に、シリサイド膜(図示なし)を形成する。たとえば、Co,Ni,Ptなどの金属のシリサイドになるように、シリサイド膜(図示なし)を形成する。
【0072】
このように、上述の図1から図4に示した半導体素子110のゲート電極111gおよびゲート絶縁膜111zの形状が異なるトランジスタTrを、本工程で形成する。つまり、図5,図6に示すように、ダミーゲート電極111gd,ダミーゲート絶縁膜111zdが、チャネル101cの幅方向xにて半導体基板101の表面(xy面)に沿って延在するが、半導体基板101の深さ方向zに沿った部分を含まないように形成する。
【0073】
(2)平坦化膜形成工程
つぎに、図7,図8に示すように、平坦化膜形成工程を実施する。
【0074】
ここでは、図7,図8に示すように、半導体基板101の表面に平坦化膜SZを設ける。
【0075】
本工程では、上記工程で形成したトランジスタTrにおいて、ダミーゲート電極111gdの上面が露出し、他の部分が平坦化膜SZで被覆されるように、平坦化膜SZを半導体基板101の表面に形成する。
【0076】
具体的には、まず、トランジスタTrを被覆するように、たとえば、シリコン酸化膜(図示なし)を半導体基板101の表面に形成する。その後、たとえば、ダミーゲート電極111gdの上面が露出するまで、そのシリコン酸化膜(図示なし)についてCMP(Chemical Mecahnical Polish)処理を実施する。これにより、図7,図8に示すように、平坦化膜SZが形成される。
【0077】
(3)ダミーゲート電極・ダミーゲート絶縁膜除去工程
つぎに、図9,図10に示すように、ダミーゲート電極・ダミーゲート絶縁膜除去工程を実施する。
【0078】
ここでは、図9,図10に示すように、上記工程で形成したトランジスタTrのダミーゲート電極111gdとダミーゲート絶縁膜111zdとについて除去する。これにより、半導体基板101においてダミーゲート電極111gdおよびダミーゲート絶縁膜111zdが形成されていた表面を露出させ、当該表面部分に開口を形成する。
【0079】
具体的には、まず、ダミーゲート電極111gdについて除去する。たとえば、Cl2ガス,HBrガス、および、CL2とHBrの混合ガスを用いて、ドライエッチング処理を実施することによって、ダミーゲート電極111gdを選択的に除去する。
【0080】
その後、ダミーゲート絶縁膜111zdについて除去する。たとえば、フッ酸を用いたウェットエッチング処理の実施によって、ダミーゲート絶縁膜111zdを選択的に除去する。
【0081】
このようにダミーゲート電極111gdとダミーゲート絶縁膜111zdとについて除去することで、一対のサイドウォールSWの間において、半導体基板101の表面を露出させる。
【0082】
(4)溝形成工程
つぎに、図11,図12に示すように、溝形成工程を実施する。
【0083】
ここでは、図11,図12に示すように、半導体基板101の表面に溝Mを形成する。
【0084】
本工程では、半導体基板101において開口が形成された表面についてエッチング処理を実施することで半導体基板101の表面に溝Mを設ける。これにより、半導体基板101の表面に、凹凸形状の凹凸面を形成する。
【0085】
具体的には、図11,図12に示すように、レジストパターンPRを形成する。ここでは、半導体基板101において凸部CVを形成する部分の表面を被覆し、凹部TRを形成する部分の表面が露出するように、レジストパターンPRを形成する。つまり、図示を省略しているが、上面において、チャネル長の方向yにストライプ状に延在する部分を含むように、レジストパターンPRを形成する。
【0086】
その後、そのレジストパターンPRをマスクとして半導体基板101についてエッチング処理を実施することで、半導体基板101に溝Mを形成する。たとえば、Cl2とO2との混合ガスを用いて、ドライエッチング処理を実施することで、30〜60nm程度の深さになるように、溝Mを形成する。そして、更に、フッ酸を用いて後処理を実施することで、上記のエッチング処理によって生じたダメージ層(図示なし)を除去する。この後、レジストパターンPRを除去する。
【0087】
これによって、半導体基板101の表面には、凸部CVと凹部TRとが設けられ、表面が凹凸形状に形成される。
【0088】
(5)高誘電体膜形成工程
つぎに、図13,図14に示すように、高誘電体膜形成工程を実施する。
【0089】
ここでは、図13,図14に示すように、半導体基板101に形成された凹凸面を被覆するように、高誘電体膜111zmを成膜する。本実施形態では、半導体基板101の凹凸面の他に、平坦化膜SZの上面、一対のサイドウォールSWが対面する側面を被覆するように、高誘電体膜111zmを形成する。
【0090】
具体的には、図13に示すように、半導体基板101において凸部CVと凹部TRとのそれぞれの表面を被覆するように、高誘電体膜111zmを形成する。これにより、図14(a)に示すように、凸部CVにおいては、その上面が高誘電体膜111zmで被覆される。また、図14(b)に示すように、凹部TRにおいては、半導体基板101に形成された溝Mの底面および側面が高誘電体膜111zmで被覆される。
【0091】
高誘電体膜111zmについては、たとえば、CVD法やALD法によって、上述した高誘電体材料を成膜することで形成する。たとえば、2nm厚の酸化ハフニウム膜を、高誘電体膜111zmとして形成する。具体的には、HfCl2とNH3とを用いてCVD法によって、酸化ハフニウム膜を形成する。この他に、有機系のHfガスを用いてCVD法によって、酸化ハフニウム膜を形成してもよい。
【0092】
(6)金属膜形成工程
つぎに、図15,図16に示すように、金属膜形成工程を実施する。
【0093】
ここでは、図15,図16に示すように、半導体基板101に形成された凹凸形状の表面、平坦化膜SZの上面、および、一対のサイドウォールSWが対面する側面を、高誘電体膜111zmを介して被覆するように、金属膜111gmを形成する。
【0094】
具体的には、図15に示すように、半導体基板101において凸部CVと凹部TRとのそれぞれの表面を、高誘電体膜111zmを介して被覆するように、金属膜111gmを形成する。これにより、図16(a)に示すように、凸部CVにおいては、その上面が高誘電体膜111zmを介して金属膜111gmで被覆されると共に、一対のサイドウォールSWの間が金属膜111gmで埋め込まれる。また、図16(b)に示すように、凹部TRにおいては、半導体基板101に形成された溝Mの底面および側面が、高誘電体膜111zmを介して金属膜111gmで被覆されると共に、一対のサイドウォールSWの間が金属膜111gmで埋め込まれる。
【0095】
この金属膜111gmについては、たとえば、スパッタリング法によって、上述した金属材料を成膜することで形成する。
【0096】
(7)ゲート電極・ゲート絶縁膜形成工程
つぎに、図2〜図4に示したように、ゲート電極・ゲート絶縁膜形成工程を実施して、半導体素子110を完成させる。
【0097】
ここでは、高誘電体膜111zmおよび金属膜111gmを加工して、図2〜図4に示したように、ゲート電極111gおよびゲート絶縁膜111zを形成する。本実施形態では、平坦化膜SZ上に形成された高誘電体膜111zmおよび金属膜111gmを除去するように、平坦化処理を実施することで、ゲート電極111gおよびゲート絶縁膜111zを形成する。
【0098】
具体的には、金属膜111gmおよび高誘電体膜111zmについてCMP処理を平坦化膜SZの上面が露出するまで実施する。これによって、金属膜111gmと高誘電体膜111zmとが順次研磨されて、ゲート電極111g,ゲート絶縁膜111zが形成される。
【0099】
この後、層間絶縁膜(図示なし)で被覆後、ソース電極およびドレイン電極(図示なし)の形成を行い、半導体素子110を完成させる。
【0100】
(C)まとめ
以上のように、本実施形態においては、半導体基板101に半導体素子110が設けられている。この半導体素子110は、電界効果トランジスタであって、ゲート絶縁膜111z,ゲート電極111g,一対のソース・ドレイン領域112s,112dを有する。半導体素子110において、ゲート絶縁膜111zは、半導体基板101の表面に設けられている。また、ゲート電極111gは、半導体基板101の表面においてゲート絶縁膜111zを介して設けられている。そして、一対のソース・ドレイン領域112s,112dは、半導体基板101においてゲート電極111gを挟むように設けられている。
【0101】
本実施形態において半導体素子101は、ゲート電極111gが設けられる部分の表面が凹凸面になるように形成されている。この半導体素子101の凹凸面のうち、凸部CVでは、半導体基板101において一対のソース・ドレイン領域112s,112dの表面と同一の面を覆うようにゲート絶縁膜111zが形成される。そして、これと共に、ゲート電極111gが当該ゲート絶縁膜111zの上面に設けられている。これに対して、半導体基板の凹凸面のうち凹部TRでは、半導体基板101において一対のソース・ドレイン領域112s,112dの表面から内部へ向けて設けられた溝Mの面を覆うようにゲート絶縁膜111zが形成されている。そして、これと共に、当該ゲート絶縁膜111zが設けられた溝Mの内部を埋め込むようにゲート電極111gが設けられている。また、一対のソース・ドレイン領域112s,112dは、半導体基板101の凹凸面の凸部CVと凹部TRとにおいて、同一の形状になるように形成されている。
【0102】
上記のように、本実施形態では、FETである半導体素子110において、チャネルの幅方向xが凹凸面に形成されている。このため、実効的なチャネル幅を増加させることができる。
【0103】
特に、本実施形態では、半導体基板101の凹凸面に設けられた溝Mは、当該溝Mの側面が当該半導体基板101の深さ方向zに沿うように形成されている。このため、実効的なチャネル幅を、効果的に増加させることができる。
【0104】
また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果によって、Sファクタを改善できる。そして、凹部TRにおいては、いわゆるraised S/D構造と同様な不純物のプロファイルになっているので、コーナー効果によって、Sファクタをより改善することができる。
【0105】
よって、本実施形態においては、低電圧での駆動を容易に実現することができる。
【0106】
上記の半導体素子110の形成では、上述したように、いわゆるダマシンプロセスによってゲートを形成している。このため、ゲート電極111gの作成時のアライメントの関係を考慮して、凹凸形状をチャネル長の方向yにおいて広く形成する必要がない。
【0107】
具体的には、図1に示すように、ゲート電極111gの幅(y方向にて規定される距離)で規定される領域TAのように、チャネル長と同じ幅で凹凸形状を形成し、チャネル長よりも広い幅で凹凸形状を形成する必要がない。つまり、半導体基板101の表面においては、ゲート電極111gの直下のみが凹凸形状になるように形成されている。
つまり、一対のソース・ドレイン領域112s,112dは、凸部CVと凹部TRとの各部分において、上面が平坦であり、半導体基板101内で同じ深さまで形成されている。
【0108】
よって、本実施形態では、ソース・ドレイン領域112s,112dの表面が凹凸形状になっていないので、ソース・ドレイン電極(図示なし)の形成が容易である。また、これと共に、チャネル長の方向yにおいて、ソース・ドレイン電極の微細化を容易に実現することができる。
【0109】
この他に、本実施形態では、一対のソース・ドレイン領域112s,112dの形成を凹凸形状の形成前に実施するために、凹部TRにおいて電界が拡散し、凸部CVよりも凹部TRにてオフ電流が増加することを防止できる。
【0110】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【0111】
<2.第2実施形態>
本発明の第2実施形態について説明する。
【0112】
(A)装置構成など
図17は、本発明の第2実施形態に係る半導体装置100bを示す図である。
【0113】
ここで、図17は、図2と同様に、図1に示すX1−X2部分において紙面に垂直な断面を示している。なお、図17のY1−Y2部分において紙面に垂直な断面については、図3と同様である。また、図17のY3−Y4部分において紙面に垂直な断面については、図4と同様である。
【0114】
本実施形態は、図17に示すように、半導体素子110bにおいて、ゲート電極111gb,ゲート絶縁膜111zbが、第1実施形態と異なる。この点を除き、第1実施形態と同様である。このため、重複する個所については、記載を省略する。
【0115】
図17に示すように、半導体素子110bは、第1実施形態の場合と同様に、FETであって、ゲート電極111gbを有している。
【0116】
半導体素子110bを構成するゲート電極111gbは、図17に示すように、チャネル長の方向yに対して垂直な方向xに延在している。つまり、ゲート電極111gbは、チャネルの幅方向xが長手方向になるように形成されている。
【0117】
上記のゲート電極111gbは、図17に示すように、半導体基板101の表面に、ゲート絶縁膜111zbを介して形成されている。
【0118】
図17に示すように、半導体基板101の表面には、ゲート電極111gbの長手方向xに沿って凹凸面が形成されており、ゲート電極111gbは、ゲート絶縁膜111zbを介して、この凹凸面を被覆するように形成されている。
【0119】
本実施形態においては、図17に示すように、半導体基板101の深さ方向zに対して側面が傾斜している溝Mbが繰り返し、設けられている。溝Mbは、底面が半導体基板101の表面(xy面)に沿っており、半導体基板101の表面から深部へ向かって溝Mbの開口面が小さくなるように形成されている。つまり、半導体基板101の凹凸面に設けられた溝Mbは、当該半導体基板101の深さ方向zに対して傾斜した傾斜面を含むように形成されている。そして、この溝Mbによって形成された凸部CVbと凹部TRbとの表面に、ゲート電極111gbおよびゲート絶縁膜111zbが形成されている。
【0120】
このゲート電極111gbは、第1実施形態にて図3と図4とに示した場合と同様に、凸部CVbと凹部TRbとにおいて断面形状が異なり、チャネル長L12,L34が互いに異なるように形成されている。このため、本実施形態においても、半導体素子110bは、凸部CVにおけるチャネル長L12よりも、凹部TRにおけるチャネル長L34の方が長くなるように形成されている(図3,図4参照)。
【0121】
本実施形態においては、第1実施形態の(4)溝形成工程が異なることを除いて、第1実施形態の場合と同様にして、上記の半導体素子110bを形成する。
【0122】
図示を省略しているが、本実施形態の(4)溝形成工程では、第1実施形態の場合と同様に、レジストパターンPRを形成する(図11,図12参照)。
【0123】
この後、第1実施形態の場合と異なり、そのレジストパターンPRをマスクとして半導体基板101についてエッチング処理を実施して、半導体基板101の(100)面を掘り込んで、(111)面を露出させることで、半導体基板101に溝Mbを形成する。たとえば、KOHなどを含むアルカリ系のエッチング液を用いたウェットエッチング処理を実施する。具体的には、溝Mbが30〜60nm程度の深さになるように、上記のエッチング処理を実施する。この後、レジストパターンPRを除去する。
【0124】
これによって、半導体基板101の表面には、凸部CVbと凹部TRbとが設けられ、表面が凹凸形状に形成される。
【0125】
そして、第1実施形態の場合と同様にして、(5)高誘電体膜形成工程,(6)金属膜形成工程,(7)ゲート電極・ゲート絶縁膜形成工程を順次実施して、半導体素子110bを完成させる。
【0126】
(B)まとめ
以上のように、本実施形態においては、第1実施形態の場合と同様に、FETである半導体素子110bにおいて、チャネルの幅方向xが凹凸形状に形成されている。このため、実効的なチャネル幅を増加させることができる。また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果等によって、Sファクタを改善できる。
【0127】
よって、本実施形態においては、第1実施形態の場合と同様に、低電圧での駆動を容易に実現することができる。
【0128】
また、本実施形態では、第1実施形態の場合と同様に、いわゆるダマシンプロセスによってゲートを形成しているので、第1実施形態の場合と同様な効果を好適に奏することができる。
【0129】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【0130】
(C)変形例
なお、上記においては、図17に示したように、溝Mbの底面が半導体基板101の表面(xy面)に対して水平に沿った場合について示したが、これに限定されない。
【0131】
図18は、本発明の第2実施形態に係る半導体装置100bの変形例を示す図である。
【0132】
ここで、図18は、図17と同様に、図1に示すX1−X2部分において紙面に垂直な断面を示している。また、図18のY1−Y2部分において紙面に垂直な断面については、図3と同様である。また、図18のY3−Y4部分において紙面に垂直な断面については、図4と同様である。
【0133】
図18に示すように、溝Mbは、底面がなく、半導体基板101の表面(xy面)に対して傾斜した面が底部で交差するように溝Mbを形成しても良い。つまり、断面形状がテーパー形状でなく、三角形状になるように、溝Mbを形成しても良い。
【0134】
<3.その他>
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【0135】
図19は、本発明の実施形態に係る半導体装置100cを示す図である。
【0136】
図19に示すように、一対のソース・ドレイン領域112s,112dについては、上面の位置が、半導体基板101にてゲート絶縁膜111zが設けられた面よりも下方に位置する部分を含むように形成しても良い。具体的には、一対のソース・ドレイン領域112s,112dにおいて、高濃度不純物領域112Hs,112Hdの上面が、半導体基板101にてゲート絶縁膜111zが設けられた面よりも下方に位置するように形成しても良い。
【0137】
この場合には、第1実施形態の(1)トランジスタ形成工程において、高濃度不純物領域112Hs,112Hdの上面の一部をエッチング処理によって除去する。その後、第1実施形態の各工程を実施することで、上記のように、半導体装置100cを形成する。
【0138】
図20は、本発明の実施形態に係る半導体装置100dを示す図である。
【0139】
図20に示すように、一対のソース・ドレイン領域112s,112dの上面に応力印加層SKが被覆するように形成しても良い。たとえば、一対のソース・ドレイン領域112s,112dにおいて、高濃度不純物領域112Hs,112Hdの上面に応力印加層SKが被覆させてもよい。応力印加層SKは、たとえば、窒化シリコン膜などの絶縁膜であって、半導体素子110のチャネルに対して応力を加えてキャリア移動度を向上させるために形成されている。応力印加層SKは、FETである半導体素子110がn型MOSトランジスタであるときには、引張応力を与えるように材料を適宜選択して形成される。これに対して、FETである半導体素子110がp型MOSトランジスタであるときには、圧縮応力を与えるように材料を適宜選択して形成される。
【0140】
この場合には、第1実施形態の(1)トランジスタ形成工程において、トランジスタTrの各部を被覆するように、応力印加層SKを形成する。その後、第1実施形態の各工程を実施することで、上記のように、半導体装置100dを形成する。
【0141】
また、上記の絶縁膜の他に、高濃度不純物領域112Hs,112Hdの上面を被覆するシリサイド膜(図示なし)を、上記の応力印加層SKとして形成しても良い。
【0142】
なお、上記の実施形態において、半導体装置100,100b,100c、100dは、本発明の半導体装置に相当する。また、上記の実施形態において、半導体基板101は、本発明の半導体基板に相当する。また、上記の実施形態において、半導体素子110,110bは、本発明の半導体素子に相当する。また、上記の実施形態において、ゲート電極111g,111gbは、本発明のゲート電極に相当する。また、上記の実施形態において、ダミーゲート電極111gdは、本発明のダミーゲート電極に相当する。また、上記の実施形態において、金属膜111gmは、本発明の導電膜に相当する。また、上記の実施形態において、ゲート絶縁膜111z,111zbは、本発明のゲート絶縁膜に相当する。また、上記の実施形態において、ダミーゲート絶縁膜111zdは、本発明のダミーゲート絶縁膜に相当する。また、上記の実施形態において、高誘電体膜111zmは、本発明の絶縁膜に相当する。また、上記の実施形態において、ソース・ドレイン領域112d,112sは、本発明のソース・ドレイン領域に相当する。また、上記の実施形態において、凸部CV,CVbは、本発明の凸部に相当する。また、上記の実施形態において、溝M,Mbは、本発明の溝に相当する。また、上記の実施形態において、平坦化膜SZは、本発明の平坦化膜に相当する。また、上記の実施形態において、凹部TR,TRbは、本発明の凹部に相当する。
【符号の説明】
【0143】
100,100b,100c,100d:半導体装置、101:半導体基板、101c:チャネル、110,110b:半導体素子、111g,111gb:ゲート電極、111gd:ダミーゲート電極、111gm:金属膜、111z,111zb:ゲート絶縁膜、111zd:ダミーゲート絶縁膜、111zm:高誘電体膜、112Hs:高濃度不純物領域、112Ls:低濃度不純物領域、112d,112s:ソース・ドレイン領域、200:素子分離領域、CV,CVb:凸部、M,Mb:溝、PR:レジストパターン、SK:応力印加層、SW:サイドウォール、SZ:平坦化膜、TR,TRb:凹部、Tr:トランジスタ
【技術分野】
【0001】
本発明は、半導体装置、および、その製造方法に関する。特に、たとえば、電界効果トランジスタ(FET:Field Effect Transistor)が半導体素子として半導体基板に設けられている、半導体装置、および、その製造方法に関する。
【背景技術】
【0002】
半導体装置は、たとえば、FETが半導体素子として半導体基板に設けられており、高集積化を実現するために、半導体素子の微細化が要求されている。しかしながら、微細化に伴って、FETにおいては、ドレイン電流量が低下して動作速度が低下する場合がある。
【0003】
このため、このような不具合を解消するために、チャネルの幅方向に沿うように凹凸面を形成し、その凹凸面にゲート絶縁膜とゲート電極とを設けて、実効的なチャネル幅を増加させることが提案されている(たとえば、特許文献1,特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−5568号公報
【特許文献2】特開2009−94571号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図21〜図24は、半導体装置100Jを示す図である。
【0006】
ここで、図21は、半導体装置100Jの上面を示している。また、図22〜図24は、半導体装置100Jの断面を示している。具体的には、図22は、図21に示すX1−X2部分の断面を示し、図23は、図21に示すY1−Y2部分の断面を示し、図24は、図21に示すY3−Y4部分の断面を示している。
【0007】
半導体装置100Jは、図21に示すように、半導体素子110Jを有し、この半導体素子110Jが、半導体基板101において素子分離領域200によって区画された部分に設けられている。
【0008】
図21に示すように、半導体素子110Jは、ゲート電極111gjと、一対のソース・ドレイン領域112sj,112djとを有している。つまり、半導体素子110Jは、電界効果トランジスタである。
【0009】
半導体素子110Jを構成するゲート電極111gjは、図22に示すように、半導体基板101Jの表面において、チャネル101cjの幅方向xに沿うように形成された凹凸面に、ゲート絶縁膜111zjを介して形成されている。
【0010】
具体的には、ゲート電極111gjは、図23に示すように、半導体基板101Jの凹凸面のうち、凸部CVjでは、一対のソース・ドレイン領域112sj,112djに挟まれるように形成されている。そして、図24に示すように、凹部TRjでは、ゲート電極111gjが、その凹部TRjの内部において、一対のソース・ドレイン領域112sj,112djに挟まれるように形成されている。ここでは、図23と図24とに示すように、ゲート電極111gjは、凸部CVjと凹部TRjとにおいて断面形状が同じであって、チャネル長L12,L34が互いに同じになるように形成されている。そして、半導体基板101Jの表面において、ゲート電極111gjを挟むようにサイドウォールSWが設けられている。
【0011】
また、半導体素子110Jを構成する一対のソース・ドレイン領域112sj,112djは、図23,図24に示すように、低濃度不純物領域112Ls,112Ldを含み、低濃度不純物領域112Ls,112Ldが、サイドウォールSWの下方に設けられている。そして、一対のソース・ドレイン領域112sj,112djは、高濃度不純物領域112Hs,112Hdを含み、低濃度不純物領域112Ls,112Ldを挟むように設けられている。
【0012】
この半導体素子110Jの形成においては、チャネル101cjの幅方向に沿うように、半導体基板の表面を凹凸形状にして凹凸面を設ける。そして、その凹凸形状の表面に、ゲート絶縁膜111zjとゲート電極111gjとを順次設ける。
【0013】
この後、一対のソース・ドレイン領域112sj,112djを設ける。この一対のソース・ドレイン領域112sj,112djの形成では、ゲート電極111gjをマスクとして、不純物を半導体基板101にイオン注入して、低濃度不純物領域112Ls,112Ldを形成する。そして、サイドウォールSWを形成後、ゲート電極111gjとサイドウォールSWとをマスクとして、不純物を半導体基板101にイオン注入して、高濃度不純物領域112Hs,112Hdを形成する。
【0014】
このため、ゲート電極111gjの作成時のアライメントの関係から、凹凸面をチャネル長の方向yにおいて広く形成する必要がある。具体的には、図21に示すように、ゲート電極111gjの幅(y方向にて規定される距離)で規定される領域では十分でなく、図21にて点線で囲う領域TAjのように、チャネル長の方向yにおいて広く形成しなければならない。
【0015】
よって、ソース・ドレイン領域112sj,112djの表面についても、凹凸形状になっているので、ソース・ドレイン電極(図示なし)を形成することが困難な場合がある。また、これと共に、チャネル長の方向yにおいて、ソース・ドレイン電極を微細に形成することが困難になる場合がある。
【0016】
この他に、上記においては、一対のソース・ドレイン領域112sj,112djの形成を、凹凸面の形成後に実施するために、凹部TRjにおいて電界が拡散し、凸部CVjよりも凹部TRjにてオフ電流が増加する場合がある。そして、Sファクタが低下する不具合が生ずる場合がある。
【0017】
このように、半導体素子の特性を向上させると共に、半導体素子の微細化を実現することは困難であった。
【0018】
したがって、本発明は、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【0019】
本発明の半導体装置は、半導体基板に設けられた半導体素子を具備し、前記半導体素子は、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む、電界効果トランジスタであり、前記半導体基板は、前記ゲート電極が設けられる部分の表面が凹凸面になるように形成されており、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同じ高さの面を覆うように前記ゲート絶縁膜が形成されると共に、前記ゲート電極が当該ゲート絶縁膜の上面に設けられており、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜が形成されると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極が設けられている。
【0020】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該溝の側面が当該半導体基板の深さ方向に沿うように形成されている。
【0021】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該半導体基板の深さ方向に対して傾斜した傾斜面を含むように形成されている。
【0022】
好適には、前記半導体基板の凹凸面に設けられた溝の傾斜面は、(111)面である。
【0023】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部とにおいて、同一の形状になるように形成されている。
【0024】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部との各部分において、上面が平坦であり、半導体基板内で同じ深さまで形成されている。
【0025】
本発明の半導体装置の製造方法は、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む電界効果トランジスタを、半導体素子として形成する半導体素子形成工程を具備し、当該半導体素子形成工程においては、前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面に前記ゲート電極を形成し、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極を形成する。
【0026】
好適には、前記半導体素子形成工程は、前記半導体基板の表面において前記半導体素子を構成する前記ゲート絶縁膜および前記ゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する前記一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第1ステップと、前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第2ステップと、前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に開口を形成する第3ステップと、前記半導体基板において前記開口が形成された表面についてエッチング処理を実施することで前記溝を設けて、前記半導体基板に前記凹凸面を形成する第4ステップと、前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって前記ゲート絶縁膜を形成する第5ステップと、前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記ゲート電極を形成する第6ステップとを有する。
【0027】
好適には、前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように当該一対のソース・ドレイン領域を形成する。
【0028】
本発明においては、半導体基板においてゲート電極が設けられる部分の表面を凹凸面に形成する。そして、その半導体基板の凹凸面のうち凸部では、半導体基板において一対のソース・ドレイン領域の表面と同一の面を覆うようにゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面にゲート電極を形成する。また、半導体基板の凹凸面のうち凹部では、半導体基板において一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うようにゲート絶縁膜を形成する共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むようにゲート電極を形成する。
【発明の効果】
【0029】
本発明によれば、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【0030】
【図1】図1は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図2】図2は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図3】図3は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図4】図4は、本発明の第1実施形態に係る半導体装置100を示す図である。
【図5】図5は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図6】図6は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図7】図7は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図8】図8は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図9】図9は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図10】図10は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図11】図11は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図12】図12は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図13】図13は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図14】図14は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図15】図15は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図16】図16は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図17】図17は、本発明の第2実施形態に係る半導体装置100bを示す図である。
【図18】図18は、本発明の第2実施形態に係る半導体装置100bの変形例を示す図である。
【図19】図19は、本発明の実施形態に係る半導体装置100cを示す図である。
【図20】図20は、本発明の実施形態に係る半導体装置100dを示す図である。
【図21】図21は、半導体装置100Jを示す図である。
【図22】図22は、半導体装置100Jを示す図である。
【図23】図23は、半導体装置100Jを示す図である。
【図24】図24は、半導体装置100Jを示す図である。
【発明を実施するための形態】
【0031】
以下より、本発明の実施形態について説明する。
【0032】
説明は、下記の手順で行う。
1.第1実施形態(溝が矩形形状)
2.第2実施形態(溝がテーパー形状)
3.その他
【0033】
<1.第1実施形態>
(A)装置構成
図1〜図4は、本発明の第1実施形態に係る半導体装置100を示す図である。
【0034】
ここで、図1は、半導体装置100の上面を示している。また、図2〜図4は、半導体装置100の断面を示している。具体的には、図2は、図1に示すX1−X2部分において紙面に垂直な断面を示している。また、図3は、図1に示すY1−Y2部分において紙面に垂直な断面を示している。また、図4は、図1に示すY3−Y4部分において紙面に垂直な断面を示している。
【0035】
半導体装置100は、図1から図4に示すように、半導体基板101を有する。半導体基板101は、たとえば、単結晶シリコンからなる基板であり、酸化シリコンなどの絶縁材料で素子分離領域200が設けられている。そして、半導体基板101においては、素子分離領域200で区画された領域に、半導体素子110が設けられている。
【0036】
図1に示すように、半導体素子110は、FETであって、ゲート電極111gと、一対のソース・ドレイン領域112s,112dとを有している。
【0037】
半導体素子110を構成するゲート電極111gは、図1に示すように、半導体基板101の面(xy面)において、一対のソース・ドレイン領域112s,112dに挟まれるように設けられている。また、ゲート電極111gは、一対のソース・ドレイン領域112s,112dが並んでいるチャネル長の方向yに対して、垂直な方向xに延在している。つまり、ゲート電極111gは、チャネルの幅方向xが長手方向になるように形成されている。
【0038】
このゲート電極111gは、導電材料によって形成されている。たとえば、Ti,Ru,Hf,Ir,Co,W,Mo,La,Ni,Cu,Al等の金属材料や、これらのSi化合物、または、これらのN化合物などの導電材料を用いて形成されている。また、上記導電材料を、適宜、組み合わせて、ゲート電極111gを形成しても良い。その他、適宜、複数の導電材料を積層させて、ゲート電極111gを形成しても良い。
【0039】
上記のゲート電極111gは、図2に示すように、半導体基板101の表面に、ゲート絶縁膜111zを介して形成されている。ゲート絶縁膜111zは、たとえば、Al,Y,Zr,La,Hf,Taから選択される金属の酸化物,酸化ケイ化物,窒化酸化物,酸化窒化ケイ化物などの高誘電体率(High−k)材料を用いて形成されている。
【0040】
図2に示すように、半導体基板101の表面には、ゲート電極111gの長手方向xに沿って凹凸形状の凹凸面が形成されており、ゲート電極111gは、ゲート絶縁膜111zを介して、この凹凸面を被覆するように形成されている。本実施形態では、半導体基板101の深さ方向zに側面が沿った溝Mが、チャネル101cの幅方向xにて等しいピッチで繰り返し設けられている。そして、この溝Mによって形成された凸部CVと凹部TRとの表面に、ゲート電極111gおよびゲート絶縁膜111zが形成されている。
【0041】
また、図2に示すように、ゲート電極111gは、表面が平坦であって、凹凸面において、凹部TRに対応する部分が凸部CVに対応する部分よりも、厚くなるように形成されている。
【0042】
そして、ゲート電極111gは、図3に示すように、凸部CVでは、半導体基板101の表面において、一対のソース・ドレイン領域112s,112dに挟まれるように形成されている。そして、図4に示すように、半導体基板101の表面の凹部TRでは、凹部TRの内部において、ゲート電極111gが一対のソース・ドレイン領域112s,112dに挟まれるように形成されている。
【0043】
また、図3と図4とに示すように、ゲート電極111gは、凸部CVと凹部TRとにおいて断面形状が異なり、チャネル長L12,L34が互いに異なるように形成されている。
【0044】
具体的には、図3に示すように、凸部CVでは、半導体基板101の表面が凹状でなく、平坦であり、その平坦な半導体基板101の表面に、ゲート電極111gが、ゲート絶縁膜111zを介して形成されている。このため、凸部CVでは、チャネル長L12は、一対のソース・ドレイン領域112s,112dの間の距離に相当する。
【0045】
これに対して、図4に示すように、凹部TRでは、半導体基板101の表面から深さ方向zに凹状に溝が形成されており、その溝の表面を被覆するように、ゲート絶縁膜111zが形成されている。そして、そのゲート絶縁膜111zが形成された溝の内部を埋め込むように、ゲート電極111gが形成されている。このため、凹部TRでは、チャネル長L34は、一対のソース・ドレイン領域112s,112dの間の距離に対して、ゲート電極111gが一対のソース・ドレイン領域112s,112dから深さ方向zに埋め込まれた距離を加算した距離に相当する。
【0046】
このため、本実施形態では、図3と図4とに示すように、凸部CVにおけるチャネル長L12よりも、凹部TRにおけるチャネル長L34の方が長くなるように、ゲート電極111gが形成されている。
【0047】
そして、図3と図4とに示すように、半導体基板101の表面においては、サイドウォールSWがゲート電極111gを挟むように、ゲート電極111gの両側面に設けられている。
【0048】
半導体素子110Jを構成する一対のソース・ドレイン領域112s,112dは、図3,図4に示すように、低濃度不純物領域112Ls,112Ldを含み、低濃度不純物領域112Ls,112Ldが、サイドウォールSWの下方に設けられている。低濃度不純物領域112Ls,112Ldは、いわゆるエクステンション領域であって、接合が浅い領域として、半導体基板101の表層に形成されている。
【0049】
また、図3,図4に示すように、一対のソース・ドレイン領域112s,112dは、高濃度不純物領域112Hs,112Hdを含み、高濃度不純物領域112Hs,112Hdが、低濃度不純物領域112Ls,112Ldを挟むように設けられている。この高濃度不純物領域112Hs,112Hdは、低濃度不純物領域112Ls,112Ldよりも、接合が深い位置になるように形成されている。また、高濃度不純物領域112Hs,112Hdは、表面にシリサイド膜で覆われており、ソース電極(図示なし),ドレイン電極(図示なし)がコンタクトされる。
【0050】
このように、上記の半導体素子110は、いわゆるLDD(Lightly Doped Drain)構造のFETとして形成されている。そして、図2〜図4に示すように、平坦化膜SZなどのような層間絶縁膜によって、半導体素子110は被覆されている。
【0051】
(B)製造方法
上記の半導体装置を製造する製造方法の要部に関して説明する。
【0052】
図5から図16は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【0053】
ここでは、図5,図7,図9,図11,図13,図15のそれぞれは、前述の図2と同様に、図1のX1−X2部分において紙面に垂直な断面について示している。そして、図6,図8,図10,図12,図14,図16のそれぞれは、前述の図3または図4と同様に、図1のY1−Y2部分またはY3−Y4部分において紙面に垂直な断面について示している。具体的には、(a)は、図1に示すY1−Y2部分において紙面に垂直な断面を示している。また、(b)、図1に示すY3−Y4部分において紙面に垂直な断面を示している。
【0054】
図5から図16において順次示すように、本実施形態においては、FETである半導体素子110を、いわゆるダマシンプロセスによって形成する。
【0055】
(1)トランジスタ形成工程
上記の半導体装置を製造する際には、まず、図5,図6に示すように、トランジスタ形成工程を実施する。
【0056】
ここでは、図5,図6に示すように、半導体基板101において素子分離領域200で区画された領域に、通常のMOSプロセスでトランジスタTrを設ける。本実施形態では、半導体基板101の表面に、ダミーゲート絶縁膜111zdを介在してダミーゲート電極111gdが設けられたトランジスタTrを形成する。
【0057】
本工程では、半導体基板101の表面のうち半導体素子110のゲート絶縁膜111z,ゲート電極111gの形成部分に、ダミーゲート絶縁膜111zdを介してダミーゲート電極111gdを形成する。また、本工程では、半導体素子110のゲート絶縁膜111z,ゲート電極111gの形成よりも先に、半導体素子110を構成する一対のソース・ドレイン領域112s,112dを、上記のダミーゲート電極111gdを挟むように形成する。
【0058】
具体的には、まず、STI(Shallow Trench Isolation)構造の素子分離領域200を、半導体基板101の表層に形成する。そして、半導体基板101の表面を酸化して酸化シリコンからなる保護膜(図示なし)を、チャネリングの防止のために形成する。その後、しきい値を調整するために、半導体基板101においてトランジスタTrを設ける領域に不純物をイオン注入する。そして、その保護膜を除去する。
【0059】
そして、図5,図6に示すように、ダミーゲート絶縁膜111zdおよびダミーゲート電極111gdの形成を実施する。
【0060】
ここでは、たとえば、半導体基板101の表面について熱酸化処理を実施することで、1〜3nm程度の膜厚の酸化シリコン膜(図示なし)を成膜する。そして、たとえば、CVD法を用いて、30〜100nm程度の膜厚のポリシリコン膜(図示なし)を、酸化シリコン膜(図示なし)上に成膜する。その後、そのポリシリコン膜(図示なし)についてパターン加工することで、ダミーゲート電極111gdを形成する。そして、さらに、その酸化シリコン膜(図示なし)についてパターン加工することで、ダミーゲート絶縁膜111zdを形成する。
【0061】
そして、図6に示すように、一対のソース・ドレイン領域112s,112dの形成を実施する。
【0062】
ここでは、まず、図6に示すように、一対のソース・ドレイン領域112s,112dを構成する低濃度不純物領域112Ls,112Ldを形成する。
【0063】
低濃度不純物領域112Ls,112Ldの形成では、ダミーゲート電極111gdをマスクとして、半導体基板101の表層に不純物をイオン注入する。
【0064】
具体的には、半導体素子110をn型MOSとして形成する場合には、AsやPなどのn型不純物をイオン注入する。また、p型MOSとして形成する場合には、BやInなどのp型不純物をイオン注入する。
【0065】
そして、図6に示すように、サイドウォールSWを形成する。
【0066】
サイドウォールSWの形成では、半導体基板101の表面においてダミーゲート電極111gdを被覆するように、絶縁体膜(図示なし)を成膜する。たとえば、CVD法によって、シリコン窒化膜を絶縁体膜(図示なし)として成膜する。そして、その絶縁体膜(図示なし)について、エッチバック処理を実施することで、サイドウォールSWを設ける。
【0067】
そして、図6に示すように、一対のソース・ドレイン領域112s,112dを構成する高濃度不純物領域112Hs,112Hdを形成する。
【0068】
高濃度不純物領域112Hs,112Hdの形成では、ダミーゲート電極111gdおよびサイドウォールSWをマスクとして、半導体基板101の表層に不純物をイオン注入する。
【0069】
具体的には、低濃度不純物領域112Ls,112Ldの形成と同様に、n型MOSを形成する場合には、AsやPなどのn型不純物をイオン注入する。また、p型MOSを形成する場合には、BやInなどのp型不純物をイオン注入する。
【0070】
この後、熱処理を実施することによって、上記において注入した不純物を活性化させて、一対のソース・ドレイン領域112s,112dを形成する。
【0071】
そして、高濃度不純物領域112Hs,112Hdの表層に、シリサイド膜(図示なし)を形成する。たとえば、Co,Ni,Ptなどの金属のシリサイドになるように、シリサイド膜(図示なし)を形成する。
【0072】
このように、上述の図1から図4に示した半導体素子110のゲート電極111gおよびゲート絶縁膜111zの形状が異なるトランジスタTrを、本工程で形成する。つまり、図5,図6に示すように、ダミーゲート電極111gd,ダミーゲート絶縁膜111zdが、チャネル101cの幅方向xにて半導体基板101の表面(xy面)に沿って延在するが、半導体基板101の深さ方向zに沿った部分を含まないように形成する。
【0073】
(2)平坦化膜形成工程
つぎに、図7,図8に示すように、平坦化膜形成工程を実施する。
【0074】
ここでは、図7,図8に示すように、半導体基板101の表面に平坦化膜SZを設ける。
【0075】
本工程では、上記工程で形成したトランジスタTrにおいて、ダミーゲート電極111gdの上面が露出し、他の部分が平坦化膜SZで被覆されるように、平坦化膜SZを半導体基板101の表面に形成する。
【0076】
具体的には、まず、トランジスタTrを被覆するように、たとえば、シリコン酸化膜(図示なし)を半導体基板101の表面に形成する。その後、たとえば、ダミーゲート電極111gdの上面が露出するまで、そのシリコン酸化膜(図示なし)についてCMP(Chemical Mecahnical Polish)処理を実施する。これにより、図7,図8に示すように、平坦化膜SZが形成される。
【0077】
(3)ダミーゲート電極・ダミーゲート絶縁膜除去工程
つぎに、図9,図10に示すように、ダミーゲート電極・ダミーゲート絶縁膜除去工程を実施する。
【0078】
ここでは、図9,図10に示すように、上記工程で形成したトランジスタTrのダミーゲート電極111gdとダミーゲート絶縁膜111zdとについて除去する。これにより、半導体基板101においてダミーゲート電極111gdおよびダミーゲート絶縁膜111zdが形成されていた表面を露出させ、当該表面部分に開口を形成する。
【0079】
具体的には、まず、ダミーゲート電極111gdについて除去する。たとえば、Cl2ガス,HBrガス、および、CL2とHBrの混合ガスを用いて、ドライエッチング処理を実施することによって、ダミーゲート電極111gdを選択的に除去する。
【0080】
その後、ダミーゲート絶縁膜111zdについて除去する。たとえば、フッ酸を用いたウェットエッチング処理の実施によって、ダミーゲート絶縁膜111zdを選択的に除去する。
【0081】
このようにダミーゲート電極111gdとダミーゲート絶縁膜111zdとについて除去することで、一対のサイドウォールSWの間において、半導体基板101の表面を露出させる。
【0082】
(4)溝形成工程
つぎに、図11,図12に示すように、溝形成工程を実施する。
【0083】
ここでは、図11,図12に示すように、半導体基板101の表面に溝Mを形成する。
【0084】
本工程では、半導体基板101において開口が形成された表面についてエッチング処理を実施することで半導体基板101の表面に溝Mを設ける。これにより、半導体基板101の表面に、凹凸形状の凹凸面を形成する。
【0085】
具体的には、図11,図12に示すように、レジストパターンPRを形成する。ここでは、半導体基板101において凸部CVを形成する部分の表面を被覆し、凹部TRを形成する部分の表面が露出するように、レジストパターンPRを形成する。つまり、図示を省略しているが、上面において、チャネル長の方向yにストライプ状に延在する部分を含むように、レジストパターンPRを形成する。
【0086】
その後、そのレジストパターンPRをマスクとして半導体基板101についてエッチング処理を実施することで、半導体基板101に溝Mを形成する。たとえば、Cl2とO2との混合ガスを用いて、ドライエッチング処理を実施することで、30〜60nm程度の深さになるように、溝Mを形成する。そして、更に、フッ酸を用いて後処理を実施することで、上記のエッチング処理によって生じたダメージ層(図示なし)を除去する。この後、レジストパターンPRを除去する。
【0087】
これによって、半導体基板101の表面には、凸部CVと凹部TRとが設けられ、表面が凹凸形状に形成される。
【0088】
(5)高誘電体膜形成工程
つぎに、図13,図14に示すように、高誘電体膜形成工程を実施する。
【0089】
ここでは、図13,図14に示すように、半導体基板101に形成された凹凸面を被覆するように、高誘電体膜111zmを成膜する。本実施形態では、半導体基板101の凹凸面の他に、平坦化膜SZの上面、一対のサイドウォールSWが対面する側面を被覆するように、高誘電体膜111zmを形成する。
【0090】
具体的には、図13に示すように、半導体基板101において凸部CVと凹部TRとのそれぞれの表面を被覆するように、高誘電体膜111zmを形成する。これにより、図14(a)に示すように、凸部CVにおいては、その上面が高誘電体膜111zmで被覆される。また、図14(b)に示すように、凹部TRにおいては、半導体基板101に形成された溝Mの底面および側面が高誘電体膜111zmで被覆される。
【0091】
高誘電体膜111zmについては、たとえば、CVD法やALD法によって、上述した高誘電体材料を成膜することで形成する。たとえば、2nm厚の酸化ハフニウム膜を、高誘電体膜111zmとして形成する。具体的には、HfCl2とNH3とを用いてCVD法によって、酸化ハフニウム膜を形成する。この他に、有機系のHfガスを用いてCVD法によって、酸化ハフニウム膜を形成してもよい。
【0092】
(6)金属膜形成工程
つぎに、図15,図16に示すように、金属膜形成工程を実施する。
【0093】
ここでは、図15,図16に示すように、半導体基板101に形成された凹凸形状の表面、平坦化膜SZの上面、および、一対のサイドウォールSWが対面する側面を、高誘電体膜111zmを介して被覆するように、金属膜111gmを形成する。
【0094】
具体的には、図15に示すように、半導体基板101において凸部CVと凹部TRとのそれぞれの表面を、高誘電体膜111zmを介して被覆するように、金属膜111gmを形成する。これにより、図16(a)に示すように、凸部CVにおいては、その上面が高誘電体膜111zmを介して金属膜111gmで被覆されると共に、一対のサイドウォールSWの間が金属膜111gmで埋め込まれる。また、図16(b)に示すように、凹部TRにおいては、半導体基板101に形成された溝Mの底面および側面が、高誘電体膜111zmを介して金属膜111gmで被覆されると共に、一対のサイドウォールSWの間が金属膜111gmで埋め込まれる。
【0095】
この金属膜111gmについては、たとえば、スパッタリング法によって、上述した金属材料を成膜することで形成する。
【0096】
(7)ゲート電極・ゲート絶縁膜形成工程
つぎに、図2〜図4に示したように、ゲート電極・ゲート絶縁膜形成工程を実施して、半導体素子110を完成させる。
【0097】
ここでは、高誘電体膜111zmおよび金属膜111gmを加工して、図2〜図4に示したように、ゲート電極111gおよびゲート絶縁膜111zを形成する。本実施形態では、平坦化膜SZ上に形成された高誘電体膜111zmおよび金属膜111gmを除去するように、平坦化処理を実施することで、ゲート電極111gおよびゲート絶縁膜111zを形成する。
【0098】
具体的には、金属膜111gmおよび高誘電体膜111zmについてCMP処理を平坦化膜SZの上面が露出するまで実施する。これによって、金属膜111gmと高誘電体膜111zmとが順次研磨されて、ゲート電極111g,ゲート絶縁膜111zが形成される。
【0099】
この後、層間絶縁膜(図示なし)で被覆後、ソース電極およびドレイン電極(図示なし)の形成を行い、半導体素子110を完成させる。
【0100】
(C)まとめ
以上のように、本実施形態においては、半導体基板101に半導体素子110が設けられている。この半導体素子110は、電界効果トランジスタであって、ゲート絶縁膜111z,ゲート電極111g,一対のソース・ドレイン領域112s,112dを有する。半導体素子110において、ゲート絶縁膜111zは、半導体基板101の表面に設けられている。また、ゲート電極111gは、半導体基板101の表面においてゲート絶縁膜111zを介して設けられている。そして、一対のソース・ドレイン領域112s,112dは、半導体基板101においてゲート電極111gを挟むように設けられている。
【0101】
本実施形態において半導体素子101は、ゲート電極111gが設けられる部分の表面が凹凸面になるように形成されている。この半導体素子101の凹凸面のうち、凸部CVでは、半導体基板101において一対のソース・ドレイン領域112s,112dの表面と同一の面を覆うようにゲート絶縁膜111zが形成される。そして、これと共に、ゲート電極111gが当該ゲート絶縁膜111zの上面に設けられている。これに対して、半導体基板の凹凸面のうち凹部TRでは、半導体基板101において一対のソース・ドレイン領域112s,112dの表面から内部へ向けて設けられた溝Mの面を覆うようにゲート絶縁膜111zが形成されている。そして、これと共に、当該ゲート絶縁膜111zが設けられた溝Mの内部を埋め込むようにゲート電極111gが設けられている。また、一対のソース・ドレイン領域112s,112dは、半導体基板101の凹凸面の凸部CVと凹部TRとにおいて、同一の形状になるように形成されている。
【0102】
上記のように、本実施形態では、FETである半導体素子110において、チャネルの幅方向xが凹凸面に形成されている。このため、実効的なチャネル幅を増加させることができる。
【0103】
特に、本実施形態では、半導体基板101の凹凸面に設けられた溝Mは、当該溝Mの側面が当該半導体基板101の深さ方向zに沿うように形成されている。このため、実効的なチャネル幅を、効果的に増加させることができる。
【0104】
また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果によって、Sファクタを改善できる。そして、凹部TRにおいては、いわゆるraised S/D構造と同様な不純物のプロファイルになっているので、コーナー効果によって、Sファクタをより改善することができる。
【0105】
よって、本実施形態においては、低電圧での駆動を容易に実現することができる。
【0106】
上記の半導体素子110の形成では、上述したように、いわゆるダマシンプロセスによってゲートを形成している。このため、ゲート電極111gの作成時のアライメントの関係を考慮して、凹凸形状をチャネル長の方向yにおいて広く形成する必要がない。
【0107】
具体的には、図1に示すように、ゲート電極111gの幅(y方向にて規定される距離)で規定される領域TAのように、チャネル長と同じ幅で凹凸形状を形成し、チャネル長よりも広い幅で凹凸形状を形成する必要がない。つまり、半導体基板101の表面においては、ゲート電極111gの直下のみが凹凸形状になるように形成されている。
つまり、一対のソース・ドレイン領域112s,112dは、凸部CVと凹部TRとの各部分において、上面が平坦であり、半導体基板101内で同じ深さまで形成されている。
【0108】
よって、本実施形態では、ソース・ドレイン領域112s,112dの表面が凹凸形状になっていないので、ソース・ドレイン電極(図示なし)の形成が容易である。また、これと共に、チャネル長の方向yにおいて、ソース・ドレイン電極の微細化を容易に実現することができる。
【0109】
この他に、本実施形態では、一対のソース・ドレイン領域112s,112dの形成を凹凸形状の形成前に実施するために、凹部TRにおいて電界が拡散し、凸部CVよりも凹部TRにてオフ電流が増加することを防止できる。
【0110】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【0111】
<2.第2実施形態>
本発明の第2実施形態について説明する。
【0112】
(A)装置構成など
図17は、本発明の第2実施形態に係る半導体装置100bを示す図である。
【0113】
ここで、図17は、図2と同様に、図1に示すX1−X2部分において紙面に垂直な断面を示している。なお、図17のY1−Y2部分において紙面に垂直な断面については、図3と同様である。また、図17のY3−Y4部分において紙面に垂直な断面については、図4と同様である。
【0114】
本実施形態は、図17に示すように、半導体素子110bにおいて、ゲート電極111gb,ゲート絶縁膜111zbが、第1実施形態と異なる。この点を除き、第1実施形態と同様である。このため、重複する個所については、記載を省略する。
【0115】
図17に示すように、半導体素子110bは、第1実施形態の場合と同様に、FETであって、ゲート電極111gbを有している。
【0116】
半導体素子110bを構成するゲート電極111gbは、図17に示すように、チャネル長の方向yに対して垂直な方向xに延在している。つまり、ゲート電極111gbは、チャネルの幅方向xが長手方向になるように形成されている。
【0117】
上記のゲート電極111gbは、図17に示すように、半導体基板101の表面に、ゲート絶縁膜111zbを介して形成されている。
【0118】
図17に示すように、半導体基板101の表面には、ゲート電極111gbの長手方向xに沿って凹凸面が形成されており、ゲート電極111gbは、ゲート絶縁膜111zbを介して、この凹凸面を被覆するように形成されている。
【0119】
本実施形態においては、図17に示すように、半導体基板101の深さ方向zに対して側面が傾斜している溝Mbが繰り返し、設けられている。溝Mbは、底面が半導体基板101の表面(xy面)に沿っており、半導体基板101の表面から深部へ向かって溝Mbの開口面が小さくなるように形成されている。つまり、半導体基板101の凹凸面に設けられた溝Mbは、当該半導体基板101の深さ方向zに対して傾斜した傾斜面を含むように形成されている。そして、この溝Mbによって形成された凸部CVbと凹部TRbとの表面に、ゲート電極111gbおよびゲート絶縁膜111zbが形成されている。
【0120】
このゲート電極111gbは、第1実施形態にて図3と図4とに示した場合と同様に、凸部CVbと凹部TRbとにおいて断面形状が異なり、チャネル長L12,L34が互いに異なるように形成されている。このため、本実施形態においても、半導体素子110bは、凸部CVにおけるチャネル長L12よりも、凹部TRにおけるチャネル長L34の方が長くなるように形成されている(図3,図4参照)。
【0121】
本実施形態においては、第1実施形態の(4)溝形成工程が異なることを除いて、第1実施形態の場合と同様にして、上記の半導体素子110bを形成する。
【0122】
図示を省略しているが、本実施形態の(4)溝形成工程では、第1実施形態の場合と同様に、レジストパターンPRを形成する(図11,図12参照)。
【0123】
この後、第1実施形態の場合と異なり、そのレジストパターンPRをマスクとして半導体基板101についてエッチング処理を実施して、半導体基板101の(100)面を掘り込んで、(111)面を露出させることで、半導体基板101に溝Mbを形成する。たとえば、KOHなどを含むアルカリ系のエッチング液を用いたウェットエッチング処理を実施する。具体的には、溝Mbが30〜60nm程度の深さになるように、上記のエッチング処理を実施する。この後、レジストパターンPRを除去する。
【0124】
これによって、半導体基板101の表面には、凸部CVbと凹部TRbとが設けられ、表面が凹凸形状に形成される。
【0125】
そして、第1実施形態の場合と同様にして、(5)高誘電体膜形成工程,(6)金属膜形成工程,(7)ゲート電極・ゲート絶縁膜形成工程を順次実施して、半導体素子110bを完成させる。
【0126】
(B)まとめ
以上のように、本実施形態においては、第1実施形態の場合と同様に、FETである半導体素子110bにおいて、チャネルの幅方向xが凹凸形状に形成されている。このため、実効的なチャネル幅を増加させることができる。また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果等によって、Sファクタを改善できる。
【0127】
よって、本実施形態においては、第1実施形態の場合と同様に、低電圧での駆動を容易に実現することができる。
【0128】
また、本実施形態では、第1実施形態の場合と同様に、いわゆるダマシンプロセスによってゲートを形成しているので、第1実施形態の場合と同様な効果を好適に奏することができる。
【0129】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【0130】
(C)変形例
なお、上記においては、図17に示したように、溝Mbの底面が半導体基板101の表面(xy面)に対して水平に沿った場合について示したが、これに限定されない。
【0131】
図18は、本発明の第2実施形態に係る半導体装置100bの変形例を示す図である。
【0132】
ここで、図18は、図17と同様に、図1に示すX1−X2部分において紙面に垂直な断面を示している。また、図18のY1−Y2部分において紙面に垂直な断面については、図3と同様である。また、図18のY3−Y4部分において紙面に垂直な断面については、図4と同様である。
【0133】
図18に示すように、溝Mbは、底面がなく、半導体基板101の表面(xy面)に対して傾斜した面が底部で交差するように溝Mbを形成しても良い。つまり、断面形状がテーパー形状でなく、三角形状になるように、溝Mbを形成しても良い。
【0134】
<3.その他>
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【0135】
図19は、本発明の実施形態に係る半導体装置100cを示す図である。
【0136】
図19に示すように、一対のソース・ドレイン領域112s,112dについては、上面の位置が、半導体基板101にてゲート絶縁膜111zが設けられた面よりも下方に位置する部分を含むように形成しても良い。具体的には、一対のソース・ドレイン領域112s,112dにおいて、高濃度不純物領域112Hs,112Hdの上面が、半導体基板101にてゲート絶縁膜111zが設けられた面よりも下方に位置するように形成しても良い。
【0137】
この場合には、第1実施形態の(1)トランジスタ形成工程において、高濃度不純物領域112Hs,112Hdの上面の一部をエッチング処理によって除去する。その後、第1実施形態の各工程を実施することで、上記のように、半導体装置100cを形成する。
【0138】
図20は、本発明の実施形態に係る半導体装置100dを示す図である。
【0139】
図20に示すように、一対のソース・ドレイン領域112s,112dの上面に応力印加層SKが被覆するように形成しても良い。たとえば、一対のソース・ドレイン領域112s,112dにおいて、高濃度不純物領域112Hs,112Hdの上面に応力印加層SKが被覆させてもよい。応力印加層SKは、たとえば、窒化シリコン膜などの絶縁膜であって、半導体素子110のチャネルに対して応力を加えてキャリア移動度を向上させるために形成されている。応力印加層SKは、FETである半導体素子110がn型MOSトランジスタであるときには、引張応力を与えるように材料を適宜選択して形成される。これに対して、FETである半導体素子110がp型MOSトランジスタであるときには、圧縮応力を与えるように材料を適宜選択して形成される。
【0140】
この場合には、第1実施形態の(1)トランジスタ形成工程において、トランジスタTrの各部を被覆するように、応力印加層SKを形成する。その後、第1実施形態の各工程を実施することで、上記のように、半導体装置100dを形成する。
【0141】
また、上記の絶縁膜の他に、高濃度不純物領域112Hs,112Hdの上面を被覆するシリサイド膜(図示なし)を、上記の応力印加層SKとして形成しても良い。
【0142】
なお、上記の実施形態において、半導体装置100,100b,100c、100dは、本発明の半導体装置に相当する。また、上記の実施形態において、半導体基板101は、本発明の半導体基板に相当する。また、上記の実施形態において、半導体素子110,110bは、本発明の半導体素子に相当する。また、上記の実施形態において、ゲート電極111g,111gbは、本発明のゲート電極に相当する。また、上記の実施形態において、ダミーゲート電極111gdは、本発明のダミーゲート電極に相当する。また、上記の実施形態において、金属膜111gmは、本発明の導電膜に相当する。また、上記の実施形態において、ゲート絶縁膜111z,111zbは、本発明のゲート絶縁膜に相当する。また、上記の実施形態において、ダミーゲート絶縁膜111zdは、本発明のダミーゲート絶縁膜に相当する。また、上記の実施形態において、高誘電体膜111zmは、本発明の絶縁膜に相当する。また、上記の実施形態において、ソース・ドレイン領域112d,112sは、本発明のソース・ドレイン領域に相当する。また、上記の実施形態において、凸部CV,CVbは、本発明の凸部に相当する。また、上記の実施形態において、溝M,Mbは、本発明の溝に相当する。また、上記の実施形態において、平坦化膜SZは、本発明の平坦化膜に相当する。また、上記の実施形態において、凹部TR,TRbは、本発明の凹部に相当する。
【符号の説明】
【0143】
100,100b,100c,100d:半導体装置、101:半導体基板、101c:チャネル、110,110b:半導体素子、111g,111gb:ゲート電極、111gd:ダミーゲート電極、111gm:金属膜、111z,111zb:ゲート絶縁膜、111zd:ダミーゲート絶縁膜、111zm:高誘電体膜、112Hs:高濃度不純物領域、112Ls:低濃度不純物領域、112d,112s:ソース・ドレイン領域、200:素子分離領域、CV,CVb:凸部、M,Mb:溝、PR:レジストパターン、SK:応力印加層、SW:サイドウォール、SZ:平坦化膜、TR,TRb:凹部、Tr:トランジスタ
【特許請求の範囲】
【請求項1】
半導体基板に設けられた半導体素子
を具備し、
前記半導体素子は、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域と
を含む、電界効果トランジスタであり、
前記半導体基板は、前記ゲート電極が設けられる部分の表面が凹凸面になるように形成されており、
前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同じ高さの面を覆うように前記ゲート絶縁膜が形成されると共に、前記ゲート電極が当該ゲート絶縁膜の上面に設けられており、
前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜が形成されると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極が設けられている
半導体装置。
【請求項2】
前記半導体基板の凹凸面に設けられた溝は、当該溝の側面が当該半導体基板の深さ方向に沿うように形成されている、
請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の凹凸面に設けられた溝は、当該半導体基板の深さ方向に対して傾斜した傾斜面を含むように形成されている、
請求項1に記載の半導体装置。
【請求項4】
前記半導体基板の凹凸面に設けられた溝の傾斜面は、(111)面である、
請求項3に記載の半導体装置。
【請求項5】
前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部とにおいて、同一の形状になるように形成されている、
請求項1から4のいずれかに記載の半導体装置。
【請求項6】
前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部との各部分において、上面が平坦であり、半導体基板内で同じ深さまで形成されている、
請求項5に記載の半導体装置。
【請求項7】
半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む電界効果トランジスタを、半導体素子として形成する半導体素子形成工程
を具備し、
当該半導体素子形成工程においては、
前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、
前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面に前記ゲート電極を形成し、
前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極を形成する、
半導体装置の製造方法。
【請求項8】
前記半導体素子形成工程は、
前記半導体基板の表面において前記半導体素子を構成する前記ゲート絶縁膜および前記ゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する前記一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第1ステップと、
前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第2ステップと、
前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に開口を形成する第3ステップと、
前記半導体基板において前記開口が形成された表面についてエッチング処理を実施することで前記溝を設けて、前記半導体基板に前記凹凸面を形成する第4ステップと、
前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって前記ゲート絶縁膜を形成する第5ステップと、
前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記ゲート電極を形成する第6ステップと
を有する、
請求項7に記載の半導体装置の製造方法。
【請求項9】
前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように当該一対のソース・ドレイン領域を形成する、
請求項7または8に記載の半導体装置の製造方法。
【請求項1】
半導体基板に設けられた半導体素子
を具備し、
前記半導体素子は、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域と
を含む、電界効果トランジスタであり、
前記半導体基板は、前記ゲート電極が設けられる部分の表面が凹凸面になるように形成されており、
前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同じ高さの面を覆うように前記ゲート絶縁膜が形成されると共に、前記ゲート電極が当該ゲート絶縁膜の上面に設けられており、
前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜が形成されると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極が設けられている
半導体装置。
【請求項2】
前記半導体基板の凹凸面に設けられた溝は、当該溝の側面が当該半導体基板の深さ方向に沿うように形成されている、
請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の凹凸面に設けられた溝は、当該半導体基板の深さ方向に対して傾斜した傾斜面を含むように形成されている、
請求項1に記載の半導体装置。
【請求項4】
前記半導体基板の凹凸面に設けられた溝の傾斜面は、(111)面である、
請求項3に記載の半導体装置。
【請求項5】
前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部とにおいて、同一の形状になるように形成されている、
請求項1から4のいずれかに記載の半導体装置。
【請求項6】
前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部との各部分において、上面が平坦であり、半導体基板内で同じ深さまで形成されている、
請求項5に記載の半導体装置。
【請求項7】
半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む電界効果トランジスタを、半導体素子として形成する半導体素子形成工程
を具備し、
当該半導体素子形成工程においては、
前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、
前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面に前記ゲート電極を形成し、
前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極を形成する、
半導体装置の製造方法。
【請求項8】
前記半導体素子形成工程は、
前記半導体基板の表面において前記半導体素子を構成する前記ゲート絶縁膜および前記ゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する前記一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第1ステップと、
前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第2ステップと、
前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に開口を形成する第3ステップと、
前記半導体基板において前記開口が形成された表面についてエッチング処理を実施することで前記溝を設けて、前記半導体基板に前記凹凸面を形成する第4ステップと、
前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって前記ゲート絶縁膜を形成する第5ステップと、
前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記ゲート電極を形成する第6ステップと
を有する、
請求項7に記載の半導体装置の製造方法。
【請求項9】
前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように当該一対のソース・ドレイン領域を形成する、
請求項7または8に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
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【図18】
【図19】
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【図21】
【図22】
【図23】
【図24】
【公開番号】特開2011−138947(P2011−138947A)
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願番号】特願2009−298319(P2009−298319)
【出願日】平成21年12月28日(2009.12.28)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願日】平成21年12月28日(2009.12.28)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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