半導体装置の製造方法
【課題】 チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特には電界効果型トランジスタ構造の半導体装置において、半導体基板におけるチャネル部に応力を印加することによってキャリア移動度を向上させる技術を適用した半導体装置の製造方法を提供することを目的とする。
【背景技術】
【０００２】
電界効果型トランジスタを用いた集積回路の微細化は、高速化・低消費電力化・低価格化・小型化など様々な利点があることから絶え間なく進歩し、今日では１００ｎｍを切るゲート長を有するトランジスタの形成が可能となっている。さらにＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタにおいて２０ｎｍ以下のゲート長が予想されている。
【０００３】
また、ゲート長の縮小のみでなくデバイス構造そのものの縮小化（スケーリング）も進められている。しかしながら、ゲート長がサブミクロン領域から１００ｎｍを切る領域では、ゲートリーク電流の抑制の観点から、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきている。
【０００４】
そこで、ゲート絶縁膜の実効膜厚を下げる方法として、酸化ハフニウム系の高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜をゲート絶縁膜として用いることでゲート絶縁膜の誘電率を上げる方法、さらには金属材料を用いることでゲート電極の空乏化を抑制する方法などが検討されている。
【０００５】
このうちゲート電極の空乏化を抑制する方法では、ゲート電極用の金属材料としてタングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などを用いることが検討されている。しかしながら、これらの金属材料は、高温の熱処理が加わるとゲート絶縁膜などと反応し、ゲート絶縁膜の劣化やトランジスタのしきい値電圧の変化を引き起こす問題が発生する。このため、ゲート電極を形成した後に、ソース・ドレイ領域などの不純物拡散層を形成する従来プロセスでは、不純物の活性化熱処理において上記の問題が引き起こされてしまう。
【０００６】
このような金属材料からなるゲート電極の問題を解決するために、ソース・ドレイン領域を形成した後に、ゲート電極を形成するダマシンゲートプロセスが提案されている（下記特許文献１,２参照）。ダマシンゲートプロセスにおいては、ダミーゲートを形成した状態で、先ずソース・ドレイン領域を形成する。その後、ダミーゲートを覆う層間絶縁膜を形成し、これを研磨してダミーゲートを露出させてエッチング除去し、除去した部分に新たなゲート絶縁膜およびゲート電極を形成する方法である。この方法によれば、ソース・ドレイン領域の形成における不純物の活性化熱処理の影響が、ゲート電極に及ぶことを防止できる。
【０００７】
一方、シリコン基板におけるチャネル部に応力を印加することにより、チャネル部のキャリア移動度を増加させる手法が積極的に利用されている。
【０００８】
このような技術の一つに、サイドウォールを設けたゲート電極脇のシリコン基板にトレンチを形成し、このトレンチ内にソース／ドレインとして、シリコン（Ｓｉ）と格子定数の異なる半導体層をエピタキシャル成長によって形成する構成が提案されている。このような構成によれば、ソース／ドレインを構成する半導体層からチャネル部に応力が印加される（例えば、下記特許文献３参照）。
【０００９】
またこの他の技術として、図２０に示すように、基板１０１の表面側に設けたＭＯＳトランジスタＴｒのソース／ドレイン（Ｓ／Ｄ）表面にシリサイド層１０３を設け、さらにこのトレンジスタＴｒを覆う状態で基板１０１上に応力印加層としてストレスライナー膜１０５を設ける構成が提案されている。この際、ＭＯＳトランジスタＴｒがｎチャンネル型であれば、引張応力を持つストレスライナー膜１０５が設けられ、ＭＯＳトランジスタＴｒがｐチャンネル型であれば、圧縮応力を持つストレスライナー膜１０５が設けられる。このような構成によれば、シリサイド層１０３およびストレスライナー膜１０５からトランジスタＴｒのチャネル部ｃｈに応力が印加される（下記特許文献４〜７参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−３１５７８９号公報
【特許文献２】特開２００５−２６７０７号公報
【特許文献３】特開２００６−１８６２４０号公報
【特許文献４】特開２００２−１９８３６８号公報
【特許文献５】特開２００５−５７３０１号公報
【特許文献６】特開２００６−１６５３３５号公報
【特許文献７】特開２００６−２６９７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したようなチャネル部に応力を印加する技術においては、トレンチ内にソース／ドレインとして設けた半導体層や、シリサイド層および応力印加膜からチャネル部に印加される応力は、チャネル部の上方に設けられたゲート電極からの反作用により弱められてしまう。このため、半導体層や、シリサイド層および応力印加膜からの応力が、チャネル部に対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。
【００１２】
そこで本発明は、チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板の表面側を掘り下げた凹部を形成する。
次いで第２工程では、凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する。
続く第３工程では、ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で、半導体基板の表面よりも深い応力印加層を形成する。
その後、第４工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する。
次の第５工程では、半導体基板の凹部を含む溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。さらに、本発明の半導体装置の製造方法は、第１工程において、前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い。
【００１４】
このような手順によれば、第４工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第５工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【発明の効果】
【００１５】
以上説明したように本発明によれば、ゲート電極の両脇の応力印加層から、より効果的にチャネル部に応力を印加することができるため、効果的にキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図３】第１実施形態の製造方法を第１例示す断面工程図（その２）である。
【図４】第１実施形態の製造方法を第１例示す断面工程図（その３）である。
【図５】第１実施形態の製造方法を第１例示す断面工程図（その４）である。
【図６】第２実施形態の半導体装置を示す断面図である。
【図７】第２実施形態の製造方法の特徴部を示す断面工程図である。
【図８】第３実施形態の半導体装置を示す断面図である。
【図９】第３実施形態の製造方法を示す断面工程図（その１）である。
【図１０】第３実施形態の製造方法を示す断面工程図（その２）である。
【図１１】第３実施形態の製造方法を示す断面工程図（その３）である。
【図１２】第３実施形態の製造方法の変形例を示す断面工程図（その１）である。
【図１３】第３実施形態の製造方法の変形例を示す断面工程図（その２）である。
【図１４】第３実施形態の製造方法の変形例を示す断面工程図（その３）である。
【図１５】第４実施形態の半導体装置を示す断面図である。
【図１６】第４実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図１７】第４実施形態の製造方法を第１例示す断面工程図（その２）である。
【図１８】第４実施形態の製造方法を第１例示す断面工程図（その３）である。
【図１９】第５実施形態の半導体装置を示す断面図である。
【図２０】従来の半導体装置の一例を示す断面図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、先ず半導体装置の構成を説明し、次に半導体装置の製造方法を説明する。
【００１８】
≪第１実施形態の半導体装置の構成≫
図１は、本発明を適用した第１実施形態の半導体装置１-1の要部断面図である。この図に示す半導体装置１-1は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。
【００１９】
すなわち、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００２０】
そして特に本第１実施形態においては、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００２１】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることとする。尚、この範囲においてのチャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることとする。
【００２２】
また、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなる。このようなシリサイド膜１３であれば、単結晶シリコンからなる半導体基板３に対して引っ張り応力を印加する応力印加層となる。したがって、このようなシリサイド膜１３を備えた半導体装置１-1は、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。尚、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-1は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００２３】
またゲート絶縁膜５およびゲート電極７は、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の底面を含む内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００２４】
尚、このような半導体装置１-1は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００２５】
ゲート絶縁膜５を構成する誘電率絶縁膜としては、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。具体的には、ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＳｉＯｘ，ＺｒＳｉＯｘ，ＺｒＴｉＯｘ，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，さらにはこれらの窒化物(ＨｆＳｉＯＮなど）が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。尚、ゲート絶縁膜５はシリコン酸化膜と高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜との積層構造であっても良い。
【００２６】
またゲート電極７を構成する主たる金属層は、Ｔｉ，Ｒｕ，Ｈｆ,Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属、またはこれら金属のＳｉ化合物やＮ化合物、さらにはこれらを組み合わせて用いる。積層構造である場合には、ゲート電極の仕事関数を調整するための仕事関数制御層として、またはしきい値電圧を調整するための層として、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。このような金属膜は、ゲート絶縁膜に接して設けることとする。
【００２７】
ここで一般的には、ｎ型の電界効果型トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以下、望ましくは４．３ｅＶ以下とされる。一方ｐ型の電界効果トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以上、望ましくは４．９ｅＶとされる。そして、ｎ型とｐ型とで、ゲート電極７の仕事関数の差が０．３ｅＶ以上あることが望ましいとされている。
【００２８】
そこで、ゲート電極７を積層構造にしてその下層部分を仕事関数制御層とする場合、この仕事関数制御層を構成する材料としては、Ｔｉ,Ｖ,Ｎｉ,Ｚｒ,Ｎｂ,Ｍｏ,Ｒｕ,Ｈｆ,Ｔａ,Ｗ,Ｐｔ等から成る群から構成された金属、またはこれらの金属を含む合金のなかから、適宜の仕事関数を示す材料が選択して用いられる。またこの他にも、これらの金属の化合物、例えば金属窒化物や、金属と半導体材料との化合物である金属シリサイドが用いられる。
【００２９】
具体的には、ｎ型の電界効果型トランジスタのゲート電極７であれば、Ｈｆ,Ｔａ等から成る群から構成された金属、当該金属を含む合金、または当該の化合物が好ましく、ＨｆＳｉｘがより好ましい。ＨｆＳｉの仕事関数は、組成や結晶性によって異なるが、概ね４．１〜４．３ｅＶ程度である。
【００３０】
また、ｐ型の電界効果トランジスタのゲート電極７であれば、Ｔｉ,Ｍｏ,Ｒｕ等から成る群から構成された金属、当該金属を含む合金、または当該金属の化合物が好ましく、ＴｉＮやＲｕがより好ましい。ＴｉＮの仕事関数は、組成や結晶性によって異なるが、概ね４．５〜５．０ｅＶ程度である。
【００３１】
このため、半導体基板３上に、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方が設けられている場合であれば、これらのうちの少なくとも一方のゲート電極は、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成となっていても良い。尚、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方ともが、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成である場合、それぞれのゲート電極は、それぞれに適する異なる仕事関数を有するように構成されることとする。
【００３２】
以上のような構成の半導体装置１-1では、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００３３】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００３４】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-1のさらなる高機能化を図ることが可能になる。
【００３５】
≪第１実施形態の半導体装置の製造方法≫
図２〜図５は、図1を用いて説明した第１実施形態の半導体装置１-1の製造方法を示す断面工程図である。以下これらの図に基づいて第１実施形態の製造方法を説明する。尚、図１を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００３６】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、溝内を酸化シリコン膜で埋め込んでなるＳＴＩ(Shallow Trench Isoration)構造の素子分離３１を形成する。
【００３７】
次いで図２（２）に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜３３を５〜１０ｎｍ程度の膜厚で成膜する。その後、しきい値調整用にリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、インジウム（Ｉｎ）などの不純物のイオン注入を行う。この際、ｎチャンネル型の電界効果トランジスタの形成領域（以下ｎＭＯＳ領域と記す）と、ｐチャンネル型の電界効果トランジスタの形成領域（以下ｐＭＯＳ領域と記す）とに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜３３を除去する。
【００３８】
次に図２（３）に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜３５を１〜３ｎｍ程度の膜厚で成膜する。その後、ＣＶＤ法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７を１００〜１５０ｎｍ程度の膜厚で成膜する。さらにこの上部にＣＶＤ法によって窒化シリコンからなるハードマスク層３９を３０〜１００ｎｍ程度の膜厚で成膜する。
【００３９】
次に、図２（４）に示すように、ハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。
【００４０】
このようなパターンエッチングは次のように行う。先ず、ハードマスク層３９上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとし、さらにダミーのゲート絶縁膜３５をパターニングする。このパターニングは、ハードマスク層３９をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜３７のパターニングにおいては、ダミーのゲート絶縁膜３５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００４１】
以上の後には、図２（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。この場合、例えばＣＶＤ法によって成膜した膜厚１〜１０ｎｍ程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造Ａの側壁のみに窒化シリコン膜を残して第１サイドウォール９-1を形成する。尚、第１サイドウォール９-1は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極３７ａの側壁を酸化させて形成しても良い。
【００４２】
尚、この第１サイドウォール９-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００４３】
次いで図３（１）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。また、注入エネルギー０．５〜２ｋｅＶ程度、ドーズ量５×１０14〜２×１０15個／ｃｍ2程度でのイオン注入を行うこととする。
【００４４】
次いで、図３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。ここでは、ＣＶＤ法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【００４５】
以上の後には、ソース・ドレイン拡散層１１形成のため、Ｐ、Ａｓ、Ｂなどの不純物イオン注入を行う。このイオン注入の後には、注入した不純物を活性化させるために９００℃〜１１００℃の熱処理を６０秒以下の範囲で行う。尚、この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。
【００４６】
その後、図３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【００４７】
次に、図３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【００４８】
次いで、図４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【００４９】
次に、図４（２）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【００５０】
次に、図４（３）に示すように、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。
【００５１】
この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【００５２】
このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板３の表面に１〜２ｎｍ程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さｄ２に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板３の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために５００℃以下で行うことが望ましい。
【００５３】
尚、半導体基板３の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。
【００５４】
次に、図４（４）に示すように、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。
【００５５】
次に、図５（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。
【００５６】
次に、図５（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００５７】
以上の後には必要に応じて、図５（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【００５８】
以上により図１を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-1が得られる。
【００５９】
そして以上説明した製造方法によれば、図４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａを除去することにより、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【００６０】
そして特に、次の図４（３）で用いて説明したように、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-1を作製することが可能になる。
【００６１】
≪第２実施形態の半導体装置の構成≫
図６は、本発明を適用した第２実施形態の半導体装置１-2の要部断面図である。この図に示す半導体装置１-2は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-2が、図1を用いて説明した第１実施形態と異なるところは、ソース／ドレイン拡散層１１およびシリサイド膜（応力印加層）１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。これ以外の構成は、第１実施形態と同様である。
【００６２】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第２実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００６３】
そして特に本第２実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００６４】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
【００６５】
尚、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
【００６６】
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００６７】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００６８】
尚、このような半導体装置１-2は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００６９】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【００７０】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【００７１】
以上のような構成の半導体装置１-2であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００７２】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００７３】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-2のさらなる高機能化を図ることが可能になる。
【００７４】
≪第２実施形態の半導体装置の製造方法≫
図７は、図６を用いて説明した第２実施形態の半導体装置１-2の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第２実施形態の製造方法を説明する。
【００７５】
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。
【００７６】
これにより、図７（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
【００７７】
次に、図７（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。
【００７８】
その後、図７（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【００７９】
以上の後には、第１実施形態において図３（４）〜図５（３）を用いて説明した工程を同様に行なう。
【００８０】
すなわち、層間絶縁膜１５を成膜し、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨し、その後、ダミーゲート構造Ａを除去してなる溝パターン１７を形成して溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【００８１】
次に、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。ただし、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
【００８２】
さらに、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜し、次いでゲート電極材料膜７ａを成膜し、これらをＣＭＰによって研磨することにより、溝パターン１７内にゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。その後、必要に応じて、上層絶縁膜１９、接続孔２１、および配線２３を形成する。
【００８３】
以上により図６を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-2が得られる。
【００８４】
そして以上説明した製造方法であっても、第１実施形態の製造方法と同様に、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【００８５】
また第１実施形態と同様に、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-2を作製することが可能になる。
【００８６】
≪第３実施形態の半導体装置の構成≫
図８は、本発明を適用した第３実施形態の半導体装置１-3の要部断面図である。この図に示す半導体装置１-3は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-3が、図1を用いて説明した第１実施形態と異なるところは、ゲート絶縁膜５が、溝パターン１７の内壁全面を覆っておらず、内壁の上部を露出する状態で設けられているところにある。これ以外の構成は、第１実施形態と同様である。
【００８７】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００８８】
そして特に本第３実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００８９】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
【００９０】
さらに、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわち膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、チャネル部ｃｈが配置されることが好ましいことも第１実施形態と同様である。
【００９１】
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-3は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００９２】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、特に本第３実施形態においては、この溝パターン１７の下部である凹部３ａの内壁を覆うが、溝パターン１７の内壁の上部を露出する状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００９３】
尚、このような半導体装置１-3は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００９４】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【００９５】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【００９６】
以上のような構成の半導体装置１-3であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００９７】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００９８】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-3のさらなる高機能化を図ることが可能になる。
【００９９】
また本第３実施形態では、ゲート絶縁膜５は、溝パターン１７の下部を構成する凹部３ａの内壁のみに設けられていて、溝パターン１７の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１００】
≪第３実施形態の半導体装置の製造方法≫
図９〜図１１は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法を説明する。
【０１０１】
先ず、図９（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。
【０１０２】
次に、図９（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
【０１０３】
次に、図９（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。尚、ここでは予め高誘電率材料からなるゲート絶縁膜５を成膜しているが、ゲート絶縁膜５に代えてダミーの酸化膜を形成しても良い。
【０１０４】
その後、図９（４）に示すように、ゲート絶縁膜５上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
【０１０５】
次に、図９（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。ダミーのゲート電極膜３７のパターニングにおいては、高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばＨＢｒ／Ｏ2などを用いたドライエッチングを行う。
【０１０６】
また、以上のドライエッチングに続けてゲート絶縁膜５のエッチングを行い、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１０７】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良い。
【０１０８】
すなわち、図１０（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
【０１０９】
次いで、図１０（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【０１１０】
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
【０１１１】
その後、図１０（３）に示すように、サリサイドプロセス技術によってサイドウォール９の外側のソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【０１１２】
その後、図１０（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１１３】
次いで、図１１（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１１４】
次に、図１１（２）に示すように、ゲート絶縁膜５を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。尚、本実施例では予め高誘電率膜からなるゲート絶縁膜３を形成してあるが、ダミーのゲート絶縁膜を形成している場合は、ここでダミーのゲート絶縁膜も除去する。
【０１１５】
次に、図１１（３）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。尚、ダミーゲート絶縁膜を除去していた場合は、ゲート電極材料膜の成膜前に、ゲート絶縁膜を成膜しておくものとする。
【０１１６】
以上の後には必要に応じて、図１１（４）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１１７】
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
【０１１８】
そして以上説明した製造方法であっても、図１１（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【０１１９】
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
【０１２０】
≪第３実施形態の半導体装置の製造方法（変形例）≫
図１２〜図１４は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法の変形例を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法の変形例を説明する。
【０１２１】
先ず、図１２（１）、（２）は、第３実施形態の手順と同様に行なう。
【０１２２】
すなわち、図１２（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。
【０１２３】
次に、図１２（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様に例と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
【０１２４】
次に、図１２（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。そしてこの変形例では、さらにゲート絶縁膜５上に、キャップ膜５０をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法などにより成膜する。このキャップ膜５０は、以降の工程においてゲート絶縁膜５を保護するためのものである。このようなキャップ膜５０として、例えば窒化チタン（ＴｉＮ）膜を１〜１０ｎｍ程度の膜厚で形成する。
【０１２５】
その後、図１２（４）に示すように、キャップ膜５０上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
【０１２６】
次に、図１２（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。またこのダミーのゲート電極３７のエッチングに続けて、キャップ膜５０、さらにはゲート絶縁膜５のエッチングを行う。これにより、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１２７】
その後、図１３（１）〜図１４（１）までは、第３実施形態において図１０（１）〜図１１（１）を用いて説明したと同様に行なう。
【０１２８】
すなわち図１３（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
【０１２９】
次いで、図１３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【０１３０】
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
【０１３１】
その後、図１３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【０１３２】
その後、図１３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１３３】
次いで、図１４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１３４】
その後、図１４（２）に示すように、キャップ膜５０をエッチングストッパーとして、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３５】
次に、図１４（３）に示すように、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜５０を選択的に除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【０１３６】
その後、図１４（４）、（５）に示す工程は、第３実施形態において図１１（３）、（４）を用いて説明したと同様に行なう。
【０１３７】
すなわち、先ず図１４（４）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。
【０１３８】
以上の後には必要に応じて、図８にも示したように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１３９】
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
【０１４０】
そして以上説明した製造方法であっても、図１４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーのゲート電極３７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【０１４１】
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
【０１４２】
また本第３実施形態の変形例の作製手順では、ゲート絶縁膜５上にキャップ膜５０を設け、ダミーのゲート電極３７ａを除去する際のエッチングストッパーとしたことにより、予めゲート絶縁膜５を形成しておく手順であっても、ダミーのゲート電極３７ａを除去する際のエッチングダメージがゲート絶縁膜５に加わることが防止でき、ゲート絶縁膜５の膜質を維持できる。
【０１４３】
尚、本第３実施形態の変形例の作製手順では、キャップ膜５０を除去する構成としたが、キャップ膜５０はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜５０は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。
【０１４４】
≪第４実施形態の半導体装置の構成≫
図１５は、本発明を適用した第４実施形態の半導体装置１-4の要部断面図である。この図に示す半導体装置１-4は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-4が、図1を用いて説明した第１実施形態と異なるところは、第１にソース／ドレイン拡散層１１およびシリサイド膜１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。また第２に、応力印加層として、ストレスライナー膜（応力印加層）５３が設けられているところにある。これ以外の構成は、第１実施形態と同様である。
【０１４５】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第４実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。さらに本第４実施形態においては、このシリサイド層１３上からサイドウォール９の側壁にかけてが、連続してストレスライナー膜５３で覆われている。
【０１４６】
ここでストレスライナー膜５３は、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
【０１４７】
ここで、半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることとする。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることは第１実施形態と同様である。
【０１４８】
尚、本第４実施形態では、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
【０１４９】
また本第４実施形態においても、シリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられていても良い。これにより、シリサイド膜１３とストレスライナー膜５３との積層構造として応力印加層が構成されることになる。
【０１５０】
この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【０１５１】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【０１５２】
尚、このような半導体装置１-4は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【０１５３】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【０１５４】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【０１５５】
以上のような構成の半導体装置１-4であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜１３とストレスライナー膜５３との積層構造からなる応力印加層において半導体基板３の表面よりも深い部分に設定された状態となる。
【０１５６】
これにより、ストレスライナー膜５３とシリサイド膜１３とからなる応力印加層の深さ方向にわたって半導体基板３部分に印加される応力が、応力印加層の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【０１５７】
この結果、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-4のさらなる高機能化を図ることが可能になる。
【０１５８】
≪第４実施形態の半導体装置の製造方法≫
図１６〜１８は、図１５を用いて説明した第４実施形態の半導体装置１-4の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第４実施形態の製造方法を説明する。
【０１５９】
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。
【０１６０】
これにより、図１６（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
【０１６１】
次に、図１６（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。この際、掘り下げたリセス表面が、以降に形成するストレスライナー膜の深さを決めるため、ここではソース／ドレイン拡散層１１の深さの範囲内において、十分な深さで半導体基板３を掘り下げることが重要である。
【０１６２】
その後、図１６（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなってリセス表面の上方にもシリサイド膜１３が成長する。このため、ここで成長したシリサイド膜１３の表面が、次に形成するストレスライナー膜の深さｄ１’となる。
【０１６３】
次に、図１７（１）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、ストレスライナー膜５３を成膜する。この際、ｎＭＯＳ領域には引張応力を有するストレスライナー膜５３を、ｐＭＯＳ領域には圧縮応力を有するストレスライナー膜５３を形成する。このようなストレスライナー膜５３形成は、例えば以下のように行う。
【０１６４】
すなわち、ｎＭＯＳ領域に形成する引張応力を有するストレスライナー膜５３は、プラズマＣＶＤ法によって、成膜した窒化シリコン膜を用いる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＮ2ガス（500〜2000sccm）、ＮＨ3ガス（500〜1500sccm）、ＳｉＨ4ガス（50〜300sccm）をそれぞれの流量で供給し、基板温度２００〜４００℃、成膜雰囲気内圧力５〜１５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させる。さらに成膜後、Ｈｅガス（10〜20slm）を供給し、温度４００〜６００℃、圧力５〜１５Ｔｏｒｒ、ＵＶランプパワーが１〜１０ｋＷの条件でＵＶ照射処理を行う。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の引張応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および引張応力は、上述した値に限定されるものではない。
【０１６５】
一方、ｐＭＯＳ領域に形成する圧縮応力を有するストレスライナー膜５３についても、プラズマＣＶＤ法によって、成膜した窒化シリコン膜が用いられる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＨ2ガス（1000〜5000sccm）、Ｎ2ガス（500〜2500sccm）、Ａｒガス（1000〜5000sccm）、ＮＨ3ガス（50〜200sccm）、トリメチルシランガス（10〜50sccm）をそれぞれの流量で供給し、基板温度４００〜６００℃、成膜雰囲気内圧力１〜５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させて行われる。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の圧縮応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および圧縮応力は、上述した値に限定されるものではない。
【０１６６】
次に、図１７（２）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１６７】
次いで、図１７（３）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１６８】
次に、図１７（４）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去し、さらに酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３を覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、さらに、溝パターン１７の底部における半導体基板３の露出面を掘り下げるリセスエッチングを行う。
【０１６９】
この際、半導体基板３の表面に対して、ストレスライナー膜（応力印加層）５３の深さｄ１’とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１’］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【０１７０】
またここでは、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
【０１７１】
次に、図１８（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。その後、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、第１実施形態の装置の構成において述べた各材料を用いて成膜されることとする。
【０１７２】
次に、図１８（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【０１７３】
以上の後には必要に応じて、図１８（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９、層間絶縁膜１５、およびストレスライナー膜５３に、シリサイド膜１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１７４】
以上により図１５を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１上のシリサイド膜１３表面を覆う状態で、半導体基板３の表面よりも深くストレスライナー膜（応力印加層）５３を設けた構成の半導体装置１-4が得られる。
【０１７５】
そして以上説明した製造方法によれば、図１７（４）を用いて説明したように、ストレスライナー膜（応力印加層）５３が形成された状態でダミーゲート構造Ａを除去することにより、ストレスライナー膜（応力印加層）５３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、ストレスライナー膜（応力印加層）５３からの応力が効果的に印加された状態となる。
【０１７６】
そして、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、ストレスライナー膜（応力印加層）５３の深さ方向にわたって当該ストレスライナー膜（応力印加層）５３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、ストレスライナー膜（応力印加層）５３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-4を作製することが可能になる。
【０１７７】
尚、上述した第４実施形態の製造方法では、溝パターン１７を形成してその底部の半導体基板３をリセスエッチングによって掘り下げて、半導体基板３に凹部３ａを形成する手順を説明した。しかしながら、本第４実施形態のようにストレスライナー膜５３を応力印加層とした半導体装置の製造にも、第３実施形態を適用し、予め半導体基板３をリセスエッチングして凹部３ａを形成してゲート絶縁膜５を形成した後に、溝パターン１７を形成する手順を適用しても良い。尚この場合、第３実施形態において図１０（２）を用いて説明したようにソース／ドレイン拡散層１１を形成した後、ソース／ドレイン拡散層１１の表面を掘り下げ、この上部に絶縁性のストレスライナー膜からなる前記応力印加層を形成する手順とする。
【０１７８】
このような手順を適用することにより、溝パターン１７の側壁上部にゲート絶縁膜が形成されない構成の半導体装置の作製が可能となる。これにより、第３実施形態で説明したように、高誘電率材料からなるゲート絶縁膜５がゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１７９】
≪第５実施形態の半導体装置の構成≫
図１９は、本発明を適用した第５実施形態の半導体装置１-5の要部断面図である。この図に示す半導体装置１-5が、図１５に示した第４実施形態の半導体装置と異なるところは、ソース／ドレイン拡散層１１の表面にシリサイド膜（１３）を設けておらず、ソース／ドレイン拡散層１１の上面に直接ストレスライナー膜５３を設けているところにある。これ以外の構成は、第４実施形態と同様である。
【０１８０】
ここでストレスライナー膜５３は、第４実施形態と同様であり、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
【０１８１】
また半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることは、第４実施形態と同様である。さらに、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましいことも、第４実施形態と同様である。
【０１８２】
尚、以上のような第５実施形態の半導体装置１-5の製造手順は、第４実施形態で説明した製造手順においてシリサイド膜（１３）の形成工程を省けば良い。
【０１８３】
このような構成の半導体装置１-5であっても、第４実施形態と同様の効果を得ることができる。またさらに、ｎＭＯＳ領域とｐＭＯＳ領域とに、例えば一般的に用いられているコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイド膜を設けた場合、これらのシリサイド膜１３は、半導体基板３に対して引張応力を印加する。このため、pチャンネル型の電界効果型トランジスタに対しては、ストレスライナー膜から効果的に圧縮応力を印加することが困難である。したがって、シリサイド膜を除去した本第５実施形態の構成っであれば、ｐＭＯＳ領域にも、ストレスライナー膜５３から効果的に圧縮応力を印加することが可能になる。
【符号の説明】
【０１８４】
１-1，１-2，１-3，１-4，１-5…半導体装置、３…半導体基板、３ａ…凹部、５…ゲート絶縁膜、７…ゲート電極、９…サイドウォール１１…ソース／ドレイン拡散層、１３…シリサイド膜（応力印加層）、１５…層間絶縁膜、１７…溝パターン、３７ａ…ダミーのゲート電極、５０…キャップ膜（仕事関数制御層）、５３…ストレスライナー膜、ｃｈ…チャネル部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特には電界効果型トランジスタ構造の半導体装置において、半導体基板におけるチャネル部に応力を印加することによってキャリア移動度を向上させる技術を適用した半導体装置の製造方法を提供することを目的とする。
【背景技術】
【０００２】
電界効果型トランジスタを用いた集積回路の微細化は、高速化・低消費電力化・低価格化・小型化など様々な利点があることから絶え間なく進歩し、今日では１００ｎｍを切るゲート長を有するトランジスタの形成が可能となっている。さらにＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタにおいて２０ｎｍ以下のゲート長が予想されている。
【０００３】
また、ゲート長の縮小のみでなくデバイス構造そのものの縮小化（スケーリング）も進められている。しかしながら、ゲート長がサブミクロン領域から１００ｎｍを切る領域では、ゲートリーク電流の抑制の観点から、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきている。
【０００４】
そこで、ゲート絶縁膜の実効膜厚を下げる方法として、酸化ハフニウム系の高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜をゲート絶縁膜として用いることでゲート絶縁膜の誘電率を上げる方法、さらには金属材料を用いることでゲート電極の空乏化を抑制する方法などが検討されている。
【０００５】
このうちゲート電極の空乏化を抑制する方法では、ゲート電極用の金属材料としてタングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などを用いることが検討されている。しかしながら、これらの金属材料は、高温の熱処理が加わるとゲート絶縁膜などと反応し、ゲート絶縁膜の劣化やトランジスタのしきい値電圧の変化を引き起こす問題が発生する。このため、ゲート電極を形成した後に、ソース・ドレイ領域などの不純物拡散層を形成する従来プロセスでは、不純物の活性化熱処理において上記の問題が引き起こされてしまう。
【０００６】
このような金属材料からなるゲート電極の問題を解決するために、ソース・ドレイン領域を形成した後に、ゲート電極を形成するダマシンゲートプロセスが提案されている（下記特許文献１,２参照）。ダマシンゲートプロセスにおいては、ダミーゲートを形成した状態で、先ずソース・ドレイン領域を形成する。その後、ダミーゲートを覆う層間絶縁膜を形成し、これを研磨してダミーゲートを露出させてエッチング除去し、除去した部分に新たなゲート絶縁膜およびゲート電極を形成する方法である。この方法によれば、ソース・ドレイン領域の形成における不純物の活性化熱処理の影響が、ゲート電極に及ぶことを防止できる。
【０００７】
一方、シリコン基板におけるチャネル部に応力を印加することにより、チャネル部のキャリア移動度を増加させる手法が積極的に利用されている。
【０００８】
このような技術の一つに、サイドウォールを設けたゲート電極脇のシリコン基板にトレンチを形成し、このトレンチ内にソース／ドレインとして、シリコン（Ｓｉ）と格子定数の異なる半導体層をエピタキシャル成長によって形成する構成が提案されている。このような構成によれば、ソース／ドレインを構成する半導体層からチャネル部に応力が印加される（例えば、下記特許文献３参照）。
【０００９】
またこの他の技術として、図２０に示すように、基板１０１の表面側に設けたＭＯＳトランジスタＴｒのソース／ドレイン（Ｓ／Ｄ）表面にシリサイド層１０３を設け、さらにこのトレンジスタＴｒを覆う状態で基板１０１上に応力印加層としてストレスライナー膜１０５を設ける構成が提案されている。この際、ＭＯＳトランジスタＴｒがｎチャンネル型であれば、引張応力を持つストレスライナー膜１０５が設けられ、ＭＯＳトランジスタＴｒがｐチャンネル型であれば、圧縮応力を持つストレスライナー膜１０５が設けられる。このような構成によれば、シリサイド層１０３およびストレスライナー膜１０５からトランジスタＴｒのチャネル部ｃｈに応力が印加される（下記特許文献４〜７参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−３１５７８９号公報
【特許文献２】特開２００５−２６７０７号公報
【特許文献３】特開２００６−１８６２４０号公報
【特許文献４】特開２００２−１９８３６８号公報
【特許文献５】特開２００５−５７３０１号公報
【特許文献６】特開２００６−１６５３３５号公報
【特許文献７】特開２００６−２６９７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したようなチャネル部に応力を印加する技術においては、トレンチ内にソース／ドレインとして設けた半導体層や、シリサイド層および応力印加膜からチャネル部に印加される応力は、チャネル部の上方に設けられたゲート電極からの反作用により弱められてしまう。このため、半導体層や、シリサイド層および応力印加膜からの応力が、チャネル部に対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。
【００１２】
そこで本発明は、チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板の表面側を掘り下げた凹部を形成する。
次いで第２工程では、凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する。
続く第３工程では、ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で、半導体基板の表面よりも深い応力印加層を形成する。
その後、第４工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する。
次の第５工程では、半導体基板の凹部を含む溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。さらに、本発明の半導体装置の製造方法は、第１工程において、前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い。
【００１４】
このような手順によれば、第４工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第５工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。
【発明の効果】
【００１５】
以上説明したように本発明によれば、ゲート電極の両脇の応力印加層から、より効果的にチャネル部に応力を印加することができるため、効果的にキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図３】第１実施形態の製造方法を第１例示す断面工程図（その２）である。
【図４】第１実施形態の製造方法を第１例示す断面工程図（その３）である。
【図５】第１実施形態の製造方法を第１例示す断面工程図（その４）である。
【図６】第２実施形態の半導体装置を示す断面図である。
【図７】第２実施形態の製造方法の特徴部を示す断面工程図である。
【図８】第３実施形態の半導体装置を示す断面図である。
【図９】第３実施形態の製造方法を示す断面工程図（その１）である。
【図１０】第３実施形態の製造方法を示す断面工程図（その２）である。
【図１１】第３実施形態の製造方法を示す断面工程図（その３）である。
【図１２】第３実施形態の製造方法の変形例を示す断面工程図（その１）である。
【図１３】第３実施形態の製造方法の変形例を示す断面工程図（その２）である。
【図１４】第３実施形態の製造方法の変形例を示す断面工程図（その３）である。
【図１５】第４実施形態の半導体装置を示す断面図である。
【図１６】第４実施形態の製造方法の第１例を示す断面工程図（その１）である。
【図１７】第４実施形態の製造方法を第１例示す断面工程図（その２）である。
【図１８】第４実施形態の製造方法を第１例示す断面工程図（その３）である。
【図１９】第５実施形態の半導体装置を示す断面図である。
【図２０】従来の半導体装置の一例を示す断面図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、先ず半導体装置の構成を説明し、次に半導体装置の製造方法を説明する。
【００１８】
≪第１実施形態の半導体装置の構成≫
図１は、本発明を適用した第１実施形態の半導体装置１-1の要部断面図である。この図に示す半導体装置１-1は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。
【００１９】
すなわち、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００２０】
そして特に本第１実施形態においては、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００２１】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることとする。尚、この範囲においてのチャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることとする。
【００２２】
また、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなる。このようなシリサイド膜１３であれば、単結晶シリコンからなる半導体基板３に対して引っ張り応力を印加する応力印加層となる。したがって、このようなシリサイド膜１３を備えた半導体装置１-1は、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。尚、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-1は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００２３】
またゲート絶縁膜５およびゲート電極７は、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の底面を含む内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００２４】
尚、このような半導体装置１-1は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００２５】
ゲート絶縁膜５を構成する誘電率絶縁膜としては、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。具体的には、ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＳｉＯｘ，ＺｒＳｉＯｘ，ＺｒＴｉＯｘ，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，さらにはこれらの窒化物(ＨｆＳｉＯＮなど）が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。尚、ゲート絶縁膜５はシリコン酸化膜と高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜との積層構造であっても良い。
【００２６】
またゲート電極７を構成する主たる金属層は、Ｔｉ，Ｒｕ，Ｈｆ,Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属、またはこれら金属のＳｉ化合物やＮ化合物、さらにはこれらを組み合わせて用いる。積層構造である場合には、ゲート電極の仕事関数を調整するための仕事関数制御層として、またはしきい値電圧を調整するための層として、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。このような金属膜は、ゲート絶縁膜に接して設けることとする。
【００２７】
ここで一般的には、ｎ型の電界効果型トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以下、望ましくは４．３ｅＶ以下とされる。一方ｐ型の電界効果トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以上、望ましくは４．９ｅＶとされる。そして、ｎ型とｐ型とで、ゲート電極７の仕事関数の差が０．３ｅＶ以上あることが望ましいとされている。
【００２８】
そこで、ゲート電極７を積層構造にしてその下層部分を仕事関数制御層とする場合、この仕事関数制御層を構成する材料としては、Ｔｉ,Ｖ,Ｎｉ,Ｚｒ,Ｎｂ,Ｍｏ,Ｒｕ,Ｈｆ,Ｔａ,Ｗ,Ｐｔ等から成る群から構成された金属、またはこれらの金属を含む合金のなかから、適宜の仕事関数を示す材料が選択して用いられる。またこの他にも、これらの金属の化合物、例えば金属窒化物や、金属と半導体材料との化合物である金属シリサイドが用いられる。
【００２９】
具体的には、ｎ型の電界効果型トランジスタのゲート電極７であれば、Ｈｆ,Ｔａ等から成る群から構成された金属、当該金属を含む合金、または当該の化合物が好ましく、ＨｆＳｉｘがより好ましい。ＨｆＳｉの仕事関数は、組成や結晶性によって異なるが、概ね４．１〜４．３ｅＶ程度である。
【００３０】
また、ｐ型の電界効果トランジスタのゲート電極７であれば、Ｔｉ,Ｍｏ,Ｒｕ等から成る群から構成された金属、当該金属を含む合金、または当該金属の化合物が好ましく、ＴｉＮやＲｕがより好ましい。ＴｉＮの仕事関数は、組成や結晶性によって異なるが、概ね４．５〜５．０ｅＶ程度である。
【００３１】
このため、半導体基板３上に、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方が設けられている場合であれば、これらのうちの少なくとも一方のゲート電極は、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成となっていても良い。尚、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方ともが、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成である場合、それぞれのゲート電極は、それぞれに適する異なる仕事関数を有するように構成されることとする。
【００３２】
以上のような構成の半導体装置１-1では、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００３３】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００３４】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-1のさらなる高機能化を図ることが可能になる。
【００３５】
≪第１実施形態の半導体装置の製造方法≫
図２〜図５は、図1を用いて説明した第１実施形態の半導体装置１-1の製造方法を示す断面工程図である。以下これらの図に基づいて第１実施形態の製造方法を説明する。尚、図１を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
【００３６】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、溝内を酸化シリコン膜で埋め込んでなるＳＴＩ(Shallow Trench Isoration)構造の素子分離３１を形成する。
【００３７】
次いで図２（２）に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜３３を５〜１０ｎｍ程度の膜厚で成膜する。その後、しきい値調整用にリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、インジウム（Ｉｎ）などの不純物のイオン注入を行う。この際、ｎチャンネル型の電界効果トランジスタの形成領域（以下ｎＭＯＳ領域と記す）と、ｐチャンネル型の電界効果トランジスタの形成領域（以下ｐＭＯＳ領域と記す）とに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜３３を除去する。
【００３８】
次に図２（３）に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜３５を１〜３ｎｍ程度の膜厚で成膜する。その後、ＣＶＤ法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７を１００〜１５０ｎｍ程度の膜厚で成膜する。さらにこの上部にＣＶＤ法によって窒化シリコンからなるハードマスク層３９を３０〜１００ｎｍ程度の膜厚で成膜する。
【００３９】
次に、図２（４）に示すように、ハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。
【００４０】
このようなパターンエッチングは次のように行う。先ず、ハードマスク層３９上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとし、さらにダミーのゲート絶縁膜３５をパターニングする。このパターニングは、ハードマスク層３９をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜３７のパターニングにおいては、ダミーのゲート絶縁膜３５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
【００４１】
以上の後には、図２（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。この場合、例えばＣＶＤ法によって成膜した膜厚１〜１０ｎｍ程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造Ａの側壁のみに窒化シリコン膜を残して第１サイドウォール９-1を形成する。尚、第１サイドウォール９-1は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極３７ａの側壁を酸化させて形成しても良い。
【００４２】
尚、この第１サイドウォール９-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。
【００４３】
次いで図３（１）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。また、注入エネルギー０．５〜２ｋｅＶ程度、ドーズ量５×１０14〜２×１０15個／ｃｍ2程度でのイオン注入を行うこととする。
【００４４】
次いで、図３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。ここでは、ＣＶＤ法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【００４５】
以上の後には、ソース・ドレイン拡散層１１形成のため、Ｐ、Ａｓ、Ｂなどの不純物イオン注入を行う。このイオン注入の後には、注入した不純物を活性化させるために９００℃〜１１００℃の熱処理を６０秒以下の範囲で行う。尚、この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。
【００４６】
その後、図３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【００４７】
次に、図３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【００４８】
次いで、図４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【００４９】
次に、図４（２）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【００５０】
次に、図４（３）に示すように、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。
【００５１】
この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【００５２】
このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板３の表面に１〜２ｎｍ程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さｄ２に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板３の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために５００℃以下で行うことが望ましい。
【００５３】
尚、半導体基板３の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。
【００５４】
次に、図４（４）に示すように、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。
【００５５】
次に、図５（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。
【００５６】
次に、図５（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【００５７】
以上の後には必要に応じて、図５（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【００５８】
以上により図１を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-1が得られる。
【００５９】
そして以上説明した製造方法によれば、図４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａを除去することにより、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【００６０】
そして特に、次の図４（３）で用いて説明したように、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-1を作製することが可能になる。
【００６１】
≪第２実施形態の半導体装置の構成≫
図６は、本発明を適用した第２実施形態の半導体装置１-2の要部断面図である。この図に示す半導体装置１-2は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-2が、図1を用いて説明した第１実施形態と異なるところは、ソース／ドレイン拡散層１１およびシリサイド膜（応力印加層）１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。これ以外の構成は、第１実施形態と同様である。
【００６２】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第２実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００６３】
そして特に本第２実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００６４】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
【００６５】
尚、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
【００６６】
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００６７】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００６８】
尚、このような半導体装置１-2は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００６９】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【００７０】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【００７１】
以上のような構成の半導体装置１-2であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００７２】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００７３】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-2のさらなる高機能化を図ることが可能になる。
【００７４】
≪第２実施形態の半導体装置の製造方法≫
図７は、図６を用いて説明した第２実施形態の半導体装置１-2の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第２実施形態の製造方法を説明する。
【００７５】
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。
【００７６】
これにより、図７（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
【００７７】
次に、図７（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。
【００７８】
その後、図７（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【００７９】
以上の後には、第１実施形態において図３（４）〜図５（３）を用いて説明した工程を同様に行なう。
【００８０】
すなわち、層間絶縁膜１５を成膜し、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨し、その後、ダミーゲート構造Ａを除去してなる溝パターン１７を形成して溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【００８１】
次に、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。ただし、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
【００８２】
さらに、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜し、次いでゲート電極材料膜７ａを成膜し、これらをＣＭＰによって研磨することにより、溝パターン１７内にゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。その後、必要に応じて、上層絶縁膜１９、接続孔２１、および配線２３を形成する。
【００８３】
以上により図６を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-2が得られる。
【００８４】
そして以上説明した製造方法であっても、第１実施形態の製造方法と同様に、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【００８５】
また第１実施形態と同様に、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-2を作製することが可能になる。
【００８６】
≪第３実施形態の半導体装置の構成≫
図８は、本発明を適用した第３実施形態の半導体装置１-3の要部断面図である。この図に示す半導体装置１-3は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-3が、図1を用いて説明した第１実施形態と異なるところは、ゲート絶縁膜５が、溝パターン１７の内壁全面を覆っておらず、内壁の上部を露出する状態で設けられているところにある。これ以外の構成は、第１実施形態と同様である。
【００８７】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
【００８８】
そして特に本第３実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
【００８９】
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
【００９０】
さらに、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわち膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、チャネル部ｃｈが配置されることが好ましいことも第１実施形態と同様である。
【００９１】
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-3は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【００９２】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、特に本第３実施形態においては、この溝パターン１７の下部である凹部３ａの内壁を覆うが、溝パターン１７の内壁の上部を露出する状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【００９３】
尚、このような半導体装置１-3は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【００９４】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【００９５】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【００９６】
以上のような構成の半導体装置１-3であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
【００９７】
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【００９８】
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-3のさらなる高機能化を図ることが可能になる。
【００９９】
また本第３実施形態では、ゲート絶縁膜５は、溝パターン１７の下部を構成する凹部３ａの内壁のみに設けられていて、溝パターン１７の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１００】
≪第３実施形態の半導体装置の製造方法≫
図９〜図１１は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法を説明する。
【０１０１】
先ず、図９（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。
【０１０２】
次に、図９（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
【０１０３】
次に、図９（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。尚、ここでは予め高誘電率材料からなるゲート絶縁膜５を成膜しているが、ゲート絶縁膜５に代えてダミーの酸化膜を形成しても良い。
【０１０４】
その後、図９（４）に示すように、ゲート絶縁膜５上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
【０１０５】
次に、図９（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。ダミーのゲート電極膜３７のパターニングにおいては、高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばＨＢｒ／Ｏ2などを用いたドライエッチングを行う。
【０１０６】
また、以上のドライエッチングに続けてゲート絶縁膜５のエッチングを行い、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１０７】
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良い。
【０１０８】
すなわち、図１０（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
【０１０９】
次いで、図１０（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【０１１０】
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
【０１１１】
その後、図１０（３）に示すように、サリサイドプロセス技術によってサイドウォール９の外側のソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【０１１２】
その後、図１０（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１１３】
次いで、図１１（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１１４】
次に、図１１（２）に示すように、ゲート絶縁膜５を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。尚、本実施例では予め高誘電率膜からなるゲート絶縁膜３を形成してあるが、ダミーのゲート絶縁膜を形成している場合は、ここでダミーのゲート絶縁膜も除去する。
【０１１５】
次に、図１１（３）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。尚、ダミーゲート絶縁膜を除去していた場合は、ゲート電極材料膜の成膜前に、ゲート絶縁膜を成膜しておくものとする。
【０１１６】
以上の後には必要に応じて、図１１（４）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１１７】
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
【０１１８】
そして以上説明した製造方法であっても、図１１（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【０１１９】
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
【０１２０】
≪第３実施形態の半導体装置の製造方法（変形例）≫
図１２〜図１４は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法の変形例を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法の変形例を説明する。
【０１２１】
先ず、図１２（１）、（２）は、第３実施形態の手順と同様に行なう。
【０１２２】
すなわち、図１２（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。
【０１２３】
次に、図１２（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様に例と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
【０１２４】
次に、図１２（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。そしてこの変形例では、さらにゲート絶縁膜５上に、キャップ膜５０をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法などにより成膜する。このキャップ膜５０は、以降の工程においてゲート絶縁膜５を保護するためのものである。このようなキャップ膜５０として、例えば窒化チタン（ＴｉＮ）膜を１〜１０ｎｍ程度の膜厚で形成する。
【０１２５】
その後、図１２（４）に示すように、キャップ膜５０上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
【０１２６】
次に、図１２（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。またこのダミーのゲート電極３７のエッチングに続けて、キャップ膜５０、さらにはゲート絶縁膜５のエッチングを行う。これにより、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
【０１２７】
その後、図１３（１）〜図１４（１）までは、第３実施形態において図１０（１）〜図１１（１）を用いて説明したと同様に行なう。
【０１２８】
すなわち図１３（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
【０１２９】
次いで、図１３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
【０１３０】
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
【０１３１】
その後、図１３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
【０１３２】
その後、図１３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１３３】
次いで、図１４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１３４】
その後、図１４（２）に示すように、キャップ膜５０をエッチングストッパーとして、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
【０１３５】
次に、図１４（３）に示すように、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜５０を選択的に除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
【０１３６】
その後、図１４（４）、（５）に示す工程は、第３実施形態において図１１（３）、（４）を用いて説明したと同様に行なう。
【０１３７】
すなわち、先ず図１４（４）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。
【０１３８】
以上の後には必要に応じて、図８にも示したように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１３９】
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
【０１４０】
そして以上説明した製造方法であっても、図１４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーのゲート電極３７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
【０１４１】
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
【０１４２】
また本第３実施形態の変形例の作製手順では、ゲート絶縁膜５上にキャップ膜５０を設け、ダミーのゲート電極３７ａを除去する際のエッチングストッパーとしたことにより、予めゲート絶縁膜５を形成しておく手順であっても、ダミーのゲート電極３７ａを除去する際のエッチングダメージがゲート絶縁膜５に加わることが防止でき、ゲート絶縁膜５の膜質を維持できる。
【０１４３】
尚、本第３実施形態の変形例の作製手順では、キャップ膜５０を除去する構成としたが、キャップ膜５０はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜５０は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。
【０１４４】
≪第４実施形態の半導体装置の構成≫
図１５は、本発明を適用した第４実施形態の半導体装置１-4の要部断面図である。この図に示す半導体装置１-4は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-4が、図1を用いて説明した第１実施形態と異なるところは、第１にソース／ドレイン拡散層１１およびシリサイド膜１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。また第２に、応力印加層として、ストレスライナー膜（応力印加層）５３が設けられているところにある。これ以外の構成は、第１実施形態と同様である。
【０１４５】
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第４実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。さらに本第４実施形態においては、このシリサイド層１３上からサイドウォール９の側壁にかけてが、連続してストレスライナー膜５３で覆われている。
【０１４６】
ここでストレスライナー膜５３は、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
【０１４７】
ここで、半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることとする。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることは第１実施形態と同様である。
【０１４８】
尚、本第４実施形態では、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
【０１４９】
また本第４実施形態においても、シリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられていても良い。これにより、シリサイド膜１３とストレスライナー膜５３との積層構造として応力印加層が構成されることになる。
【０１５０】
この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
【０１５１】
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
【０１５２】
尚、このような半導体装置１-4は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
【０１５３】
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
【０１５４】
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
【０１５５】
以上のような構成の半導体装置１-4であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜１３とストレスライナー膜５３との積層構造からなる応力印加層において半導体基板３の表面よりも深い部分に設定された状態となる。
【０１５６】
これにより、ストレスライナー膜５３とシリサイド膜１３とからなる応力印加層の深さ方向にわたって半導体基板３部分に印加される応力が、応力印加層の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
【０１５７】
この結果、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-4のさらなる高機能化を図ることが可能になる。
【０１５８】
≪第４実施形態の半導体装置の製造方法≫
図１６〜１８は、図１５を用いて説明した第４実施形態の半導体装置１-4の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第４実施形態の製造方法を説明する。
【０１５９】
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。
【０１６０】
これにより、図１６（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
【０１６１】
次に、図１６（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。この際、掘り下げたリセス表面が、以降に形成するストレスライナー膜の深さを決めるため、ここではソース／ドレイン拡散層１１の深さの範囲内において、十分な深さで半導体基板３を掘り下げることが重要である。
【０１６２】
その後、図１６（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなってリセス表面の上方にもシリサイド膜１３が成長する。このため、ここで成長したシリサイド膜１３の表面が、次に形成するストレスライナー膜の深さｄ１’となる。
【０１６３】
次に、図１７（１）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、ストレスライナー膜５３を成膜する。この際、ｎＭＯＳ領域には引張応力を有するストレスライナー膜５３を、ｐＭＯＳ領域には圧縮応力を有するストレスライナー膜５３を形成する。このようなストレスライナー膜５３形成は、例えば以下のように行う。
【０１６４】
すなわち、ｎＭＯＳ領域に形成する引張応力を有するストレスライナー膜５３は、プラズマＣＶＤ法によって、成膜した窒化シリコン膜を用いる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＮ2ガス（500〜2000sccm）、ＮＨ3ガス（500〜1500sccm）、ＳｉＨ4ガス（50〜300sccm）をそれぞれの流量で供給し、基板温度２００〜４００℃、成膜雰囲気内圧力５〜１５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させる。さらに成膜後、Ｈｅガス（10〜20slm）を供給し、温度４００〜６００℃、圧力５〜１５Ｔｏｒｒ、ＵＶランプパワーが１〜１０ｋＷの条件でＵＶ照射処理を行う。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の引張応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および引張応力は、上述した値に限定されるものではない。
【０１６５】
一方、ｐＭＯＳ領域に形成する圧縮応力を有するストレスライナー膜５３についても、プラズマＣＶＤ法によって、成膜した窒化シリコン膜が用いられる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＨ2ガス（1000〜5000sccm）、Ｎ2ガス（500〜2500sccm）、Ａｒガス（1000〜5000sccm）、ＮＨ3ガス（50〜200sccm）、トリメチルシランガス（10〜50sccm）をそれぞれの流量で供給し、基板温度４００〜６００℃、成膜雰囲気内圧力１〜５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させて行われる。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の圧縮応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および圧縮応力は、上述した値に限定されるものではない。
【０１６６】
次に、図１７（２）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
【０１６７】
次いで、図１７（３）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
【０１６８】
次に、図１７（４）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去し、さらに酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３を覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、さらに、溝パターン１７の底部における半導体基板３の露出面を掘り下げるリセスエッチングを行う。
【０１６９】
この際、半導体基板３の表面に対して、ストレスライナー膜（応力印加層）５３の深さｄ１’とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１’］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
【０１７０】
またここでは、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
【０１７１】
次に、図１８（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。その後、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、第１実施形態の装置の構成において述べた各材料を用いて成膜されることとする。
【０１７２】
次に、図１８（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
【０１７３】
以上の後には必要に応じて、図１８（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９、層間絶縁膜１５、およびストレスライナー膜５３に、シリサイド膜１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
【０１７４】
以上により図１５を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１上のシリサイド膜１３表面を覆う状態で、半導体基板３の表面よりも深くストレスライナー膜（応力印加層）５３を設けた構成の半導体装置１-4が得られる。
【０１７５】
そして以上説明した製造方法によれば、図１７（４）を用いて説明したように、ストレスライナー膜（応力印加層）５３が形成された状態でダミーゲート構造Ａを除去することにより、ストレスライナー膜（応力印加層）５３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、ストレスライナー膜（応力印加層）５３からの応力が効果的に印加された状態となる。
【０１７６】
そして、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、ストレスライナー膜（応力印加層）５３の深さ方向にわたって当該ストレスライナー膜（応力印加層）５３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、ストレスライナー膜（応力印加層）５３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-4を作製することが可能になる。
【０１７７】
尚、上述した第４実施形態の製造方法では、溝パターン１７を形成してその底部の半導体基板３をリセスエッチングによって掘り下げて、半導体基板３に凹部３ａを形成する手順を説明した。しかしながら、本第４実施形態のようにストレスライナー膜５３を応力印加層とした半導体装置の製造にも、第３実施形態を適用し、予め半導体基板３をリセスエッチングして凹部３ａを形成してゲート絶縁膜５を形成した後に、溝パターン１７を形成する手順を適用しても良い。尚この場合、第３実施形態において図１０（２）を用いて説明したようにソース／ドレイン拡散層１１を形成した後、ソース／ドレイン拡散層１１の表面を掘り下げ、この上部に絶縁性のストレスライナー膜からなる前記応力印加層を形成する手順とする。
【０１７８】
このような手順を適用することにより、溝パターン１７の側壁上部にゲート絶縁膜が形成されない構成の半導体装置の作製が可能となる。これにより、第３実施形態で説明したように、高誘電率材料からなるゲート絶縁膜５がゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
【０１７９】
≪第５実施形態の半導体装置の構成≫
図１９は、本発明を適用した第５実施形態の半導体装置１-5の要部断面図である。この図に示す半導体装置１-5が、図１５に示した第４実施形態の半導体装置と異なるところは、ソース／ドレイン拡散層１１の表面にシリサイド膜（１３）を設けておらず、ソース／ドレイン拡散層１１の上面に直接ストレスライナー膜５３を設けているところにある。これ以外の構成は、第４実施形態と同様である。
【０１８０】
ここでストレスライナー膜５３は、第４実施形態と同様であり、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
【０１８１】
また半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることは、第４実施形態と同様である。さらに、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましいことも、第４実施形態と同様である。
【０１８２】
尚、以上のような第５実施形態の半導体装置１-5の製造手順は、第４実施形態で説明した製造手順においてシリサイド膜（１３）の形成工程を省けば良い。
【０１８３】
このような構成の半導体装置１-5であっても、第４実施形態と同様の効果を得ることができる。またさらに、ｎＭＯＳ領域とｐＭＯＳ領域とに、例えば一般的に用いられているコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイド膜を設けた場合、これらのシリサイド膜１３は、半導体基板３に対して引張応力を印加する。このため、pチャンネル型の電界効果型トランジスタに対しては、ストレスライナー膜から効果的に圧縮応力を印加することが困難である。したがって、シリサイド膜を除去した本第５実施形態の構成っであれば、ｐＭＯＳ領域にも、ストレスライナー膜５３から効果的に圧縮応力を印加することが可能になる。
【符号の説明】
【０１８４】
１-1，１-2，１-3，１-4，１-5…半導体装置、３…半導体基板、３ａ…凹部、５…ゲート絶縁膜、７…ゲート電極、９…サイドウォール１１…ソース／ドレイン拡散層、１３…シリサイド膜（応力印加層）、１５…層間絶縁膜、１７…溝パターン、３７ａ…ダミーのゲート電極、５０…キャップ膜（仕事関数制御層）、５３…ストレスライナー膜、ｃｈ…チャネル部
【特許請求の範囲】
【請求項１】
半導体基板の表面を掘り下げた凹部内にゲート絶縁膜を介してゲート電極を形成する第１工程と、
前記ゲート電極の両脇における前記半導体基板の表面を掘り下げて、掘り下げた表面側にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面を覆う状態で、前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、を有し、
前記応力印加層は、前記ソース／ドレイン拡散層の表面側に形成させたシリサイド膜と、この上部に形成された絶縁性材料からなるストレスライナー膜との積層構造からなり、
前記半導体基板の表面に対する前記チャネル部の深さ位置を、前記応力印加層の深さ位置よりも浅くし、
前記凹部の底部を、前記ストレスライナー膜の膜厚の範囲内にする半導体装置の製造方法。
【請求項２】
半導体基板の表面側を掘り下げた凹部を形成する第１工程と、
前記凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第４工程と、
前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程と、を有し、
前記第１工程において、
前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、
前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い半導体装置の製造方法。
【請求項３】
前記第２工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールの外側に前記ソース／ドレイン拡散層を形成し、
前記第３工程では、前記サイドウォールの外側に前記応力印加層を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３工程では、前記応力印加層としてシリサイド膜からなる前記応力印加層を形成する請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３工程では、前記ソース／ドレイン拡散層の表面を掘り下げた後、当該ソース／ドレイン拡散層上に絶縁性のストレスライナー膜からなる前記応力印加層を形成する請求項２または請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２工程では、前記ゲート絶縁膜を介して前記ダミーのゲート電極を形成し、
前記第５工程では、前記第２工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する請求項２〜５のうちの１項に記載の半導体装置の製造方法。
【請求項７】
前記第２工程では、前記ゲート絶縁膜と前記ダミーのゲート電極との間に、キャップ膜を形成し、
前記第４工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う請求項６に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面を掘り下げた凹部内にゲート絶縁膜を介してゲート電極を形成する第１工程と、
前記ゲート電極の両脇における前記半導体基板の表面を掘り下げて、掘り下げた表面側にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面を覆う状態で、前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、を有し、
前記応力印加層は、前記ソース／ドレイン拡散層の表面側に形成させたシリサイド膜と、この上部に形成された絶縁性材料からなるストレスライナー膜との積層構造からなり、
前記半導体基板の表面に対する前記チャネル部の深さ位置を、前記応力印加層の深さ位置よりも浅くし、
前記凹部の底部を、前記ストレスライナー膜の膜厚の範囲内にする半導体装置の製造方法。
【請求項２】
半導体基板の表面側を掘り下げた凹部を形成する第１工程と、
前記凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第４工程と、
前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程と、を有し、
前記第１工程において、
前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、
前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い半導体装置の製造方法。
【請求項３】
前記第２工程では、前記ダミーのゲート電極の側壁にサイドウォールを形成し、当該ダミーのゲート電極およびサイドウォールの外側に前記ソース／ドレイン拡散層を形成し、
前記第３工程では、前記サイドウォールの外側に前記応力印加層を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３工程では、前記応力印加層としてシリサイド膜からなる前記応力印加層を形成する請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３工程では、前記ソース／ドレイン拡散層の表面を掘り下げた後、当該ソース／ドレイン拡散層上に絶縁性のストレスライナー膜からなる前記応力印加層を形成する請求項２または請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２工程では、前記ゲート絶縁膜を介して前記ダミーのゲート電極を形成し、
前記第５工程では、前記第２工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する請求項２〜５のうちの１項に記載の半導体装置の製造方法。
【請求項７】
前記第２工程では、前記ゲート絶縁膜と前記ダミーのゲート電極との間に、キャップ膜を形成し、
前記第４工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う請求項６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１６６１６３（Ｐ２０１１−１６６１６３Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−９１０５０（Ｐ２０１１−９１０５０）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００８−１６９７９３（Ｐ２００８−１６９７９３）の分割
【原出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００８−１６９７９３（Ｐ２００８−１６９７９３）の分割
【原出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]