III族窒化物半導体デバイス及びその製造方法
III族窒化物トランジスタ・デバイスを形成する方法は、III族窒化物半導体層上に保護層を形成するステップと、III族窒化物半導体の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。この方法はさらに、マスキングゲートを注入マスクとして用いて、III族窒化物層内にソース/ドレイン領域を注入するステップを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、より具体的には、トランジスタ及び関連するデバイスの製造方法に関する。
【背景技術】
【0002】
シリコン(Si)及びガリウムヒ素(GaAs)といった材料は、低めの電力用の半導体デバイス、そしてSiの場合には低めの周波数用途の半導体デバイスにおける用途が広く見いだされている。しかしながら、これらのありふれた半導体材料は、例えば、そのバンドギャップが比較的小さい(例えば、室温において、Siの場合には1.12eV、GaAsの場合には1.42eV)及び/又は破壊電圧が比較的小さいため、より高電力及び/又は高周波用途にはあまり適していない場合がある。
【0003】
Si及びGaAsによって提示される難点に鑑みて、高電力、高温及び/又は高周波数の用途及びデバイスにおける関心は、炭化シリコン(アルファSiCの場合、室温において2.996eV)及びIII族窒化物(例えば、GaNの場合、室温において3.36eV)のようなバンドギャップの大きい半導体材料へと移ってきた。これらの材料は、典型的には、ガリウムヒ素及び/又はシリコンと比較して、より高い電界絶縁破壊強度及びより高い電子飽和速度を有し得る。
【0004】
高電力及び/又は高周波数用途のために特に注目されているデバイスは、変調ドープ電界効果トランジスタ(MODFET)としても知られる高電子移動度トランジスタ(HEMT)である。HEMTデバイス内では、異なるバンドギャップ・エネルギーを有する2つの半導体材料のヘテロ接合部において2次元電子ガス(2DEG)が形成され得る。バンドギャップが小さい方の材料は、バンドギャップが大きい方の材料より高い電子親和力を有することができる。2DEGは、非ドープの(「意図せずドープされた」)バンドギャップが小さい方の材料内の蓄積層であり、例えば1013キャリア/cm2を超える比較的高いシート電子濃度を含むことができる。それに加えて、バンドギャップが大きい方の半導体内で発生した電子が2DEGに移動することがあり、イオン化不純物散乱が少ないため、比較的高い電子移動度が可能になる。この比較的高いキャリア濃度と比較的高いキャリア移動度という組み合わせは、HEMTに比較的大きい相互コンダクタンスを与えることが可能であり、高周波数用途に関して金属半導体電解効果型トランジスタ(MESFET)に勝る性能の利点をもたらすことができる。
【0005】
窒化ガリウム/窒化アルミニウムガリウム(GaN/AlGaN)材料系で作られる高電子移動度トランジスタは、比較的高い破壊電界、比較的広いバンドギャップ、比較的大きい伝導帯オフセット、及び/又は比較的高い飽和電子ドリフト速度といった材料特性の組み合わせにより、大量のRF電力を発生させることが可能である。2DEG内の電子の大部分は、AlGaNにおける分極に起因したものであり得る。
【0006】
GaN/AlGaN系のHEMTは、既に実証されている。例えば、特許文献1及び特許文献2は、AlGaN/GaN系のHEMT構造体及び製造方法を記載する。さらに、同一出願人による、引用によりここに組み入れられるSheppard他の特許文献3は、半絶縁性炭化シリコン基板と、基板上の窒化アルミニウムバッファ層と、バッファ層上の絶縁性窒化ガリウム層と、窒化ガリウム層上の窒化アルミニウムガリウムバリア層と、窒化アルミニウムガリウム活性構造体上のパッシベーション層とを有するHEMTデバイスを記載する。さらに、これもまた同一出願人による、引用によりここに組み入れられるSheppard他の特許文献4は、デバイスのオーミックコンタクトのアニール中に生じることがある、トランジスタのゲート領域内の半導体に対する損傷を低減することができる、保護層及び/又は低損傷凹部製造技術を含むHEMTデバイスを記載する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第5,192,987号明細書
【特許文献2】米国特許第5,296,395号明細書
【特許文献3】米国特許第6,316,793号明細書
【特許文献4】米国特許出願公開第2005/0170574号明細書
【特許文献5】米国特許出願公開第2002/0066908号明細書
【特許文献6】米国特許出願公開第2002/0167023号明細書
【特許文献7】米国再発行特許発明第34,861号明細書
【特許文献8】米国特許第4,946,547号明細書
【特許文献9】米国特許第5,200,022号明細書
【特許文献10】米国特許第6,218,680号明細書
【特許文献11】米国特許第5,210,051号明細書
【特許文献12】米国特許第5,393,993号明細書
【特許文献13】米国特許第5,523,589号明細書
【特許文献14】米国特許第5,292,501号明細書
【特許文献15】米国特許出願公開第2003/0102482号明細書
【特許文献16】米国特許出願公開第2002/0066908号
【非特許文献】
【0008】
【非特許文献1】Yu他著「Schottky barrier engineering in III−nitrides via the piezoelectric effect」、Applied Physics Letters、第73巻、第13号、1998年
【発明の概要】
【0009】
幾つかの実施形態によるIII族窒化物トランジスタ・デバイスを形成する方法は、III族窒化物半導体層上に保護層を形成するステップと、III族窒化物半導体層の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。マスキングゲートの上部の外縁からビアホールの縁までの横方向の距離は約300nm未満とすることができる。この方法はさらに、マスキングゲートを注入マスクとして用いて、III族窒化物半導体層内にソース/ドレイン領域を注入するステップを含む。
【0010】
幾つかの実施形態は、マスキングゲートを除去するステップと、ビアホール内に導電性材料を堆積するステップとを含む。
【0011】
保護層は、第1の保護層を含むことができ、この方法はさらに、ソース/ドレイン領域を注入した後で、第1の保護層及びマスキングゲート上に第2の保護層を形成するステップと、マスキングゲートを露出するように第2の保護層をエッチングするステップとを含むことができる。マスキングゲートを除去するステップは、第2の保護層をエッチングした後でマスキングゲートを除去し、第2の保護層内にアパーチャを形成するステップを含むことができる。
【0012】
この方法はさらに、マスキングゲートを除去した後、ビアホールの中、及び第2の保護層内のアパーチャの中に導電性材料を堆積するステップと、ゲート・コンタクトを形成するように導電性材料をパターン形成するステップとを含むことができる。ゲート・コンタクトの一部は、保護層を横切って横方向に延びることができる。ゲート・コンタクトの第2の部分は、第2の保護層内のアパーチャを越えて第2の保護層を横切って横方向に延びることができる。
【0013】
この方法はさらに、ゲート・コンタクト上に金属被覆層を形成するステップを含むことができる。
【0014】
マスキングゲートの外縁からビアホールの縁までの横方向の距離は、幾つかの実施形態において約100nmから約300nmまでとすることができる。幾つかの実施形態において、ビアホールは約100nmの幅を有する。
【0015】
マスキングゲートを形成するステップは、保護層上に第1のレジスト層を形成するステップと、第1のレジスト層上に、第1のレジスト層が第2のレジスト層と保護層との間に存在するように第2のレジスト層を形成するステップと、第1のレジスト層及び第2のレジスト層を、第1のレジスト層内に第1のアパーチャが、第2のレジスト層内に第2のアパーチャがそれぞれ形成されるようにパターン形成するステップとを含むことができる。第1のアパーチャは第2のアパーチャと保護層との間に存在し、第1のアパーチャは第2のアパーチャより大きい幅を有する。ビアホールを形成するステップは、第2のレジスト層をエッチングマスクとして用いて、保護層をエッチングするステップを含むことができる。
【0016】
マスキングゲートを形成するステップは、第1のアパーチャ及びビアホール内にマスキング材料を堆積するステップを含むことができる。マスキング材料は、保護層及びIII族窒化物層に対してエッチング選択性を有することができる。
【0017】
第1のアパーチャ及びビアホール内にマスキング材料を堆積するステップは、第1のアパーチャ及びビアホール内に窒化アルミニウムを堆積するステップを含むことができる。
【0018】
第1のレジスト及び第2のレジストは、異なる現像剤感度を有する電子ビームレジストを含み、第1のレジスト層及び第2のレジスト層をパターン形成するステップは、第1のレジスト層及び第2のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、第1のレジスト層及び第2のレジスト層を現像するステップを含むことができる。
【0019】
この方法はさらに、マスキングゲートをそのままの状態にして、注入されたソース/ドレイン領域をアニールするステップを含むことができる。マスキングゲートは、注入されたソース/ドレイン領域をアニールした後で除去することができる。
【0020】
この方法はさらに、ソース/ドレイン領域をアニールした後で、マスキングゲートを除去する前に、保護層を除去するステップと、マスキングゲートを除去する前に、III族窒化物層及びマスキングゲート上に第2の保護層を形成するステップとを含むことができる。
【0021】
この方法はさらに、マスキングゲートを形成する前に、第2のアパーチャの幅を拡げるステップを含むことができる。マスキングゲートの幅は、第2のアパーチャの拡げられた幅により定めることができる。第2のアパーチャの幅を拡げるステップは、第2のレジスト層をアッシングするステップを含むことができる。
【0022】
マスキングゲートは、高融点金属、窒化アルミニウム、多結晶シリコン及び/又は金属シリサイドを含むことができる。
【0023】
保護層は窒化シリコンを含むことができる。
【0024】
幾つかの実施形態によるIII族窒化物ベースの半導体デバイスは、III族窒化物の半導体層と、III族窒化物の半導体層内の離間されたソース及びドレイン領域と、III族窒化物半導体層上の保護層とを含む。保護層は、該保護層を貫通し、III族窒化物半導体層を露出させるビアホールを含む。ゲート・コンタクトが、ビアホール内に存在する。ソース領域及びドレイン領域の少なくとも一方の縁が、ゲート・コンタクトの縁から約300nm又はそれ未満の範囲内に配置される。幾つかの実施形態において、ソース領域及びドレイン領域の少なくとも一方の縁は、ゲート・コンタクトの縁から約100nmから300nm以内に配置される。
【0025】
デバイスはさらに、保護層上に第2の保護層を含んでいてもよく、該第2の保護層は、該保護層を貫通する、ビアホールと位置合わせされたアパーチャを含む。ゲート・コンタクトは、アパーチャ内に存在することができ、第2の保護層の一部を横切って横方向に延びることができる。
【図面の簡単な説明】
【0026】
【図1A】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1B】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1C】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1D】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1E】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1F】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1G】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1H】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1I】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図2A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図2B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3C】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図4】本発明の幾つかの実施形態によるトランジスタ・デバイスを示す断面図である。
【図5A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図5B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図5C】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【発明を実施するための形態】
【0027】
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、ここで述べられる実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。全体を通して、同様の番号は、同様の要素を指す。
【0028】
層、領域又は基板のような要素が別の要素「上に」ある、又は「の上に」延びるものとして言及されている場合、これは、直接、他の要素上にあり、若しくはその上に延びていることもあり、又は、介在する要素が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素「の直接上に」ある又は「の上に直接」延びるものとして言及されている場合、介在する要素は存在しない。ある要素が別の要素「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素に接続され、若しくは結合されていることもあり、又は、介在する要素が存在することもあることもまた理解されるであろう。対照的に、ある要素が別の要素「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素は存在しない。
【0029】
第1及び第2などの用語は、ここでは、種々の要素を説明するために用いることができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、1つの要素を、別の要素と区別するために用いられているに過ぎない。例えば、本発明の範囲から逸脱することなく、第1の要素を第2の要素と称することもでき、同様に、第2の要素を第1の要素と称することもできる。
【0030】
さらに、「下」又は「下部」及び「上」又は「上部」のような相対語は、ここでは、図に示されているときの1つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図のうちの1つにおけるデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの1つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
【0031】
ここで本発明の説明に用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。本発明の説明及び添付の特許請求の範囲に用いられる場合、単数形の不定冠詞及び定冠詞は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図される。ここで用いられる場合、「及び/又は」という用語は、関連付けられて列挙された項目のうちの1つ又はそれ以上のいずれか及びすべての可能な組み合わせを指し、かつそれらを包含することもまた理解されるであろう。「含む」及び/又は「含んでいる」という用語は、本明細書において用いられる場合、言及された特徴、整数、ステップ、動作、要素、及び/又は成分の存在を指定するが、1つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び/又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【0032】
本発明の実施形態は、ここでは本発明の理想化された実施形態(及び中間構造体)の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び/又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入された領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び/又は、注入領域から非注入領域へと2成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の実際の形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
【0033】
特段の断りのない限り、本発明の実施形態を開示するために用いられる、技術用語及び科学用語を含むすべての用語は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有するものであり、本発明を記載した時点で公知の特定の定義に必ずしも限定されない。したがって、これらの用語は、そのような時点の後で創出された等価な用語を含むことができる。通常用いられる辞書で定義されているような用語は、本明細書及び関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。ここで言及されるすべての刊行物、出願、特許、及び他の参考文献は、その全体が引用により組み入れられる。
【0034】
本発明の実施形態は、III族窒化物ベースのデバイスのような窒化物ベースのHEMTでの使用に特にふさわしく適したものであり得る。本明細書で用いられる場合、「III族窒化物」という用語は、窒素と、周期表のIII族の元素、通常はアルミニウム(Al)、ガリウム(Ga)、及び/又はインジウム(In)との間で形成された半導体化合物を指す。この用語は、AlGaN及びAlInGaNのような三元又は四元化合物のことも指す。当業者にはよく理解されるように、III族元素は、窒素と結合して、二元化合物(例えば、GaN)、三元化合物(例えば、AlGaN、AlInN)、及び四元化合物(AiInGaN)を形成することができる。これらの化合物はすべて、1モルの窒素が合計で1モルのIII族元素と結合する実験式を有することができる。したがって、AlxGa1-xNのような式を用いてこれらの化合物を記述することができ、式中、0≦x≦1である。
【0035】
本発明の実施形態を利用することができるGaNベースのHEMTの好適な構造体は、例えば、同一出願人による特許文献3及び2001年7月12日に出願され、2002年6月6日に公開された「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」と題する特許文献5、Smorchkova他の、2002年11月14日に公開された「GROUP−III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」と題する特許文献6、及び2003年7月11に出願された「NITRIDE−BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON−ETCHED CONTACT RECESSES」と題する米国特許出願番号第10/617,843号に記載されており、これらの開示は全体が引用によりここに組み入れられる。
【0036】
本発明の幾つかの実施形態は、比較的高い周波数(例えば、Xバンド周波数領域より上)で動作するデバイス、特にミリ波無線周波数(RF)デバイスの場合には、トランジスタのソース/ドレイン領域をゲート金属と非常に近接させることが望ましい場合があるということの認識から生じ得る。しかしながら、従来のリソグラフ技術では、ソース/ドレイン注入部をゲート金属から所望の距離内に確実に配置することは不可能であり得る。したがって、幾つかの実施形態は、ソース/ドレイン注入部をゲート金属の非常に近くに、例えばゲート金属の約100から300nm以内に確実に形成することができる、ゲート金属及びソース/ドレイン注入部の自己整合型形成方法を提供する。
【0037】
図1Aから図1Iは、本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す断面図である。ここで図1Aを参照すると、トランジスタ・デバイスをその上に形成することができる基板10が設けられる。基板10上にチャネル層20が形成され、チャネル層20上にバリア層22が形成される。
【0038】
基板10は、半絶縁性炭化シリコン(SiC)基板とすることができ、これは例えば4Hポリタイプの炭化シリコンとすることができる。その他の炭化シリコンのポリタイプの候補は、3C、6H、及び15Rポリタイプを含むことができる。「半絶縁性」という用語は、本明細書においては、絶対的な意味ではなく説明的なものとして用いられている。本発明の幾つかの実施形態において、炭化シリコンのバルク結晶は、室温において約1×105Ω−cm以上の抵抗率を有することができる。
【0039】
炭化シリコンは、III族窒化物デバイスに一般的な基板材料であり得るサファイア(Al2O3)よりも、III族窒化物(チャネル層20及び/バリア層22において使用さすることができる)により近い結晶格子整合を有する。格子整合がより近いことで、サファイア上で一般に得られるIII族窒化物フィルムよりも高品質のIII族窒化物フィルムを得ることができる。炭化シリコンはまた、比較的高い熱伝導率を有しており、そのため、炭化シリコン上に形成されるIII族窒化物デバイスの総出力電力は、サファイア及び/又はシリコン上に形成された同様なデバイスのように基板の熱放散による制限を受けないようにすることができる。また、半絶縁性の炭化シリコン基板は、デバイスの分離、及び寄生容量の低減をもたらすことができる。本発明の幾つかの実施形態において用いることができる例示的なSiC基板は、例えば、本発明の譲受人であるノースカロライナ州ダラム所在のCree,Inc.により製造されており、そのような基板を製造するための方法は、例えば、特許文献7、特許文献8、特許文献9及び特許文献10に記載されており、これらの開示はその全体が引用によりここに組み入れられる。同様に、III族窒化物のエピタキシャル成長についての技術は、例えば、特許文献11、特許文献12、特許文献13及び特許文献14に記載されており、これらの開示もまたその全体が引用によりここに組み入れられる。
【0040】
炭化シリコンを基板として採用することができるが、本発明の実施形態は、サファイア(Al2O3)、窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)、窒化ガリウム(GaN)、シリコン(Si)、ガリウムヒ素(GaAs)、Lu2O3/Ga2O3(LGO)、酸化亜鉛(ZnO)、Lu2O3/Al2O3(LAO)、リン化インジウム(InP)などのようなあらゆる適切な基板を基板10のために用いることができることが理解される。成長基板の存在は随意的であり、デバイスのチャネル層20及びバリア層22を含むエピタキシャル層22を、成長基板から取り外し、より適した機械的、熱的及び/又は電気的特性を提供することができるキャリア基板、サブマウント、パッケージ本体又はその他の支持体上に載せることができることがさらに理解されよう。したがって、以降の図中では基板は図示されない。
【0041】
随意的なバッファ層、核形成層及び/又は遷移層(図示せず)を基板10上に設けることもできる。例えば、炭化シリコン基板とデバイスの残りの部分との間に適切な結晶構造遷移を与えるために、AlNバッファ層を設けることができる。さらに、例えば、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、同一出願人による、2002年7月19日に出願され、2003年6月5日に公開された「STRAIN BALANCED NITRIDE HETROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」と題する特許文献15、及び2001年12月3日に出願された「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」と題する米国特許仮出願番号第60/337,687号に記載されているように、歪み平衡化遷移層を設けることもできる。
【0042】
引き続き図1Aを参照すると、基板10上にチャネル層20が設けられる。チャネル層20は、上述のように、バッファ層、遷移層及び/又は核形成層を用いて、基板10上に堆積することができる。チャネル層20は、圧縮歪み下にあってもよい。さらに、チャネル層20並びに/又はバッファ層、核形成層及び/又は遷移層は、有機金属化学気相成長法(MOCVD)により、又は分子線エピタキシ(MBE)及び/又はハイドライド気相成長(HVPE)のような当業者に公知のその他の技術により堆積することができる。本発明の幾つかの実施形態において、チャネル層20は、GaNのようなIII族窒化物層とすることができる。チャネル層20は、窒化ガリウムインジウム(InGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)などのような他のIII族窒化物層を含むこともできる。チャネル層20は、非ドープ(すなわち「意図的せずドープされた」)とすることができ、約20Åを超える厚さまで成長させることができる。チャネル層20は、超格子又はGaN、AlGaNなどの組み合わせのような多層構造体とすることもできる。
【0043】
さらに図1Aに示されるように、チャネル層20上にバリア層22が設けられる。例えば、バリア層22は、チャネル層20上にエピタキシャルに形成することができる。バリア層22は、AlxGa1-xN(ここで0<x<1である)のようなIII族窒化物層とすることができる。バリア層22は、AlInGaN、AlN、及び/又はこれらの層の組み合わせのようなその他のIII族窒化物層を含むこともできる。バリア層22は、例えば、約0.1nmから約100nmまでの厚さとすることができるが、亀裂又は実質的な欠陥形成をその中で生じさせるほどの厚さにはしなくてもよい。本発明の特定の実施形態において、バリア層22は、高度にドープされたn型層とすることができる。例えば、バリア層22は、約1019cm-3未満の濃度までドープすることができる。
【0044】
本発明の幾つかの実施形態は、高電子移動度トランジスタ(HEMT)での使用に適用可能なものとすることができる。より詳細には、チャネル層とバリア層との間の界面がヘテロ接合を定めるように、チャネル層20及びバリア層22を異なるバンドギャップを有する材料で形成することができる。例えば、チャネル層20は、バリア層22のバンドギャップより小さいバンドギャップを有するものとすることができる。したがって、チャネル層20とバリア層22との間の接合部において、チャネル層20の伝導帯の端のエネルギーは、バリア層22の伝導帯の端のエネルギーよりも小さくすることができ、チャネル層20は、バリア層22よりも大きい電子親和度を有することができる。例えば、チャネル層20及びバリア層22の両方がIII族窒化物層で形成される場合、チャネル層20はGaN層とすることができ、バリア層22はAlGaN層とすることができる。
【0045】
本発明の特定の実施形態による層の例は、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、Smorchkova他の「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」と題する特許文献6に記載されている。本発明の特定の実施形態において、バリア層22は、バリア層22がオーミックコンタクト金属の下に埋め込まれたときに分極効果によりチャネル層20とバリア層22との間の界面において有意なキャリア濃度を誘導するのに十分な、厚さ、Al組成、及び/又はドーピングを有するものとすることができる。また、バリア層22は、バリア層22と後で形成される保護層との間の界面に堆積されるイオン化不純物によるチャネル内での電子の散乱を低減するか又は最小にするのに十分なほど厚くすることができる。
【0046】
さらに、本発明の他の実施形態において、チャネル層及びバリア層22は、異なる格子定数を有するものとすることができる。例えば、バリア層22は、チャネル層20より小さい格子定数を有する比較的薄い層とすることができ、その結果、バリア層22は二層間の界面で「延伸する」。したがって、擬似格子整合(pseudomorphic)HEMT(pHEMT)デバイスを提供することができる。
【0047】
さらに図1Aに示されるように、バリア層22上に保護層24が形成される。保護層24は、窒化シリコン(SixNy)、窒化アルミニウム(AlN)、二酸化シリコン(SiO2)及び/又は他の適切な保護材料のような誘電体材料とすることができる。他の材料を保護層24に利用することもできる。例えば、保護層24は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム及び/又は酸窒化アルミニウムも含むこともできる。さらに、保護層24は、単一層とすることもでき、又は均一な及び/又は不均一な組成の多重層を含むこともできる。
【0048】
保護層24は、バリア層22上に形成されるブランケットとすることができる。例えば、保護層24は、高品質スパッタリング及び/又はプラズマ化学気相成長(PECVD)により形成される窒化シリコン(SiN)層とすることができる。保護層24は、約30nmの厚さを有することができるが、他の厚さの層を利用することもできる。例えば、保護層は、その後のオーミックコンタクトのアニール中に下の層を保護するのに十分な厚さとすることができる。そのような目的のためには、2又は3単分子層程度の薄さの層で十分であり得る。しかしながら、一般に、保護層24は、約10nmから約500nmまでの厚さを有するものとすることができる。また、高品質SiN保護層は、III族窒化物層のMOCVD成長と共にその場(インサイチュ)で成長させることができる。
【0049】
本発明の特定の実施形態において、保護層24はSiNとすることができる。SiN保護層は、PVD及び/又はCVDにより形成することができ、圧縮歪み又は引張歪み下で不定比的であり得る。例えば、SiN保護層は、約−100MPaから約100MPaまでの間の応力を有することができる。本発明の特定の実施形態において、SiN保護層は、633nm波長において約1.6から約2.2までの屈折率を有することができる。特定の実施形態において、SiN保護層の屈折率は、1.98±0.05とすることができる。
【0050】
さらに図1Aを参照すると、第1のレジスト層26及び第2のレジスト層28が保護層24上に形成される。幾つかの実施形態において、第1のレジスト層26及び第2のレジスト層28は、異なる現像剤感度を有するポジ型電子ビームレジストを含むことができる。幾つかの他の実施形態において、第1のレジスト層26及び第2のレジスト層28は、異なるフォトレジストを含むことができる。例えば、幾つかの実施形態において、第1のレジスト層26は、MicroChemから入手されるLORのような、ポリメチルグルタルイミド(PMGI)ベースのリフトオフレジスト(LOR)とすることができ、一方、第2のレジスト層28は、Rohm&Haasから入手されるMEGAPOSIT(商標)SPR(商標)660のような、標準的なノボラック・ベースのフォトレジストを含むことができる。第1のレジスト層26は、少なくとも約0.2μmから約0.5μmまでの厚さを有するものとすることができる。
【0051】
図1Bを参照すると、第2のレジスト層28は、フォトリソグラフィ又は電子ビームリソグラフィを用いて露光され、幅w1を有するアパーチャ28Aをその中に形成するように現像される。幅w1は、約60nmから約600nmまでの範囲とすることができる。幾つかの実施形態において、幅w1は、約100nmとすることができる。
【0052】
アパーチャ26Aが、第1のレジスト層26内に形成され、第2のレジスト層28内のアパーチャ28Aと位置合わせされる。アパーチャ26Aは、アパーチャ28Aの幅w1より大きい第2の幅w2を有するように形成される。
【0053】
幾つかの実施形態において、アパーチャ26Aは、第2のレジスト層28内のアパーチャ28Aと同時に第1のレジスト層内に形成することができる。例えば、第1のレジスト層26及び第2のレジスト層28は、異なる現像剤感度を有する異なるレジスト材料を含むことができる。第1のレジスト層26及び第2のレジスト層28の両方を同時に露光し、現像することができる。しかしながら、その現像剤感度が異なることから、第1のレジスト層26の方が第2のレジスト層28よりも多量に現像されて除去され、第1のレジスト層26内で第2のレジスト層28よりも大きいアパーチャ26Aを形成することができる。
【0054】
幾つかの他の実施形態において、単一の露光の後、第2のレジスト層28内のアパーチャ28Aを第1のステップで第1の現像剤を用いて現像することができ、一方、第1のレジスト層26内のアパーチャ26Aを別個のステップで第2の現像剤を用いて現像することができる。
【0055】
図1Cを参照すると、ビアホール24Aを、例えば適切なエッチング化学物質を用いた乾式エッチングにより保護層24内にエッチングすることができる。例えば、SiN保護層24は、SF6のようなフッ化物ベースの化学物質による、反応性イオンエッチング(RIE)及び/又は誘導結合プラズマ(ICP)エッチングを用いてエッチングすることができる。
【0056】
幾つかの実施形態において、ビアホール24Aは、バリア層22に対する低損傷エッチングを用いて形成することができる。低損傷エッチング技術の例は、誘導結合プラズマ又は電子サイクロトロン共鳴(ECR)又はプラズマに対するDC成分をもたないプラズマ分離形エッチングのような、反応性イオンエッチング以外のエッチング技術を含むことができる。例えば、SiO2バリア層に対して、緩衝フッ化水素酸による湿式エッチングを用いることができる。SiN及び/又はSiO2をITO、SCO、MgOなどのエッチング停止層まで選択的にエッチングし、その後、エッチング停止層の低損傷除去を行うこともできる。SiNバリア層については、SiO2をエッチング停止層として用いることができる。そのような実施形態において、保護層24は、SiN、AlN及び/又はSiO2層、並びにエッチング停止層を含むことができる。
【0057】
第2のレジスト層28は、ビアホール24Aをエッチングするためのエッチングマスクとして機能することができる。したがって、保護層24内のビアホール24Aは、第2のレジスト層28内のアパーチャ28Aの幅w1と実質的に同じ幅を有することができる。
【0058】
次に、図1Dを参照すると、第2のレジスト層28内のアパーチャ28Aの幅が、幅w3を有するように拡げられる。幾つかの実施形態においては、第2のレジスト層28内のアパーチャ28Aは、第2のレジスト層28をアッシングすることにより高水準の精度で拡げることができる。具体的には、第2のレジスト層28は、酸素プラズマを用いて、及び/又は、例えば100℃を上回るが150℃より低い温度でハードベークすることにより、アッシングすることができる。拡幅量は、アッシングプロセスの時間及び/又は温度を制御することによって制御することができる。
【0059】
幾つかの実施形態において、幅w3は、アパーチャ28Aの元の幅w1より約200nmから600nmまでの範囲で幅広にすることができ、したがって、ビアホール24Aより約200nmから600nmだけ幅広にすることができる。
【0060】
図1Eを参照すると、マスキングゲート材料30が、ビアホール24Aと第1のレジスト層26内のアパーチャ26Aとの中に堆積され、ビアホール24Aの中へと延びる下部32Aと、アパーチャ26A内にあって保護層24を横切って横方向に延びる上部32Bとを含む、マスキングゲート32を形成する。本明細書で用いられる「横方向」という用語は、ゲートの下を電流が流れる方向に対して実質的に平行な方向を指す。マスキングゲート材料30は、例えば、スパッタリング及び/又は蒸着により堆積することができる。マスキングゲート材料30は、幾つかの実施形態において、二酸化シリコン及び/又は窒化アルミニウムのような絶縁材料を含むことができる。しかしながら、他の実施形態において、マスキングゲート材料は、高融点金属、多結晶シリコン及び/又は金属シリサイドのような材料を含むことができる。
【0061】
一般に、マスキングゲート材料30は、保護層24の材料及びバリア層22の材料に対してエッチング選択性を有する材料を含むことができる。さらに、マスキングゲート材料30は、マスキングゲート32が、後のプロセス・ステップにおいて注入マスクとして機能することを可能にするのに十分な厚さを有するように形成することができる。最後に、幾つかの実施形態において、マスキングゲート材料30は、後のソース/ドレイン活性化アニール中に高いアニール温度に耐えることが可能な、かつそのようなアニール中にバリア層22の表面を保護することが可能な材料を含むことができる。
【0062】
マスキングゲート32は、拡げられた第2のアパーチャ28Aの幅w3により定められる幅w4を有する。したがって、幅w4は、ビアホール24Aの幅w2より約200nmから600nmまでの範囲で幅広とすることができる。したがって、マスキングゲート32の縁は、ビアホール24Aの縁を横方向に約100nmから300nmまでの範囲の距離だけ越えて延びることができる。
【0063】
図1Fを参照すると、第1及び第2のレジスト層24、26が除去され、それにより、その上に形成された余分な量のマスキング材料30が除去され、保護層24及びバリア層22上の所定の位置にマスキングゲート32が残される。さらに図1Fを参照すると、保護層24上にマスク25が形成される。マスク25は、フォトレジスト、又はSiN及び/又はSiO2のようなその他のいずれかの適切なマスク材料を含むことができる。例えば、保護層がSiNを含む場合、マスク25はSiO2のような酸化物を含むものとすることができ、逆もまた同様である。マスクは、注入イオンをブロックするように選択された厚さを有することができる。
【0064】
次に、ソース/ドレイン領域34が、保護層24を通して、チャネル層20及びバリア層22の中に注入される。ソース/ドレイン注入の際に、マスキングゲート32は、ゲートの縁に対するソース/ドレイン領域34の横方向の位置決めを定める注入マスクとして機能する。したがって、活性化アニール前のソース/ドレイン領域34の初期位置は、マスキングゲート32がバリア層22と接触するビアホール24Aの縁から約100nmから300nmまでの範囲内とすることができる。
【0065】
具体的には、保護層24の表面部分24B並びにマスキングゲート32が露出するようにマスク25にウィンドウを開口し、このウィンドウを通して不純物イオン27を保護層24の中に注入し、注入されるイオンのうちの少なくとも一部がバリア層22に達してその中に留まるようにする。さらに、注入されたイオンのうちの幾らかは、チャネル層20に達してその中に留まってもよい。場合によっては、注入されたイオンは、保護層24とバリア層22との間の界面29近くにピークを有する濃度プロファイルを形成する。しかしながら、注入ピークは、保護層24とバリア層22との間の界面29から離れて(すなわち、上方又は下方に)位置してもよい。したがって、図1Fに示されるように、注入領域31は、部分的にバリア層22及び/又はチャネル層20内に形成することができる。
【0066】
注入条件は、1×1018cm-3又はそれより高いピークドーパント濃度を有する注入領域31を与えるように選択することができる。例えば、幾つかの実施形態において、注入の線量及びエネルギーは、約5×1019cm-3のピークドーパント濃度を与えるように選択することができる。注入プロセスは、注入ドーパントの最終的なプロファイルを与えるように複数の注入ステップを含むことができる。例えば、注入プロセスは、第1の注入条件の組の下で実行される第1の注入ステップと、第2の注入条件の組の下で実行される後続の注入ステップとを含むことができる。2ステップより多くの注入ステップを行うことができる。
【0067】
幾つかの実施形態において、注入は室温で行うことができる。注入エネルギー及び線量は、後述するように、所望のシート抵抗率を達成する、及び/又は低抵抗率のオーミックコンタクトをバリア層22に対して製作することを可能にする注入プロファイルを与えるように、選択することができる。窒化物ベースの層内にn型注入領域を形成するために、注入イオンは、シリコン、硫黄及び/又は酸素イオンを含むことができる。
【0068】
注入されたソース/ドレイン領域34の形成の後、注入部を活性化アニールによって活性化することができる。マスク25は、注入部の活性化アニールの前に、例えばフォトレジスト・ストリップ及び/又はエッチング・プロセスを用いて除去することができる。しかしながら、活性化アニールは、保護層24及びマスキングゲート32が所定の位置にある状態で行うことができる。特に、保護層24及びマスキングゲート32は、アニール中にバリア層22の表面を保護することができる。活性化アニール中の拡散の結果として、ソース/ドレイン領域34の横方向の位置決めがわずかに移動することがあることが理解されよう。しかしながら、ソース/ドレイン領域34の縁からビアホール24Aの縁までの横方向の距離は、それでもなお依然として約100nmから約300nmまでの範囲内に入ることができる。そのうえ、ソース/ドレイン領域34の横方向の位置決めが活性化アニール中の拡散の結果として移動する量は、アニール条件に基づいて予測可能であり得る。
【0069】
活性化アニールは、例えばN2及び/又はArを含む、不活性雰囲気中で行うことができる。保護層24がSiNを含む場合、アニール雰囲気は、NH3を約0.1ミリバールから1000ミリバールまでの範囲の分圧で含むことができる。より特定すれば、NH3は、約10ミリバールから100ミリバールまでの範囲の圧力を有することができる。特に、NH3は、約90ミリバールの圧力を有することができる。NH3は、SiN保護層24の分解を減らすことを補助し得る。活性化アニールは、注入されたドーパントイオンを活性化するのに十分な温度であるが、下にある半導体層、すなわちバリア層22が劣化する温度より低い温度で行うことができる。高温プロセス・ステップ中に保護層24が存在することで、保護層がない場合に高温アニーリングによりもたらされることがある、バリア層22を含めた下にあるエピタキシャル層に対する損傷を抑止することができる。例えば、バリア層22がAlGaNを含む場合、活性化アニールは1000℃より高い温度で行うことができる。
【0070】
幾つかの実施形態において、注入部のアニール中にNH3と共にSiH4を供給することができ、その場合、SiNをアニール中に保護層上に堆積することができる。
【0071】
幾つかの実施形態において、活性化アニールは、約1000℃から約1300℃までの温度で行うことができ、幾つかの実施形態においては、約1100℃のアニール温度で行うことができる。活性化アニールは、インサイチュで行われてもよく、及び/又は別個のアニールチャンバ内で行われてもよい。活性化アニールは、アニール温度に応じて、少なくとも約30秒間又はそれより長く行うことができる。例えば、約1300℃での急速熱アニール(RTA)は、約30秒間にわたっておこなうことができ、一方、約1000℃での炉内アニールは、約30分間にわたって行うことができる。特定の活性化時間及び温度の選択は、関与する材料の種類及び採用された特定の注入条件に応じて変わり得る。特定の実施形態において、アニール時間は、約30秒間から約30分間までの範囲にあるものとすることができる。
【0072】
図1Gを参照すると、活性化アニール後、保護層24上に第2の保護層36を形成することができる。第2の保護層36は、SiO2及び/又はSiNのような誘電体材料を含むことができる。第2の保護層は、マスキングゲート32上にコンフォーマル層を形成するように、例えばスパッタリングにより形成することができる。第2の保護層36は、マスキングゲート32が保護層24の上にある高さを下回る厚さを有するものとすることができる。幾つかの実施形態においては、第2の保護層は、約0.5μm未満の厚さを有することができる。
【0073】
さらに図1Gを参照すると、第2の保護層36上に随意的なレジスト層38を形成することができる。
【0074】
図1Hを参照すると、レジスト層38及び第2の保護層36を平坦化及び/又はエッチングして、マスキングゲート32を露出させることができる。例えば、幾つかの実施形態においては、レジスト層38及び第2の保護層36は、化学的機械的研磨法を用いて平坦化することができる。幾つかの実施形態において、レジスト層38は、アッシングによりエッチングすることができる。第2の保護層36が窒化シリコン層である場合には、CF4のようなフッ素ベースの化学物質を用いた乾式エッチングによってエッチバックすることができる。幾つかの実施形態においては、酸素及びCF4両方の混合物を用いて、レジスト層38及び第2の保護層36の両方をエッチバックすることができる。
【0075】
第2の保護層をエッチバックしてマスキングゲート32を露出させた後で、マスキングゲート32を、例えばエッチングにより除去することができる。マスキングゲート32がAlNを含む実施形態においては、マスキングゲート32は、未希釈TMAH(水酸化テトラメチルアンモニウム)ベースの現像剤でエッチングすることにより除去することができる。そのようなエッチャントは、第1又は第2の保護層24、36又はAlGaNバリア層22に実質的に影響を与えることなく、スパッタリング及び/又は蒸着AlNを優先的にエッチングする。そのうえ、TMAHは、バリア層として用いることができる及び/又はAlGaNバリア層22上のキャッピング層として存在することができるエピタキシャル成長AlNをエッチングしないであろう。したがって、第1の保護層内のビアホール24Aからマスキングゲート32が除去される。これにより、開口部36Aが第2の保護層36内に形成される。
【0076】
マスキングゲート32が多結晶シリコンを含む場合には、エチレンジアミン−ピロカテコール(EDP)のようなエッチャントを用いて、マスキングゲート32を優先的に除去することができる。
【0077】
さらに図1Hに示されるように、ソースドレイン・コンタクト40を、例えばマスキングゲート32の除去後にソース/ドレイン領域34上に形成することができる。
【0078】
幾つかの実施形態において、第1及び第2の保護層24、36は、ソース/ドレイン領域34の一部を露出するようにパターン形成され、第1及び第2のオーミックコンタクトがソース/ドレイン領域34上に形成される。例えば、下にあるソース/ドレイン領域34を露出するように、第1及び第2の保護層24、36の中にウィンドウをエッチングすることができる。ウィンドウは、ソース/ドレイン領域34に関して上述したように、パターン形成されたマスク及び低損傷エッチングを利用してエッチングすることができる。
【0079】
さらに図1Hを参照すると、その後のフォトリソグラフィステップ及び蒸着を用いて、オーミック金属がソース/ドレイン領域34の露出された部分の上に形成される。オーミック金属は、保護層24内のウィンドウより小さくなるようにパターン形成され、オーミック金属をアニールして、第1及び第2のオーミックコンタクト40がもたらされる。したがって、ソース/ドレインのオーミックコンタクト40の縁は、隣接する保護層24、36から離間することができる。
【0080】
好適なオーミック金属は、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、シリコン(Si)、窒化チタンタングステン(TiWN)、タングステンシリサイド(WSi)、レニウム(Re)、ニオブ(Nb)、ニッケル(Ni)、金(Au)、アルミニウム(Al)、タンタル(Ta)、モリブデン(Mo)、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi)、窒化チタン(TiN)、窒化タングステンシリコン(WSiN)及び/又は、白金(Pt)などのような高融点金属を含むことができる。
【0081】
アニールは、比較的高温のアニールとすることができる。例えば、アニールは、約900℃より高い温度で行うことができる。このようなオーミックコンタクトのアニールを用いることにより、オーミックコンタクト領域30の抵抗を、比較的高抵抗から、例えば1Ωmm未満にまで低くすることができる。それゆえ、本明細書で用いられる「オーミックコンタクト」という用語は、約1Ωmm未満の接触抵抗を有する非整流性のコンタクトを指す。高温プロセス・ステップ中に保護層24が存在することで、そうしたステップにより生じることがあるバリア層22及びソース/ドレイン領域34に対する損傷を低減し及び/又は抑止することができる。それゆえ、例えば、オーミックコンタクトの高温アニール後のゲート領域(すなわち、ソース/ドレイン領域34間のチャネルの長さ)のシート抵抗は、成長させたまま(すなわち、コンタクトのアニール前)のゲート領域のシート抵抗と実質的に同じであり得る。
【0082】
ソース/ドレイン・オーミックコンタクト40は、オーミックコンタクト金属の形成及び/又はパターン形成の際の位置合わせ不良の公差を見越した十分な距離だけ保護層24から離間することができる。例えば、ソース/ドレイン・オーミックコンタクト40は、約0.1マイクロメートル(μm)から約0.2μmまでの距離だけ保護層24から離間することができる。後続の加熱ステップ中に保護層24の中へと金属が拡散するとゲート・コンタクトとソース/ドレイン・オーミックコンタクト40との間に短絡を生じさせることがあるので、その拡散の可能性を小さくするために、オーミック金属と保護層24との間の接触を防止することが望ましいであろう。しかしながら、ソース/ドレイン・オーミックコンタクト40と保護層24との間の間隙は、保護層24の保護目的を無効にするほど(及び/又はデバイスの性能を実質的に低下させるほど)大きくする必要はないが、オーミック材料と保護層24との間で接触する危険をおかすほど小さくしなくてもよい。したがって、本発明の特定の実施形態において、間隙は、約0.1マイクロメートル(μm)から約0.5μmまでの範囲とすることができる。
【0083】
幾つかの実施形態において、ソース/ドレイン・オーミックコンタクト40を形成するために、堆積された金属をアニールすることが必ずしも必要ではない場合があることが理解されよう。例えば、ソース/ドレイン・オーミックコンタクト40がバリア層22内のソース/ドレイン領域34上に形成される場合、金属は、堆積されたそのままでオーミックであり得る。コンタクトのアニールが必要とされない場合があるので、ソース/ドレイン・オーミックコンタクト40の金属が保護層24に接触することが許容できる場合がある。そのため、本発明の幾つかの実施形態においては、バリア層22への不純物の注入の結果として、それ以外の場合にはソース/ドレイン・オーミックコンタクト40が保護層24、36から確実に離間するようにさせるために必要であり得るリソグラフィ・ステップを排除することができる。さらに、ソース/ドレイン・オーミックコンタクト40は注入領域上に形成することができるので、このオーミックコンタクトは、非注入領域上に形成されるオーミックコンタクトより低い抵抗率を有することができる。したがって、本発明の幾つかの実施形態に従って形成されるデバイスのオン抵抗を低くすることができる。さらに、本発明の幾つかの実施形態は、その開示の全体が引用によりここに組み入れられる、現時点では共同出願人による、SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAMEと題する米国特許出願番号11/302,062号(代理人整理番号5308−619)、及びSEMICONDUCTOR DEVICES INCLUDING SELF ALIGNED REFRACTORY CONTACTS AND METHODS OF FABRICATING THE SAMEと題する米国特許出願番号第11/434,853号(代理人整理番号5308−635)において論じられている半導体製造方法を採用することができる。
【0084】
図1Iを参照すると、ビアホール24A及び開口部36A内にゲート・コンタクト42が形成される。ゲート・コンタクト42は、第1の保護層24及び第2の保護層36両方の上面の上にウィングが延びたT字形状を有することができる。ゲート・コンタクト42は、蒸着/スパッタリング及びリフトオフにより堆積することができる。具体的には、ゲート電極42は、保護層24を貫通して、バリア層22の露出部分に接触する。ゲート電極32は、ビアホール24A内で保護層24の対向する側壁に直接接して、二者間に間隙が形成されないように形成することができる。適切なゲート材料は、バリア層24の組成に応じたものとすることができる。しかしながら、特定の実施形態においては、窒化物ベースの半導体材料に対するゲート・コンタクトを作ることが可能なNi、Pt、NiSix、Cu、Pd、Cr、TaN、W及び/又はWSiNのような、従来の材料を用いることができる。
【0085】
さらに図1Iを参照すると、ゲート電極42の第1の部分42A(「ウィング」又は「サイドローブ」とも呼ばれる)は、ビアホール24Aの外側の保護層24の表面部分の上に横方向に延びており、第1の保護層24から垂直方向に離間されたゲート電極42の第2の部分42Bは、開口部36Aの外側の第2の保護層31の表面部分の上に横方向に延びている。ゲート電極42の第2の部分42Bは、第1の部分42Aを横方向に越えて延びることができる。ビアホール24A及び開口部36Aは、今まで述べてきたプロセスにより自己整合することができるので、ゲート電極42の第1の部分42Aが保護層24の上に延びる長さは制御することができる。そのため、本発明の幾つかの実施形態によれば、保護層24上のゲート電極42の延長部により生じ得るトランジスタ・デバイスのゲート−ドレイン間容量(cgd)及び/又はゲート−ソース間容量(cgs)もまた制御することができる。したがって、自己整合型サイドローブ42Aを有するゲート42を形成することができる。
【0086】
ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層24内のビアホール24Aの大きさにより定められることが理解されよう。
【0087】
図2A及び図2Bは、ソース/ドレイン領域34の注入及びアニール後に保護層24が除去される実施形態を示す。活性化アニールが、保護層24の品質、特に保護層24とバリア層22との間の界面の品質を低下させることがあるので、場合によっては、ソース/ドレイン領域のアニール後に保護層24を除去することが望ましいことがある。図2Aを参照すると、ソース/ドレイン領域34の注入及びアニール後、保護層24を、例えば湿式エッチングにより除去することができる。保護層24がSiNを含む場合には、保護層24は、濃HF及び/又は加熱リン酸(H3PO4)をエッチャントとして用いた湿式エッチンングにより除去することができる。保護層24が酸化物である場合には、緩衝酸化物エッチャント(BOE)又は緩衝フッ化水素酸をエッチャントとして用いた湿式エッチングにより除去することができる。
【0088】
保護層24の除去後、新たな保護層45を構造体に付与することができる。新たな保護層45は、SiNを含むものとすることができ、例えばスパッタリング及び/又は低圧化学気相成長(LPCVD)により、マスキングゲート32の下の間隙を埋めるようにして堆積させることができる。次いで、新たな保護層45が所定の位置に置かれた状態で、デバイスの処理を上述のように続けることができる。
【0089】
図3Aから図3Cは、デバイス上にゲート構造体を形成するための代替的な技術を示す。詳細には、図3Aから図3Cに示される工程は、図1Fに関連して上述されたソース/ドレイン領域34の注入及びアニール後に行うことができる。図1F及び図3Aを参照すると、ソース/ドレイン領域34の注入及びアニール後、マスク25を、例えばフォトレジスト・ストリップ及び/又はエッチング・プロセスにより除去することができる。さらに、マスキングゲート32を上述のように除去することができる。具体的には、マスキングゲート32は、マスキングゲート32の材料を保護層24及びバリア22の材料に比べて優先的にエッチングするエッチャントによる湿式エッチングによって除去することができる。マスキングゲート32がスパッタリングされたAlNを含み、保護層24がSiNを含み、かつバリア層22がAlGaNを含む場合、マスキングゲート32は、未希釈TMAHベースの現像剤によるエッチングによって除去することができる。
【0090】
マスキングゲート32の除去後、第1のレジスト層52、第2のレジスト層54及び第3のレジスト層56を含む三層のレジスト・スタックが、保護層24上に形成される。第3のレジスト層56は、第1及び第2のレジスト層52、54と比べて相対的に薄くすることができる。具体的には、第1のレジスト層52は約400nmの厚さを有することができ、第2のレジスト層54は約500nmの厚さを有することができ、第3のレジスト層56は約300nmの厚さを有することができる。
【0091】
第1、第2及び第3のレジスト層は、電子ビーム感応性レジストを含むことができる。具体的には、第1のレジスト層52及び第3のレジスト層53はPMMAを含むことができ、一方、第2のレジスト層54はPMMAとPMAAとの共重合体を含むことができる。単一の電子ビーム露光を用いて、レジスト層を露光することができる。第2のレジスト層54内の開口部は、レジスト層の感度に差異があることから、第1及び第3のレジスト層52、56内の開口部より幅広になることができる。第3のレジスト層56内の開口部は、例えばアッシングにより拡幅することができ、第1のレジスト層52内の開口部は、アッシングプロセスで、傾斜した又は先細の縦断面を有するように形成される。
【0092】
第1のレジスト層52が現像されたときに、保護層24内のビアホール24Aからレジスト材料が除去される。
【0093】
次に、金属層60が、例えばスパッタリングによって構造体上に形成され、金属ゲート・コンタクト62が形成される。金属ゲート・コンタクト62は、第1のレジスト層52を貫通して、保護層24内のビアホール24Aの中に延びる。金属ゲート・コンタクト62はさらに、第1のレジスト層52の一部の上に延びたウィング62Aを含む。
【0094】
図3Cを参照すると、第1、第2、及び第3のレジスト層52、54、56を除去して、空中T字形金属ゲート・コンタクト62を残すことができる。ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層内のビアホール24Aの大きさにより定められることが理解されるよう。
【0095】
幾つかの実施形態において、ゲート構造体は、その開示の全体が引用によりここに組み入れられる、同時係属中の、同一出願人による、「METHODS OF FABRICATING TRANSISTORS INCLUDING DIELECTRICALLY−SUPPORTED GATE ELECTRODES AND RELATED DEVICES」と題する米国特許出願番号11/493,069号(代理人整理番号5308−604IP)、及び同時係属中の、同一出願人による、「METHODS OF FABRICATING TRANSISTORS INCLUDING SUPPORTED GATE ELECTRODES AND RELATED DEVICES」と題する米国特許出願番号第11/333,726号(代理人整理番号5308−604)に記載されたように形成することができる。
【0096】
図4を参照すると、幾つかの実施形態は、ゲート・コンタクト42を形成する前に、ビアホール24A内のバリア層22上にゲート誘電体70を形成することを含むことができる。したがって、幾つかの実施形態は、金属絶縁体半導体デバイス(すなわち、MISHEMT又はMISHFETデバイス)を形成するために用いることができる。ゲート誘電体70は、その開示の全体が引用により本明細書に組み入れられる、同時係属中の、同一出願人による、2007年3月3日に出願された「INSULATING GATE ALGAN/GAN HEMTS」と題する米国特許出願番号第11/799,786号に記載されたように形成することができる。
【0097】
図5Aから図5Cは、マスキングゲートが除去されず、動作ゲートとしてデバイス上に残されるトランジスタ・デバイスを形成するための中間工程を示す。図5Aを参照すると、(図1Aから図1Cに示されるように)保護層24並びに第1及び第2のレジスト層26、28がパターン形成され、ビアホール24A並びに第1及び第2のアパーチャ26A、26Bが形成された後、導電性材料の層80を、例えばスパッタリング又は蒸着により、構造体上に堆積することができる。堆積された材料80は、ビアホール24Aを貫通して延びてバリア層22と接触するゲート・コンタクト82を形成する。導電性材料80は、例えば1000℃を超える高温でのアニール後でさえバリア層22とオーミックコンタクトを形成しない金属を含むことができる。例えば、導電性材料80は、TiW、TiWN、又は他の高融点金属を含むことができる。幾つかの実施形態において、導電性材料80は、WSiN、Re及び/又はTaNのような金属シリサイドを含むことができる。
【0098】
図5Bを参照すると、レジスト層26、28が除去され、構造体上に注入マスク25が形成される。ゲート・コンタクト82を注入マスクとして用いて、バリア層及びチャネル層22、20の中へとドーパントが注入され、ソース/ドレイン領域34がその中に形成される。次に、上述のように、ソース/ドレイン領域34をアニールして、注入されたドーパントを活性化する。
【0099】
図5Cを参照すると、第2の保護層86を構造体上に形成することができ、これをエッチバック又は平坦化してゲート・コンタクト82を露出させることができる。第2の保護層86は、SiN、SiO2、ポリイミド又は他の電気絶縁材料を含むことができる。幾つかの実施形態において、第2の保護層86を形成する前に保護層24を除去することができる。最後に、従来のリソグラフィ技術を用いて、導電性の被覆層88をゲート・コンタクト82と接触するように形成することができる。図5Cに示されるように、被覆層88は、ゲート・コンタクト82に対して偏っていてもよい。幾つかの実施形態においては、図3Aから図3Cに示されるように、空中T字形構造体をゲート・コンタクト上に形成することができる。
【0100】
本発明の実施形態をここでは、特定のHEMT構造体を参照して説明してきたが、本発明は、そのような構造体に限定されるものと解釈されるべきではなく、擬似格子整合HEMT(pHEMT)(GaAs/AlGaAs型pHEMTを含む)及び/又はGaN型MESFETといった多くの異なるトランジスタ構造体の中のゲート電極の形成に適用することができる。より一般的には、本発明の実施形態は、ゲート電極を形成することができる、及び/又は成長させたままの表面特性を保持することが必須であり得るあらゆる電子デバイスに適用することができる。例えば、窒化シリコン及び/又はその他の除去可能な封入剤(encapsulant)は、AlGaN金属−半導体−金属(MSM)検出器、RFリミッタダイオード構造体、及び/又は電力スイッチングショットキーダイオードの製造シーケンス中に用いることができる。
【0101】
さらに、本発明の教示からの利益をなおも享受しながら、付加的な層をトランジスタ・デバイスに含めることができる。そうした付加的な層は、例えば、その開示が、あたかも完全に記述されたかの如くに引用によりここに組み入れられる、非特許文献1、又は2002年6月に公開された「ALLUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRNASISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」と題する特許文献16に記載されるようなGaNキャップ層を含むことができる。幾つかの実施形態において、MISHEMTを製造するため及び/又は表面を不活性化するために、SiNx又は比較的高品質のAlNのような絶縁層を堆積することができる。付加的な層は、成分が傾斜的に変化する1つの又は複数の遷移層を含むこともできる。さらに、上述のバリア層22は、多重層を含むこともできる。したがって、本発明の実施形態は、バリア層が単一層のものに限定されるものではなく、例えば、GaN、AlGaN及び/又はAlN層の組み合わせを有するバリア層を含むことができると解釈されるべきである。例えば、合金の散乱を低減又は防止するために、GaN、AlN構造体を利用することができる。
【0102】
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではない。
【符号の説明】
【0103】
10:基板
20:チャネル層
22:バリア層
24:第1の保護層
24A:ビアホール
25:マスク
26、52:第1のレジスト層
28、54:第2のレジスト層
26A:第1のアパーチャ
27:不純物イオン
28A:第2のアパーチャ
30:マスキングゲート材料
32:マスキングゲート
34:ソース/ドレイン領域
36:第2の保護層
36A:開口部
38:随意的なレジスト層
40:ソースドレイン・コンタクト
42、62、82:ゲート・コンタクト
42A:ゲート・コンタクトの第1の部分
42B:ゲート・コンタクトの第2の部分
45:新たな保護層
56:第3のレジスト層
60:金属層
70:ゲート誘電体
80:導電性材料層
86:第2の保護層
88:被覆層
【技術分野】
【0001】
本発明は、半導体デバイスに関し、より具体的には、トランジスタ及び関連するデバイスの製造方法に関する。
【背景技術】
【0002】
シリコン(Si)及びガリウムヒ素(GaAs)といった材料は、低めの電力用の半導体デバイス、そしてSiの場合には低めの周波数用途の半導体デバイスにおける用途が広く見いだされている。しかしながら、これらのありふれた半導体材料は、例えば、そのバンドギャップが比較的小さい(例えば、室温において、Siの場合には1.12eV、GaAsの場合には1.42eV)及び/又は破壊電圧が比較的小さいため、より高電力及び/又は高周波用途にはあまり適していない場合がある。
【0003】
Si及びGaAsによって提示される難点に鑑みて、高電力、高温及び/又は高周波数の用途及びデバイスにおける関心は、炭化シリコン(アルファSiCの場合、室温において2.996eV)及びIII族窒化物(例えば、GaNの場合、室温において3.36eV)のようなバンドギャップの大きい半導体材料へと移ってきた。これらの材料は、典型的には、ガリウムヒ素及び/又はシリコンと比較して、より高い電界絶縁破壊強度及びより高い電子飽和速度を有し得る。
【0004】
高電力及び/又は高周波数用途のために特に注目されているデバイスは、変調ドープ電界効果トランジスタ(MODFET)としても知られる高電子移動度トランジスタ(HEMT)である。HEMTデバイス内では、異なるバンドギャップ・エネルギーを有する2つの半導体材料のヘテロ接合部において2次元電子ガス(2DEG)が形成され得る。バンドギャップが小さい方の材料は、バンドギャップが大きい方の材料より高い電子親和力を有することができる。2DEGは、非ドープの(「意図せずドープされた」)バンドギャップが小さい方の材料内の蓄積層であり、例えば1013キャリア/cm2を超える比較的高いシート電子濃度を含むことができる。それに加えて、バンドギャップが大きい方の半導体内で発生した電子が2DEGに移動することがあり、イオン化不純物散乱が少ないため、比較的高い電子移動度が可能になる。この比較的高いキャリア濃度と比較的高いキャリア移動度という組み合わせは、HEMTに比較的大きい相互コンダクタンスを与えることが可能であり、高周波数用途に関して金属半導体電解効果型トランジスタ(MESFET)に勝る性能の利点をもたらすことができる。
【0005】
窒化ガリウム/窒化アルミニウムガリウム(GaN/AlGaN)材料系で作られる高電子移動度トランジスタは、比較的高い破壊電界、比較的広いバンドギャップ、比較的大きい伝導帯オフセット、及び/又は比較的高い飽和電子ドリフト速度といった材料特性の組み合わせにより、大量のRF電力を発生させることが可能である。2DEG内の電子の大部分は、AlGaNにおける分極に起因したものであり得る。
【0006】
GaN/AlGaN系のHEMTは、既に実証されている。例えば、特許文献1及び特許文献2は、AlGaN/GaN系のHEMT構造体及び製造方法を記載する。さらに、同一出願人による、引用によりここに組み入れられるSheppard他の特許文献3は、半絶縁性炭化シリコン基板と、基板上の窒化アルミニウムバッファ層と、バッファ層上の絶縁性窒化ガリウム層と、窒化ガリウム層上の窒化アルミニウムガリウムバリア層と、窒化アルミニウムガリウム活性構造体上のパッシベーション層とを有するHEMTデバイスを記載する。さらに、これもまた同一出願人による、引用によりここに組み入れられるSheppard他の特許文献4は、デバイスのオーミックコンタクトのアニール中に生じることがある、トランジスタのゲート領域内の半導体に対する損傷を低減することができる、保護層及び/又は低損傷凹部製造技術を含むHEMTデバイスを記載する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第5,192,987号明細書
【特許文献2】米国特許第5,296,395号明細書
【特許文献3】米国特許第6,316,793号明細書
【特許文献4】米国特許出願公開第2005/0170574号明細書
【特許文献5】米国特許出願公開第2002/0066908号明細書
【特許文献6】米国特許出願公開第2002/0167023号明細書
【特許文献7】米国再発行特許発明第34,861号明細書
【特許文献8】米国特許第4,946,547号明細書
【特許文献9】米国特許第5,200,022号明細書
【特許文献10】米国特許第6,218,680号明細書
【特許文献11】米国特許第5,210,051号明細書
【特許文献12】米国特許第5,393,993号明細書
【特許文献13】米国特許第5,523,589号明細書
【特許文献14】米国特許第5,292,501号明細書
【特許文献15】米国特許出願公開第2003/0102482号明細書
【特許文献16】米国特許出願公開第2002/0066908号
【非特許文献】
【0008】
【非特許文献1】Yu他著「Schottky barrier engineering in III−nitrides via the piezoelectric effect」、Applied Physics Letters、第73巻、第13号、1998年
【発明の概要】
【0009】
幾つかの実施形態によるIII族窒化物トランジスタ・デバイスを形成する方法は、III族窒化物半導体層上に保護層を形成するステップと、III族窒化物半導体層の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。マスキングゲートの上部の外縁からビアホールの縁までの横方向の距離は約300nm未満とすることができる。この方法はさらに、マスキングゲートを注入マスクとして用いて、III族窒化物半導体層内にソース/ドレイン領域を注入するステップを含む。
【0010】
幾つかの実施形態は、マスキングゲートを除去するステップと、ビアホール内に導電性材料を堆積するステップとを含む。
【0011】
保護層は、第1の保護層を含むことができ、この方法はさらに、ソース/ドレイン領域を注入した後で、第1の保護層及びマスキングゲート上に第2の保護層を形成するステップと、マスキングゲートを露出するように第2の保護層をエッチングするステップとを含むことができる。マスキングゲートを除去するステップは、第2の保護層をエッチングした後でマスキングゲートを除去し、第2の保護層内にアパーチャを形成するステップを含むことができる。
【0012】
この方法はさらに、マスキングゲートを除去した後、ビアホールの中、及び第2の保護層内のアパーチャの中に導電性材料を堆積するステップと、ゲート・コンタクトを形成するように導電性材料をパターン形成するステップとを含むことができる。ゲート・コンタクトの一部は、保護層を横切って横方向に延びることができる。ゲート・コンタクトの第2の部分は、第2の保護層内のアパーチャを越えて第2の保護層を横切って横方向に延びることができる。
【0013】
この方法はさらに、ゲート・コンタクト上に金属被覆層を形成するステップを含むことができる。
【0014】
マスキングゲートの外縁からビアホールの縁までの横方向の距離は、幾つかの実施形態において約100nmから約300nmまでとすることができる。幾つかの実施形態において、ビアホールは約100nmの幅を有する。
【0015】
マスキングゲートを形成するステップは、保護層上に第1のレジスト層を形成するステップと、第1のレジスト層上に、第1のレジスト層が第2のレジスト層と保護層との間に存在するように第2のレジスト層を形成するステップと、第1のレジスト層及び第2のレジスト層を、第1のレジスト層内に第1のアパーチャが、第2のレジスト層内に第2のアパーチャがそれぞれ形成されるようにパターン形成するステップとを含むことができる。第1のアパーチャは第2のアパーチャと保護層との間に存在し、第1のアパーチャは第2のアパーチャより大きい幅を有する。ビアホールを形成するステップは、第2のレジスト層をエッチングマスクとして用いて、保護層をエッチングするステップを含むことができる。
【0016】
マスキングゲートを形成するステップは、第1のアパーチャ及びビアホール内にマスキング材料を堆積するステップを含むことができる。マスキング材料は、保護層及びIII族窒化物層に対してエッチング選択性を有することができる。
【0017】
第1のアパーチャ及びビアホール内にマスキング材料を堆積するステップは、第1のアパーチャ及びビアホール内に窒化アルミニウムを堆積するステップを含むことができる。
【0018】
第1のレジスト及び第2のレジストは、異なる現像剤感度を有する電子ビームレジストを含み、第1のレジスト層及び第2のレジスト層をパターン形成するステップは、第1のレジスト層及び第2のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、第1のレジスト層及び第2のレジスト層を現像するステップを含むことができる。
【0019】
この方法はさらに、マスキングゲートをそのままの状態にして、注入されたソース/ドレイン領域をアニールするステップを含むことができる。マスキングゲートは、注入されたソース/ドレイン領域をアニールした後で除去することができる。
【0020】
この方法はさらに、ソース/ドレイン領域をアニールした後で、マスキングゲートを除去する前に、保護層を除去するステップと、マスキングゲートを除去する前に、III族窒化物層及びマスキングゲート上に第2の保護層を形成するステップとを含むことができる。
【0021】
この方法はさらに、マスキングゲートを形成する前に、第2のアパーチャの幅を拡げるステップを含むことができる。マスキングゲートの幅は、第2のアパーチャの拡げられた幅により定めることができる。第2のアパーチャの幅を拡げるステップは、第2のレジスト層をアッシングするステップを含むことができる。
【0022】
マスキングゲートは、高融点金属、窒化アルミニウム、多結晶シリコン及び/又は金属シリサイドを含むことができる。
【0023】
保護層は窒化シリコンを含むことができる。
【0024】
幾つかの実施形態によるIII族窒化物ベースの半導体デバイスは、III族窒化物の半導体層と、III族窒化物の半導体層内の離間されたソース及びドレイン領域と、III族窒化物半導体層上の保護層とを含む。保護層は、該保護層を貫通し、III族窒化物半導体層を露出させるビアホールを含む。ゲート・コンタクトが、ビアホール内に存在する。ソース領域及びドレイン領域の少なくとも一方の縁が、ゲート・コンタクトの縁から約300nm又はそれ未満の範囲内に配置される。幾つかの実施形態において、ソース領域及びドレイン領域の少なくとも一方の縁は、ゲート・コンタクトの縁から約100nmから300nm以内に配置される。
【0025】
デバイスはさらに、保護層上に第2の保護層を含んでいてもよく、該第2の保護層は、該保護層を貫通する、ビアホールと位置合わせされたアパーチャを含む。ゲート・コンタクトは、アパーチャ内に存在することができ、第2の保護層の一部を横切って横方向に延びることができる。
【図面の簡単な説明】
【0026】
【図1A】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1B】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1C】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1D】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1E】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1F】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1G】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1H】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図1I】本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図2A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図2B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図3C】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図4】本発明の幾つかの実施形態によるトランジスタ・デバイスを示す断面図である。
【図5A】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図5B】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【図5C】本発明のさらなる実施形態によるトランジスタ・デバイスを製造するための操作における中間製造ステップを示す断面図である。
【発明を実施するための形態】
【0027】
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、ここで述べられる実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。全体を通して、同様の番号は、同様の要素を指す。
【0028】
層、領域又は基板のような要素が別の要素「上に」ある、又は「の上に」延びるものとして言及されている場合、これは、直接、他の要素上にあり、若しくはその上に延びていることもあり、又は、介在する要素が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素「の直接上に」ある又は「の上に直接」延びるものとして言及されている場合、介在する要素は存在しない。ある要素が別の要素「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素に接続され、若しくは結合されていることもあり、又は、介在する要素が存在することもあることもまた理解されるであろう。対照的に、ある要素が別の要素「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素は存在しない。
【0029】
第1及び第2などの用語は、ここでは、種々の要素を説明するために用いることができるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、1つの要素を、別の要素と区別するために用いられているに過ぎない。例えば、本発明の範囲から逸脱することなく、第1の要素を第2の要素と称することもでき、同様に、第2の要素を第1の要素と称することもできる。
【0030】
さらに、「下」又は「下部」及び「上」又は「上部」のような相対語は、ここでは、図に示されているときの1つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図のうちの1つにおけるデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの1つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
【0031】
ここで本発明の説明に用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。本発明の説明及び添付の特許請求の範囲に用いられる場合、単数形の不定冠詞及び定冠詞は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図される。ここで用いられる場合、「及び/又は」という用語は、関連付けられて列挙された項目のうちの1つ又はそれ以上のいずれか及びすべての可能な組み合わせを指し、かつそれらを包含することもまた理解されるであろう。「含む」及び/又は「含んでいる」という用語は、本明細書において用いられる場合、言及された特徴、整数、ステップ、動作、要素、及び/又は成分の存在を指定するが、1つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び/又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【0032】
本発明の実施形態は、ここでは本発明の理想化された実施形態(及び中間構造体)の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び/又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入された領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び/又は、注入領域から非注入領域へと2成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の実際の形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
【0033】
特段の断りのない限り、本発明の実施形態を開示するために用いられる、技術用語及び科学用語を含むすべての用語は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有するものであり、本発明を記載した時点で公知の特定の定義に必ずしも限定されない。したがって、これらの用語は、そのような時点の後で創出された等価な用語を含むことができる。通常用いられる辞書で定義されているような用語は、本明細書及び関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。ここで言及されるすべての刊行物、出願、特許、及び他の参考文献は、その全体が引用により組み入れられる。
【0034】
本発明の実施形態は、III族窒化物ベースのデバイスのような窒化物ベースのHEMTでの使用に特にふさわしく適したものであり得る。本明細書で用いられる場合、「III族窒化物」という用語は、窒素と、周期表のIII族の元素、通常はアルミニウム(Al)、ガリウム(Ga)、及び/又はインジウム(In)との間で形成された半導体化合物を指す。この用語は、AlGaN及びAlInGaNのような三元又は四元化合物のことも指す。当業者にはよく理解されるように、III族元素は、窒素と結合して、二元化合物(例えば、GaN)、三元化合物(例えば、AlGaN、AlInN)、及び四元化合物(AiInGaN)を形成することができる。これらの化合物はすべて、1モルの窒素が合計で1モルのIII族元素と結合する実験式を有することができる。したがって、AlxGa1-xNのような式を用いてこれらの化合物を記述することができ、式中、0≦x≦1である。
【0035】
本発明の実施形態を利用することができるGaNベースのHEMTの好適な構造体は、例えば、同一出願人による特許文献3及び2001年7月12日に出願され、2002年6月6日に公開された「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」と題する特許文献5、Smorchkova他の、2002年11月14日に公開された「GROUP−III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」と題する特許文献6、及び2003年7月11に出願された「NITRIDE−BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON−ETCHED CONTACT RECESSES」と題する米国特許出願番号第10/617,843号に記載されており、これらの開示は全体が引用によりここに組み入れられる。
【0036】
本発明の幾つかの実施形態は、比較的高い周波数(例えば、Xバンド周波数領域より上)で動作するデバイス、特にミリ波無線周波数(RF)デバイスの場合には、トランジスタのソース/ドレイン領域をゲート金属と非常に近接させることが望ましい場合があるということの認識から生じ得る。しかしながら、従来のリソグラフ技術では、ソース/ドレイン注入部をゲート金属から所望の距離内に確実に配置することは不可能であり得る。したがって、幾つかの実施形態は、ソース/ドレイン注入部をゲート金属の非常に近くに、例えばゲート金属の約100から300nm以内に確実に形成することができる、ゲート金属及びソース/ドレイン注入部の自己整合型形成方法を提供する。
【0037】
図1Aから図1Iは、本発明の幾つかの実施形態によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す断面図である。ここで図1Aを参照すると、トランジスタ・デバイスをその上に形成することができる基板10が設けられる。基板10上にチャネル層20が形成され、チャネル層20上にバリア層22が形成される。
【0038】
基板10は、半絶縁性炭化シリコン(SiC)基板とすることができ、これは例えば4Hポリタイプの炭化シリコンとすることができる。その他の炭化シリコンのポリタイプの候補は、3C、6H、及び15Rポリタイプを含むことができる。「半絶縁性」という用語は、本明細書においては、絶対的な意味ではなく説明的なものとして用いられている。本発明の幾つかの実施形態において、炭化シリコンのバルク結晶は、室温において約1×105Ω−cm以上の抵抗率を有することができる。
【0039】
炭化シリコンは、III族窒化物デバイスに一般的な基板材料であり得るサファイア(Al2O3)よりも、III族窒化物(チャネル層20及び/バリア層22において使用さすることができる)により近い結晶格子整合を有する。格子整合がより近いことで、サファイア上で一般に得られるIII族窒化物フィルムよりも高品質のIII族窒化物フィルムを得ることができる。炭化シリコンはまた、比較的高い熱伝導率を有しており、そのため、炭化シリコン上に形成されるIII族窒化物デバイスの総出力電力は、サファイア及び/又はシリコン上に形成された同様なデバイスのように基板の熱放散による制限を受けないようにすることができる。また、半絶縁性の炭化シリコン基板は、デバイスの分離、及び寄生容量の低減をもたらすことができる。本発明の幾つかの実施形態において用いることができる例示的なSiC基板は、例えば、本発明の譲受人であるノースカロライナ州ダラム所在のCree,Inc.により製造されており、そのような基板を製造するための方法は、例えば、特許文献7、特許文献8、特許文献9及び特許文献10に記載されており、これらの開示はその全体が引用によりここに組み入れられる。同様に、III族窒化物のエピタキシャル成長についての技術は、例えば、特許文献11、特許文献12、特許文献13及び特許文献14に記載されており、これらの開示もまたその全体が引用によりここに組み入れられる。
【0040】
炭化シリコンを基板として採用することができるが、本発明の実施形態は、サファイア(Al2O3)、窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)、窒化ガリウム(GaN)、シリコン(Si)、ガリウムヒ素(GaAs)、Lu2O3/Ga2O3(LGO)、酸化亜鉛(ZnO)、Lu2O3/Al2O3(LAO)、リン化インジウム(InP)などのようなあらゆる適切な基板を基板10のために用いることができることが理解される。成長基板の存在は随意的であり、デバイスのチャネル層20及びバリア層22を含むエピタキシャル層22を、成長基板から取り外し、より適した機械的、熱的及び/又は電気的特性を提供することができるキャリア基板、サブマウント、パッケージ本体又はその他の支持体上に載せることができることがさらに理解されよう。したがって、以降の図中では基板は図示されない。
【0041】
随意的なバッファ層、核形成層及び/又は遷移層(図示せず)を基板10上に設けることもできる。例えば、炭化シリコン基板とデバイスの残りの部分との間に適切な結晶構造遷移を与えるために、AlNバッファ層を設けることができる。さらに、例えば、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、同一出願人による、2002年7月19日に出願され、2003年6月5日に公開された「STRAIN BALANCED NITRIDE HETROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」と題する特許文献15、及び2001年12月3日に出願された「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」と題する米国特許仮出願番号第60/337,687号に記載されているように、歪み平衡化遷移層を設けることもできる。
【0042】
引き続き図1Aを参照すると、基板10上にチャネル層20が設けられる。チャネル層20は、上述のように、バッファ層、遷移層及び/又は核形成層を用いて、基板10上に堆積することができる。チャネル層20は、圧縮歪み下にあってもよい。さらに、チャネル層20並びに/又はバッファ層、核形成層及び/又は遷移層は、有機金属化学気相成長法(MOCVD)により、又は分子線エピタキシ(MBE)及び/又はハイドライド気相成長(HVPE)のような当業者に公知のその他の技術により堆積することができる。本発明の幾つかの実施形態において、チャネル層20は、GaNのようなIII族窒化物層とすることができる。チャネル層20は、窒化ガリウムインジウム(InGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)などのような他のIII族窒化物層を含むこともできる。チャネル層20は、非ドープ(すなわち「意図的せずドープされた」)とすることができ、約20Åを超える厚さまで成長させることができる。チャネル層20は、超格子又はGaN、AlGaNなどの組み合わせのような多層構造体とすることもできる。
【0043】
さらに図1Aに示されるように、チャネル層20上にバリア層22が設けられる。例えば、バリア層22は、チャネル層20上にエピタキシャルに形成することができる。バリア層22は、AlxGa1-xN(ここで0<x<1である)のようなIII族窒化物層とすることができる。バリア層22は、AlInGaN、AlN、及び/又はこれらの層の組み合わせのようなその他のIII族窒化物層を含むこともできる。バリア層22は、例えば、約0.1nmから約100nmまでの厚さとすることができるが、亀裂又は実質的な欠陥形成をその中で生じさせるほどの厚さにはしなくてもよい。本発明の特定の実施形態において、バリア層22は、高度にドープされたn型層とすることができる。例えば、バリア層22は、約1019cm-3未満の濃度までドープすることができる。
【0044】
本発明の幾つかの実施形態は、高電子移動度トランジスタ(HEMT)での使用に適用可能なものとすることができる。より詳細には、チャネル層とバリア層との間の界面がヘテロ接合を定めるように、チャネル層20及びバリア層22を異なるバンドギャップを有する材料で形成することができる。例えば、チャネル層20は、バリア層22のバンドギャップより小さいバンドギャップを有するものとすることができる。したがって、チャネル層20とバリア層22との間の接合部において、チャネル層20の伝導帯の端のエネルギーは、バリア層22の伝導帯の端のエネルギーよりも小さくすることができ、チャネル層20は、バリア層22よりも大きい電子親和度を有することができる。例えば、チャネル層20及びバリア層22の両方がIII族窒化物層で形成される場合、チャネル層20はGaN層とすることができ、バリア層22はAlGaN層とすることができる。
【0045】
本発明の特定の実施形態による層の例は、その開示がここにあたかも完全に記述されたかの如くに引用によりここに組み入れられる、Smorchkova他の「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」と題する特許文献6に記載されている。本発明の特定の実施形態において、バリア層22は、バリア層22がオーミックコンタクト金属の下に埋め込まれたときに分極効果によりチャネル層20とバリア層22との間の界面において有意なキャリア濃度を誘導するのに十分な、厚さ、Al組成、及び/又はドーピングを有するものとすることができる。また、バリア層22は、バリア層22と後で形成される保護層との間の界面に堆積されるイオン化不純物によるチャネル内での電子の散乱を低減するか又は最小にするのに十分なほど厚くすることができる。
【0046】
さらに、本発明の他の実施形態において、チャネル層及びバリア層22は、異なる格子定数を有するものとすることができる。例えば、バリア層22は、チャネル層20より小さい格子定数を有する比較的薄い層とすることができ、その結果、バリア層22は二層間の界面で「延伸する」。したがって、擬似格子整合(pseudomorphic)HEMT(pHEMT)デバイスを提供することができる。
【0047】
さらに図1Aに示されるように、バリア層22上に保護層24が形成される。保護層24は、窒化シリコン(SixNy)、窒化アルミニウム(AlN)、二酸化シリコン(SiO2)及び/又は他の適切な保護材料のような誘電体材料とすることができる。他の材料を保護層24に利用することもできる。例えば、保護層24は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム及び/又は酸窒化アルミニウムも含むこともできる。さらに、保護層24は、単一層とすることもでき、又は均一な及び/又は不均一な組成の多重層を含むこともできる。
【0048】
保護層24は、バリア層22上に形成されるブランケットとすることができる。例えば、保護層24は、高品質スパッタリング及び/又はプラズマ化学気相成長(PECVD)により形成される窒化シリコン(SiN)層とすることができる。保護層24は、約30nmの厚さを有することができるが、他の厚さの層を利用することもできる。例えば、保護層は、その後のオーミックコンタクトのアニール中に下の層を保護するのに十分な厚さとすることができる。そのような目的のためには、2又は3単分子層程度の薄さの層で十分であり得る。しかしながら、一般に、保護層24は、約10nmから約500nmまでの厚さを有するものとすることができる。また、高品質SiN保護層は、III族窒化物層のMOCVD成長と共にその場(インサイチュ)で成長させることができる。
【0049】
本発明の特定の実施形態において、保護層24はSiNとすることができる。SiN保護層は、PVD及び/又はCVDにより形成することができ、圧縮歪み又は引張歪み下で不定比的であり得る。例えば、SiN保護層は、約−100MPaから約100MPaまでの間の応力を有することができる。本発明の特定の実施形態において、SiN保護層は、633nm波長において約1.6から約2.2までの屈折率を有することができる。特定の実施形態において、SiN保護層の屈折率は、1.98±0.05とすることができる。
【0050】
さらに図1Aを参照すると、第1のレジスト層26及び第2のレジスト層28が保護層24上に形成される。幾つかの実施形態において、第1のレジスト層26及び第2のレジスト層28は、異なる現像剤感度を有するポジ型電子ビームレジストを含むことができる。幾つかの他の実施形態において、第1のレジスト層26及び第2のレジスト層28は、異なるフォトレジストを含むことができる。例えば、幾つかの実施形態において、第1のレジスト層26は、MicroChemから入手されるLORのような、ポリメチルグルタルイミド(PMGI)ベースのリフトオフレジスト(LOR)とすることができ、一方、第2のレジスト層28は、Rohm&Haasから入手されるMEGAPOSIT(商標)SPR(商標)660のような、標準的なノボラック・ベースのフォトレジストを含むことができる。第1のレジスト層26は、少なくとも約0.2μmから約0.5μmまでの厚さを有するものとすることができる。
【0051】
図1Bを参照すると、第2のレジスト層28は、フォトリソグラフィ又は電子ビームリソグラフィを用いて露光され、幅w1を有するアパーチャ28Aをその中に形成するように現像される。幅w1は、約60nmから約600nmまでの範囲とすることができる。幾つかの実施形態において、幅w1は、約100nmとすることができる。
【0052】
アパーチャ26Aが、第1のレジスト層26内に形成され、第2のレジスト層28内のアパーチャ28Aと位置合わせされる。アパーチャ26Aは、アパーチャ28Aの幅w1より大きい第2の幅w2を有するように形成される。
【0053】
幾つかの実施形態において、アパーチャ26Aは、第2のレジスト層28内のアパーチャ28Aと同時に第1のレジスト層内に形成することができる。例えば、第1のレジスト層26及び第2のレジスト層28は、異なる現像剤感度を有する異なるレジスト材料を含むことができる。第1のレジスト層26及び第2のレジスト層28の両方を同時に露光し、現像することができる。しかしながら、その現像剤感度が異なることから、第1のレジスト層26の方が第2のレジスト層28よりも多量に現像されて除去され、第1のレジスト層26内で第2のレジスト層28よりも大きいアパーチャ26Aを形成することができる。
【0054】
幾つかの他の実施形態において、単一の露光の後、第2のレジスト層28内のアパーチャ28Aを第1のステップで第1の現像剤を用いて現像することができ、一方、第1のレジスト層26内のアパーチャ26Aを別個のステップで第2の現像剤を用いて現像することができる。
【0055】
図1Cを参照すると、ビアホール24Aを、例えば適切なエッチング化学物質を用いた乾式エッチングにより保護層24内にエッチングすることができる。例えば、SiN保護層24は、SF6のようなフッ化物ベースの化学物質による、反応性イオンエッチング(RIE)及び/又は誘導結合プラズマ(ICP)エッチングを用いてエッチングすることができる。
【0056】
幾つかの実施形態において、ビアホール24Aは、バリア層22に対する低損傷エッチングを用いて形成することができる。低損傷エッチング技術の例は、誘導結合プラズマ又は電子サイクロトロン共鳴(ECR)又はプラズマに対するDC成分をもたないプラズマ分離形エッチングのような、反応性イオンエッチング以外のエッチング技術を含むことができる。例えば、SiO2バリア層に対して、緩衝フッ化水素酸による湿式エッチングを用いることができる。SiN及び/又はSiO2をITO、SCO、MgOなどのエッチング停止層まで選択的にエッチングし、その後、エッチング停止層の低損傷除去を行うこともできる。SiNバリア層については、SiO2をエッチング停止層として用いることができる。そのような実施形態において、保護層24は、SiN、AlN及び/又はSiO2層、並びにエッチング停止層を含むことができる。
【0057】
第2のレジスト層28は、ビアホール24Aをエッチングするためのエッチングマスクとして機能することができる。したがって、保護層24内のビアホール24Aは、第2のレジスト層28内のアパーチャ28Aの幅w1と実質的に同じ幅を有することができる。
【0058】
次に、図1Dを参照すると、第2のレジスト層28内のアパーチャ28Aの幅が、幅w3を有するように拡げられる。幾つかの実施形態においては、第2のレジスト層28内のアパーチャ28Aは、第2のレジスト層28をアッシングすることにより高水準の精度で拡げることができる。具体的には、第2のレジスト層28は、酸素プラズマを用いて、及び/又は、例えば100℃を上回るが150℃より低い温度でハードベークすることにより、アッシングすることができる。拡幅量は、アッシングプロセスの時間及び/又は温度を制御することによって制御することができる。
【0059】
幾つかの実施形態において、幅w3は、アパーチャ28Aの元の幅w1より約200nmから600nmまでの範囲で幅広にすることができ、したがって、ビアホール24Aより約200nmから600nmだけ幅広にすることができる。
【0060】
図1Eを参照すると、マスキングゲート材料30が、ビアホール24Aと第1のレジスト層26内のアパーチャ26Aとの中に堆積され、ビアホール24Aの中へと延びる下部32Aと、アパーチャ26A内にあって保護層24を横切って横方向に延びる上部32Bとを含む、マスキングゲート32を形成する。本明細書で用いられる「横方向」という用語は、ゲートの下を電流が流れる方向に対して実質的に平行な方向を指す。マスキングゲート材料30は、例えば、スパッタリング及び/又は蒸着により堆積することができる。マスキングゲート材料30は、幾つかの実施形態において、二酸化シリコン及び/又は窒化アルミニウムのような絶縁材料を含むことができる。しかしながら、他の実施形態において、マスキングゲート材料は、高融点金属、多結晶シリコン及び/又は金属シリサイドのような材料を含むことができる。
【0061】
一般に、マスキングゲート材料30は、保護層24の材料及びバリア層22の材料に対してエッチング選択性を有する材料を含むことができる。さらに、マスキングゲート材料30は、マスキングゲート32が、後のプロセス・ステップにおいて注入マスクとして機能することを可能にするのに十分な厚さを有するように形成することができる。最後に、幾つかの実施形態において、マスキングゲート材料30は、後のソース/ドレイン活性化アニール中に高いアニール温度に耐えることが可能な、かつそのようなアニール中にバリア層22の表面を保護することが可能な材料を含むことができる。
【0062】
マスキングゲート32は、拡げられた第2のアパーチャ28Aの幅w3により定められる幅w4を有する。したがって、幅w4は、ビアホール24Aの幅w2より約200nmから600nmまでの範囲で幅広とすることができる。したがって、マスキングゲート32の縁は、ビアホール24Aの縁を横方向に約100nmから300nmまでの範囲の距離だけ越えて延びることができる。
【0063】
図1Fを参照すると、第1及び第2のレジスト層24、26が除去され、それにより、その上に形成された余分な量のマスキング材料30が除去され、保護層24及びバリア層22上の所定の位置にマスキングゲート32が残される。さらに図1Fを参照すると、保護層24上にマスク25が形成される。マスク25は、フォトレジスト、又はSiN及び/又はSiO2のようなその他のいずれかの適切なマスク材料を含むことができる。例えば、保護層がSiNを含む場合、マスク25はSiO2のような酸化物を含むものとすることができ、逆もまた同様である。マスクは、注入イオンをブロックするように選択された厚さを有することができる。
【0064】
次に、ソース/ドレイン領域34が、保護層24を通して、チャネル層20及びバリア層22の中に注入される。ソース/ドレイン注入の際に、マスキングゲート32は、ゲートの縁に対するソース/ドレイン領域34の横方向の位置決めを定める注入マスクとして機能する。したがって、活性化アニール前のソース/ドレイン領域34の初期位置は、マスキングゲート32がバリア層22と接触するビアホール24Aの縁から約100nmから300nmまでの範囲内とすることができる。
【0065】
具体的には、保護層24の表面部分24B並びにマスキングゲート32が露出するようにマスク25にウィンドウを開口し、このウィンドウを通して不純物イオン27を保護層24の中に注入し、注入されるイオンのうちの少なくとも一部がバリア層22に達してその中に留まるようにする。さらに、注入されたイオンのうちの幾らかは、チャネル層20に達してその中に留まってもよい。場合によっては、注入されたイオンは、保護層24とバリア層22との間の界面29近くにピークを有する濃度プロファイルを形成する。しかしながら、注入ピークは、保護層24とバリア層22との間の界面29から離れて(すなわち、上方又は下方に)位置してもよい。したがって、図1Fに示されるように、注入領域31は、部分的にバリア層22及び/又はチャネル層20内に形成することができる。
【0066】
注入条件は、1×1018cm-3又はそれより高いピークドーパント濃度を有する注入領域31を与えるように選択することができる。例えば、幾つかの実施形態において、注入の線量及びエネルギーは、約5×1019cm-3のピークドーパント濃度を与えるように選択することができる。注入プロセスは、注入ドーパントの最終的なプロファイルを与えるように複数の注入ステップを含むことができる。例えば、注入プロセスは、第1の注入条件の組の下で実行される第1の注入ステップと、第2の注入条件の組の下で実行される後続の注入ステップとを含むことができる。2ステップより多くの注入ステップを行うことができる。
【0067】
幾つかの実施形態において、注入は室温で行うことができる。注入エネルギー及び線量は、後述するように、所望のシート抵抗率を達成する、及び/又は低抵抗率のオーミックコンタクトをバリア層22に対して製作することを可能にする注入プロファイルを与えるように、選択することができる。窒化物ベースの層内にn型注入領域を形成するために、注入イオンは、シリコン、硫黄及び/又は酸素イオンを含むことができる。
【0068】
注入されたソース/ドレイン領域34の形成の後、注入部を活性化アニールによって活性化することができる。マスク25は、注入部の活性化アニールの前に、例えばフォトレジスト・ストリップ及び/又はエッチング・プロセスを用いて除去することができる。しかしながら、活性化アニールは、保護層24及びマスキングゲート32が所定の位置にある状態で行うことができる。特に、保護層24及びマスキングゲート32は、アニール中にバリア層22の表面を保護することができる。活性化アニール中の拡散の結果として、ソース/ドレイン領域34の横方向の位置決めがわずかに移動することがあることが理解されよう。しかしながら、ソース/ドレイン領域34の縁からビアホール24Aの縁までの横方向の距離は、それでもなお依然として約100nmから約300nmまでの範囲内に入ることができる。そのうえ、ソース/ドレイン領域34の横方向の位置決めが活性化アニール中の拡散の結果として移動する量は、アニール条件に基づいて予測可能であり得る。
【0069】
活性化アニールは、例えばN2及び/又はArを含む、不活性雰囲気中で行うことができる。保護層24がSiNを含む場合、アニール雰囲気は、NH3を約0.1ミリバールから1000ミリバールまでの範囲の分圧で含むことができる。より特定すれば、NH3は、約10ミリバールから100ミリバールまでの範囲の圧力を有することができる。特に、NH3は、約90ミリバールの圧力を有することができる。NH3は、SiN保護層24の分解を減らすことを補助し得る。活性化アニールは、注入されたドーパントイオンを活性化するのに十分な温度であるが、下にある半導体層、すなわちバリア層22が劣化する温度より低い温度で行うことができる。高温プロセス・ステップ中に保護層24が存在することで、保護層がない場合に高温アニーリングによりもたらされることがある、バリア層22を含めた下にあるエピタキシャル層に対する損傷を抑止することができる。例えば、バリア層22がAlGaNを含む場合、活性化アニールは1000℃より高い温度で行うことができる。
【0070】
幾つかの実施形態において、注入部のアニール中にNH3と共にSiH4を供給することができ、その場合、SiNをアニール中に保護層上に堆積することができる。
【0071】
幾つかの実施形態において、活性化アニールは、約1000℃から約1300℃までの温度で行うことができ、幾つかの実施形態においては、約1100℃のアニール温度で行うことができる。活性化アニールは、インサイチュで行われてもよく、及び/又は別個のアニールチャンバ内で行われてもよい。活性化アニールは、アニール温度に応じて、少なくとも約30秒間又はそれより長く行うことができる。例えば、約1300℃での急速熱アニール(RTA)は、約30秒間にわたっておこなうことができ、一方、約1000℃での炉内アニールは、約30分間にわたって行うことができる。特定の活性化時間及び温度の選択は、関与する材料の種類及び採用された特定の注入条件に応じて変わり得る。特定の実施形態において、アニール時間は、約30秒間から約30分間までの範囲にあるものとすることができる。
【0072】
図1Gを参照すると、活性化アニール後、保護層24上に第2の保護層36を形成することができる。第2の保護層36は、SiO2及び/又はSiNのような誘電体材料を含むことができる。第2の保護層は、マスキングゲート32上にコンフォーマル層を形成するように、例えばスパッタリングにより形成することができる。第2の保護層36は、マスキングゲート32が保護層24の上にある高さを下回る厚さを有するものとすることができる。幾つかの実施形態においては、第2の保護層は、約0.5μm未満の厚さを有することができる。
【0073】
さらに図1Gを参照すると、第2の保護層36上に随意的なレジスト層38を形成することができる。
【0074】
図1Hを参照すると、レジスト層38及び第2の保護層36を平坦化及び/又はエッチングして、マスキングゲート32を露出させることができる。例えば、幾つかの実施形態においては、レジスト層38及び第2の保護層36は、化学的機械的研磨法を用いて平坦化することができる。幾つかの実施形態において、レジスト層38は、アッシングによりエッチングすることができる。第2の保護層36が窒化シリコン層である場合には、CF4のようなフッ素ベースの化学物質を用いた乾式エッチングによってエッチバックすることができる。幾つかの実施形態においては、酸素及びCF4両方の混合物を用いて、レジスト層38及び第2の保護層36の両方をエッチバックすることができる。
【0075】
第2の保護層をエッチバックしてマスキングゲート32を露出させた後で、マスキングゲート32を、例えばエッチングにより除去することができる。マスキングゲート32がAlNを含む実施形態においては、マスキングゲート32は、未希釈TMAH(水酸化テトラメチルアンモニウム)ベースの現像剤でエッチングすることにより除去することができる。そのようなエッチャントは、第1又は第2の保護層24、36又はAlGaNバリア層22に実質的に影響を与えることなく、スパッタリング及び/又は蒸着AlNを優先的にエッチングする。そのうえ、TMAHは、バリア層として用いることができる及び/又はAlGaNバリア層22上のキャッピング層として存在することができるエピタキシャル成長AlNをエッチングしないであろう。したがって、第1の保護層内のビアホール24Aからマスキングゲート32が除去される。これにより、開口部36Aが第2の保護層36内に形成される。
【0076】
マスキングゲート32が多結晶シリコンを含む場合には、エチレンジアミン−ピロカテコール(EDP)のようなエッチャントを用いて、マスキングゲート32を優先的に除去することができる。
【0077】
さらに図1Hに示されるように、ソースドレイン・コンタクト40を、例えばマスキングゲート32の除去後にソース/ドレイン領域34上に形成することができる。
【0078】
幾つかの実施形態において、第1及び第2の保護層24、36は、ソース/ドレイン領域34の一部を露出するようにパターン形成され、第1及び第2のオーミックコンタクトがソース/ドレイン領域34上に形成される。例えば、下にあるソース/ドレイン領域34を露出するように、第1及び第2の保護層24、36の中にウィンドウをエッチングすることができる。ウィンドウは、ソース/ドレイン領域34に関して上述したように、パターン形成されたマスク及び低損傷エッチングを利用してエッチングすることができる。
【0079】
さらに図1Hを参照すると、その後のフォトリソグラフィステップ及び蒸着を用いて、オーミック金属がソース/ドレイン領域34の露出された部分の上に形成される。オーミック金属は、保護層24内のウィンドウより小さくなるようにパターン形成され、オーミック金属をアニールして、第1及び第2のオーミックコンタクト40がもたらされる。したがって、ソース/ドレインのオーミックコンタクト40の縁は、隣接する保護層24、36から離間することができる。
【0080】
好適なオーミック金属は、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、シリコン(Si)、窒化チタンタングステン(TiWN)、タングステンシリサイド(WSi)、レニウム(Re)、ニオブ(Nb)、ニッケル(Ni)、金(Au)、アルミニウム(Al)、タンタル(Ta)、モリブデン(Mo)、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi)、窒化チタン(TiN)、窒化タングステンシリコン(WSiN)及び/又は、白金(Pt)などのような高融点金属を含むことができる。
【0081】
アニールは、比較的高温のアニールとすることができる。例えば、アニールは、約900℃より高い温度で行うことができる。このようなオーミックコンタクトのアニールを用いることにより、オーミックコンタクト領域30の抵抗を、比較的高抵抗から、例えば1Ωmm未満にまで低くすることができる。それゆえ、本明細書で用いられる「オーミックコンタクト」という用語は、約1Ωmm未満の接触抵抗を有する非整流性のコンタクトを指す。高温プロセス・ステップ中に保護層24が存在することで、そうしたステップにより生じることがあるバリア層22及びソース/ドレイン領域34に対する損傷を低減し及び/又は抑止することができる。それゆえ、例えば、オーミックコンタクトの高温アニール後のゲート領域(すなわち、ソース/ドレイン領域34間のチャネルの長さ)のシート抵抗は、成長させたまま(すなわち、コンタクトのアニール前)のゲート領域のシート抵抗と実質的に同じであり得る。
【0082】
ソース/ドレイン・オーミックコンタクト40は、オーミックコンタクト金属の形成及び/又はパターン形成の際の位置合わせ不良の公差を見越した十分な距離だけ保護層24から離間することができる。例えば、ソース/ドレイン・オーミックコンタクト40は、約0.1マイクロメートル(μm)から約0.2μmまでの距離だけ保護層24から離間することができる。後続の加熱ステップ中に保護層24の中へと金属が拡散するとゲート・コンタクトとソース/ドレイン・オーミックコンタクト40との間に短絡を生じさせることがあるので、その拡散の可能性を小さくするために、オーミック金属と保護層24との間の接触を防止することが望ましいであろう。しかしながら、ソース/ドレイン・オーミックコンタクト40と保護層24との間の間隙は、保護層24の保護目的を無効にするほど(及び/又はデバイスの性能を実質的に低下させるほど)大きくする必要はないが、オーミック材料と保護層24との間で接触する危険をおかすほど小さくしなくてもよい。したがって、本発明の特定の実施形態において、間隙は、約0.1マイクロメートル(μm)から約0.5μmまでの範囲とすることができる。
【0083】
幾つかの実施形態において、ソース/ドレイン・オーミックコンタクト40を形成するために、堆積された金属をアニールすることが必ずしも必要ではない場合があることが理解されよう。例えば、ソース/ドレイン・オーミックコンタクト40がバリア層22内のソース/ドレイン領域34上に形成される場合、金属は、堆積されたそのままでオーミックであり得る。コンタクトのアニールが必要とされない場合があるので、ソース/ドレイン・オーミックコンタクト40の金属が保護層24に接触することが許容できる場合がある。そのため、本発明の幾つかの実施形態においては、バリア層22への不純物の注入の結果として、それ以外の場合にはソース/ドレイン・オーミックコンタクト40が保護層24、36から確実に離間するようにさせるために必要であり得るリソグラフィ・ステップを排除することができる。さらに、ソース/ドレイン・オーミックコンタクト40は注入領域上に形成することができるので、このオーミックコンタクトは、非注入領域上に形成されるオーミックコンタクトより低い抵抗率を有することができる。したがって、本発明の幾つかの実施形態に従って形成されるデバイスのオン抵抗を低くすることができる。さらに、本発明の幾つかの実施形態は、その開示の全体が引用によりここに組み入れられる、現時点では共同出願人による、SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAMEと題する米国特許出願番号11/302,062号(代理人整理番号5308−619)、及びSEMICONDUCTOR DEVICES INCLUDING SELF ALIGNED REFRACTORY CONTACTS AND METHODS OF FABRICATING THE SAMEと題する米国特許出願番号第11/434,853号(代理人整理番号5308−635)において論じられている半導体製造方法を採用することができる。
【0084】
図1Iを参照すると、ビアホール24A及び開口部36A内にゲート・コンタクト42が形成される。ゲート・コンタクト42は、第1の保護層24及び第2の保護層36両方の上面の上にウィングが延びたT字形状を有することができる。ゲート・コンタクト42は、蒸着/スパッタリング及びリフトオフにより堆積することができる。具体的には、ゲート電極42は、保護層24を貫通して、バリア層22の露出部分に接触する。ゲート電極32は、ビアホール24A内で保護層24の対向する側壁に直接接して、二者間に間隙が形成されないように形成することができる。適切なゲート材料は、バリア層24の組成に応じたものとすることができる。しかしながら、特定の実施形態においては、窒化物ベースの半導体材料に対するゲート・コンタクトを作ることが可能なNi、Pt、NiSix、Cu、Pd、Cr、TaN、W及び/又はWSiNのような、従来の材料を用いることができる。
【0085】
さらに図1Iを参照すると、ゲート電極42の第1の部分42A(「ウィング」又は「サイドローブ」とも呼ばれる)は、ビアホール24Aの外側の保護層24の表面部分の上に横方向に延びており、第1の保護層24から垂直方向に離間されたゲート電極42の第2の部分42Bは、開口部36Aの外側の第2の保護層31の表面部分の上に横方向に延びている。ゲート電極42の第2の部分42Bは、第1の部分42Aを横方向に越えて延びることができる。ビアホール24A及び開口部36Aは、今まで述べてきたプロセスにより自己整合することができるので、ゲート電極42の第1の部分42Aが保護層24の上に延びる長さは制御することができる。そのため、本発明の幾つかの実施形態によれば、保護層24上のゲート電極42の延長部により生じ得るトランジスタ・デバイスのゲート−ドレイン間容量(cgd)及び/又はゲート−ソース間容量(cgs)もまた制御することができる。したがって、自己整合型サイドローブ42Aを有するゲート42を形成することができる。
【0086】
ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層24内のビアホール24Aの大きさにより定められることが理解されよう。
【0087】
図2A及び図2Bは、ソース/ドレイン領域34の注入及びアニール後に保護層24が除去される実施形態を示す。活性化アニールが、保護層24の品質、特に保護層24とバリア層22との間の界面の品質を低下させることがあるので、場合によっては、ソース/ドレイン領域のアニール後に保護層24を除去することが望ましいことがある。図2Aを参照すると、ソース/ドレイン領域34の注入及びアニール後、保護層24を、例えば湿式エッチングにより除去することができる。保護層24がSiNを含む場合には、保護層24は、濃HF及び/又は加熱リン酸(H3PO4)をエッチャントとして用いた湿式エッチンングにより除去することができる。保護層24が酸化物である場合には、緩衝酸化物エッチャント(BOE)又は緩衝フッ化水素酸をエッチャントとして用いた湿式エッチングにより除去することができる。
【0088】
保護層24の除去後、新たな保護層45を構造体に付与することができる。新たな保護層45は、SiNを含むものとすることができ、例えばスパッタリング及び/又は低圧化学気相成長(LPCVD)により、マスキングゲート32の下の間隙を埋めるようにして堆積させることができる。次いで、新たな保護層45が所定の位置に置かれた状態で、デバイスの処理を上述のように続けることができる。
【0089】
図3Aから図3Cは、デバイス上にゲート構造体を形成するための代替的な技術を示す。詳細には、図3Aから図3Cに示される工程は、図1Fに関連して上述されたソース/ドレイン領域34の注入及びアニール後に行うことができる。図1F及び図3Aを参照すると、ソース/ドレイン領域34の注入及びアニール後、マスク25を、例えばフォトレジスト・ストリップ及び/又はエッチング・プロセスにより除去することができる。さらに、マスキングゲート32を上述のように除去することができる。具体的には、マスキングゲート32は、マスキングゲート32の材料を保護層24及びバリア22の材料に比べて優先的にエッチングするエッチャントによる湿式エッチングによって除去することができる。マスキングゲート32がスパッタリングされたAlNを含み、保護層24がSiNを含み、かつバリア層22がAlGaNを含む場合、マスキングゲート32は、未希釈TMAHベースの現像剤によるエッチングによって除去することができる。
【0090】
マスキングゲート32の除去後、第1のレジスト層52、第2のレジスト層54及び第3のレジスト層56を含む三層のレジスト・スタックが、保護層24上に形成される。第3のレジスト層56は、第1及び第2のレジスト層52、54と比べて相対的に薄くすることができる。具体的には、第1のレジスト層52は約400nmの厚さを有することができ、第2のレジスト層54は約500nmの厚さを有することができ、第3のレジスト層56は約300nmの厚さを有することができる。
【0091】
第1、第2及び第3のレジスト層は、電子ビーム感応性レジストを含むことができる。具体的には、第1のレジスト層52及び第3のレジスト層53はPMMAを含むことができ、一方、第2のレジスト層54はPMMAとPMAAとの共重合体を含むことができる。単一の電子ビーム露光を用いて、レジスト層を露光することができる。第2のレジスト層54内の開口部は、レジスト層の感度に差異があることから、第1及び第3のレジスト層52、56内の開口部より幅広になることができる。第3のレジスト層56内の開口部は、例えばアッシングにより拡幅することができ、第1のレジスト層52内の開口部は、アッシングプロセスで、傾斜した又は先細の縦断面を有するように形成される。
【0092】
第1のレジスト層52が現像されたときに、保護層24内のビアホール24Aからレジスト材料が除去される。
【0093】
次に、金属層60が、例えばスパッタリングによって構造体上に形成され、金属ゲート・コンタクト62が形成される。金属ゲート・コンタクト62は、第1のレジスト層52を貫通して、保護層24内のビアホール24Aの中に延びる。金属ゲート・コンタクト62はさらに、第1のレジスト層52の一部の上に延びたウィング62Aを含む。
【0094】
図3Cを参照すると、第1、第2、及び第3のレジスト層52、54、56を除去して、空中T字形金属ゲート・コンタクト62を残すことができる。ゲート長は、金属コンタクトを定めるために用いられるリソグラフィ処理によってではなく、保護層内のビアホール24Aの大きさにより定められることが理解されるよう。
【0095】
幾つかの実施形態において、ゲート構造体は、その開示の全体が引用によりここに組み入れられる、同時係属中の、同一出願人による、「METHODS OF FABRICATING TRANSISTORS INCLUDING DIELECTRICALLY−SUPPORTED GATE ELECTRODES AND RELATED DEVICES」と題する米国特許出願番号11/493,069号(代理人整理番号5308−604IP)、及び同時係属中の、同一出願人による、「METHODS OF FABRICATING TRANSISTORS INCLUDING SUPPORTED GATE ELECTRODES AND RELATED DEVICES」と題する米国特許出願番号第11/333,726号(代理人整理番号5308−604)に記載されたように形成することができる。
【0096】
図4を参照すると、幾つかの実施形態は、ゲート・コンタクト42を形成する前に、ビアホール24A内のバリア層22上にゲート誘電体70を形成することを含むことができる。したがって、幾つかの実施形態は、金属絶縁体半導体デバイス(すなわち、MISHEMT又はMISHFETデバイス)を形成するために用いることができる。ゲート誘電体70は、その開示の全体が引用により本明細書に組み入れられる、同時係属中の、同一出願人による、2007年3月3日に出願された「INSULATING GATE ALGAN/GAN HEMTS」と題する米国特許出願番号第11/799,786号に記載されたように形成することができる。
【0097】
図5Aから図5Cは、マスキングゲートが除去されず、動作ゲートとしてデバイス上に残されるトランジスタ・デバイスを形成するための中間工程を示す。図5Aを参照すると、(図1Aから図1Cに示されるように)保護層24並びに第1及び第2のレジスト層26、28がパターン形成され、ビアホール24A並びに第1及び第2のアパーチャ26A、26Bが形成された後、導電性材料の層80を、例えばスパッタリング又は蒸着により、構造体上に堆積することができる。堆積された材料80は、ビアホール24Aを貫通して延びてバリア層22と接触するゲート・コンタクト82を形成する。導電性材料80は、例えば1000℃を超える高温でのアニール後でさえバリア層22とオーミックコンタクトを形成しない金属を含むことができる。例えば、導電性材料80は、TiW、TiWN、又は他の高融点金属を含むことができる。幾つかの実施形態において、導電性材料80は、WSiN、Re及び/又はTaNのような金属シリサイドを含むことができる。
【0098】
図5Bを参照すると、レジスト層26、28が除去され、構造体上に注入マスク25が形成される。ゲート・コンタクト82を注入マスクとして用いて、バリア層及びチャネル層22、20の中へとドーパントが注入され、ソース/ドレイン領域34がその中に形成される。次に、上述のように、ソース/ドレイン領域34をアニールして、注入されたドーパントを活性化する。
【0099】
図5Cを参照すると、第2の保護層86を構造体上に形成することができ、これをエッチバック又は平坦化してゲート・コンタクト82を露出させることができる。第2の保護層86は、SiN、SiO2、ポリイミド又は他の電気絶縁材料を含むことができる。幾つかの実施形態において、第2の保護層86を形成する前に保護層24を除去することができる。最後に、従来のリソグラフィ技術を用いて、導電性の被覆層88をゲート・コンタクト82と接触するように形成することができる。図5Cに示されるように、被覆層88は、ゲート・コンタクト82に対して偏っていてもよい。幾つかの実施形態においては、図3Aから図3Cに示されるように、空中T字形構造体をゲート・コンタクト上に形成することができる。
【0100】
本発明の実施形態をここでは、特定のHEMT構造体を参照して説明してきたが、本発明は、そのような構造体に限定されるものと解釈されるべきではなく、擬似格子整合HEMT(pHEMT)(GaAs/AlGaAs型pHEMTを含む)及び/又はGaN型MESFETといった多くの異なるトランジスタ構造体の中のゲート電極の形成に適用することができる。より一般的には、本発明の実施形態は、ゲート電極を形成することができる、及び/又は成長させたままの表面特性を保持することが必須であり得るあらゆる電子デバイスに適用することができる。例えば、窒化シリコン及び/又はその他の除去可能な封入剤(encapsulant)は、AlGaN金属−半導体−金属(MSM)検出器、RFリミッタダイオード構造体、及び/又は電力スイッチングショットキーダイオードの製造シーケンス中に用いることができる。
【0101】
さらに、本発明の教示からの利益をなおも享受しながら、付加的な層をトランジスタ・デバイスに含めることができる。そうした付加的な層は、例えば、その開示が、あたかも完全に記述されたかの如くに引用によりここに組み入れられる、非特許文献1、又は2002年6月に公開された「ALLUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRNASISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」と題する特許文献16に記載されるようなGaNキャップ層を含むことができる。幾つかの実施形態において、MISHEMTを製造するため及び/又は表面を不活性化するために、SiNx又は比較的高品質のAlNのような絶縁層を堆積することができる。付加的な層は、成分が傾斜的に変化する1つの又は複数の遷移層を含むこともできる。さらに、上述のバリア層22は、多重層を含むこともできる。したがって、本発明の実施形態は、バリア層が単一層のものに限定されるものではなく、例えば、GaN、AlGaN及び/又はAlN層の組み合わせを有するバリア層を含むことができると解釈されるべきである。例えば、合金の散乱を低減又は防止するために、GaN、AlN構造体を利用することができる。
【0102】
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではない。
【符号の説明】
【0103】
10:基板
20:チャネル層
22:バリア層
24:第1の保護層
24A:ビアホール
25:マスク
26、52:第1のレジスト層
28、54:第2のレジスト層
26A:第1のアパーチャ
27:不純物イオン
28A:第2のアパーチャ
30:マスキングゲート材料
32:マスキングゲート
34:ソース/ドレイン領域
36:第2の保護層
36A:開口部
38:随意的なレジスト層
40:ソースドレイン・コンタクト
42、62、82:ゲート・コンタクト
42A:ゲート・コンタクトの第1の部分
42B:ゲート・コンタクトの第2の部分
45:新たな保護層
56:第3のレジスト層
60:金属層
70:ゲート誘電体
80:導電性材料層
86:第2の保護層
88:被覆層
【特許請求の範囲】
【請求項1】
III族窒化物トランジスタ・デバイスを形成する方法であって、
III族窒化物半導体層上に保護層を形成するステップと、
前記III族窒化物半導体層の一部を露出するように前記保護層を貫通するビアホールを形成するステップと、
前記保護層上に、前記ビアホールの幅より大きい幅を有する上部を含み、かつ該ビアホールの中に延びる下部を有するマスキングゲートを形成するステップと、
前記マスキングゲートを注入マスクとして用いて、前記III族窒化物半導体層にソース/ドレイン領域を注入するステップと、
を含むことを特徴とする方法。
【請求項2】
前記マスキングゲートを除去するステップと、
前記ビアホール内にゲート・コンタクトを形成するステップと
をさらに含むことを特徴とする請求項1に記載の方法。
【請求項3】
前記保護層が、第1の保護層を含み、前記方法が、
前記ソース/ドレイン領域を注入した後で、前記第1の保護層及び前記マスキングゲート上に第2の保護層を形成するステップと、
前記マスキングゲートを露出するように前記第2の保護層をエッチングするステップと
をさらに含み、前記マスキングゲートを除去するステップが、前記第2の保護層をエッチングした後で該マスキングゲートを除去し、該第2の保護層内にアパーチャを形成するステップを含むことを特徴とする請求項2に記載の方法。
【請求項4】
前記マスキングゲートを除去した後、前記ビアホールの中、及び前記第2の保護層内の前記アパーチャの中に導電性材料を堆積するステップと、
ゲート・コンタクトを形成するように前記導電性材料をパターン形成するステップと
をさらに含み、
前記ゲート・コンタクトの一部が、前記保護層を横切って横方向に延びることを特徴とする請求項3に記載の方法。
【請求項5】
前記ゲート・コンタクトの第2の部分が、前記第2の保護層内の前記アパーチャを越えて該第2の保護層を横切って横方向に延びることを特徴とする請求項4に記載の方法。
【請求項6】
前記ゲート・コンタクト上に金属被覆層を形成するステップをさらに含むことを特徴とする請求項2に記載の方法。
【請求項7】
前記マスキングゲートの外縁から前記ビアホールの縁までの横方向の距離が、約100nmから約300nmまでであることを特徴とする請求項1に記載の方法。
【請求項8】
前記ビアホールが、約100nmの幅を有することを特徴とする請求項1に記載の方法。
【請求項9】
前記マスキングゲートを形成するステップが、
前記保護層上に第1のレジスト層を形成するステップと、
前記第1のレジスト層上に、該第1のレジスト層が第2のレジスト層と前記保護層との間に存在するように第2のレジスト層を形成するステップと、
前記第1のレジスト層及び前記第2のレジスト層を、該第1のレジスト層内に第1のアパーチャが、該第2のレジスト層内に第2のアパーチャがそれぞれ形成され、前記第1のアパーチャが前記第2のアパーチャと前記保護層との間に存在し、かつ該第1のアパーチャが該第2のアパーチャより大きい幅を有するように、パターン形成するステップと
を含み、
前記ビアホールを形成するステップが、前記第2のレジスト層をエッチングマスクとして用いて、前記保護層をエッチングするステップを含む
ことを特徴とする請求項1に記載の方法。
【請求項10】
前記マスキングゲートを形成するステップが、前記第1のアパーチャ及び前記ビアホール内にマスキング材料を堆積するステップを含み、前記マスキング材料は、前記保護層及び前記III族窒化物層に対してエッチング選択性を有することを特徴とする請求項9に記載の方法。
【請求項11】
前記第1のアパーチャ及び前記ビアホール内に前記マスキング材料を堆積するステップが、該第1のアパーチャ及び該ビアホール内に窒化アルミニウムを堆積するステップを含むことを特徴とする請求項10に記載の方法。
【請求項12】
前記第1のレジスト及び前記第2のレジストが、異なる現像剤感度を有する電子ビームレジストを含み、前記第1のレジスト層及び前記第2のレジスト層をパターン形成するステップが、該第1のレジスト層及び該第2のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、該第1のレジスト層及び該第2のレジスト層を現像するステップを含むことを特徴とする請求項9に記載の方法。
【請求項13】
前記マスキングゲートをそのままの状態にして、前記注入されたソース/ドレイン領域をアニールするステップをさらに含み、前記マスキングゲートは、該注入されたソース/ドレイン領域をアニールした後で除去されることを特徴とする請求項1に記載の方法。
【請求項14】
前記ソース/ドレイン領域をアニールした後で、前記マスキングゲートを除去する前に、前記保護層を除去するステップと、
前記マスキングゲートを除去する前に、前記III族窒化物層及び前記マスキングゲート上に第2の保護層を形成するステップと
をさらに含むことを特徴とする請求項13に記載の方法。
【請求項15】
前記マスキングゲートを形成する前に、前記第2のアパーチャの幅を拡げるステップ
をさらに含み、前記マスキングゲートの幅は、前記第2のアパーチャの拡げられた幅により定められることを特徴とする請求項9に記載の方法。
【請求項16】
前記第2のアパーチャの幅を拡げるステップが、前記第2のレジスト層をアッシングするステップを含むことを特徴とする請求項15に記載の方法。
【請求項17】
前記マスキングゲートが、高融点金属、窒化アルミニウム、多結晶シリコン及び/又は金属シリサイドを含むことを特徴とする請求項1に記載の方法。
【請求項18】
前記保護層が、窒化シリコンを含むことを特徴とする請求項1に記載の方法。
【請求項19】
前記マスキングゲートの前記上部の外縁から前記ビアホールの縁までの横方向距離が、約300nm未満であることを特徴とする請求項1に記載の方法。
【請求項20】
III族窒化物ベースの半導体デバイスであって、
III族窒化物の半導体層と、
前記III族窒化物の半導体層内の離間されたソース及びドレイン領域と、
前記III族窒化物半導体層を露出させるビアホールが貫通した、前記III族窒化物半導体層上の保護層と、
前記ビアホール内のゲート・コンタクトと
を含み、
前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約300nm又はそれ未満の範囲内に配置されることを特徴とするデバイス。
【請求項21】
前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約100nmから300nm以内に配置されることを特徴とする請求項20に記載のデバイス。
【請求項22】
前記保護層上に第2の保護層をさらに含み、前記第2の保護層は、該保護層を貫通する、前記ビアホールと位置合わせされたアパーチャを含み、
前記ゲート・コンタクトが、前記アパーチャ内にあり、かつ前記第2の保護層の一部を横切って横方向に延びていることを特徴とする請求項19に記載のデバイス。
【請求項1】
III族窒化物トランジスタ・デバイスを形成する方法であって、
III族窒化物半導体層上に保護層を形成するステップと、
前記III族窒化物半導体層の一部を露出するように前記保護層を貫通するビアホールを形成するステップと、
前記保護層上に、前記ビアホールの幅より大きい幅を有する上部を含み、かつ該ビアホールの中に延びる下部を有するマスキングゲートを形成するステップと、
前記マスキングゲートを注入マスクとして用いて、前記III族窒化物半導体層にソース/ドレイン領域を注入するステップと、
を含むことを特徴とする方法。
【請求項2】
前記マスキングゲートを除去するステップと、
前記ビアホール内にゲート・コンタクトを形成するステップと
をさらに含むことを特徴とする請求項1に記載の方法。
【請求項3】
前記保護層が、第1の保護層を含み、前記方法が、
前記ソース/ドレイン領域を注入した後で、前記第1の保護層及び前記マスキングゲート上に第2の保護層を形成するステップと、
前記マスキングゲートを露出するように前記第2の保護層をエッチングするステップと
をさらに含み、前記マスキングゲートを除去するステップが、前記第2の保護層をエッチングした後で該マスキングゲートを除去し、該第2の保護層内にアパーチャを形成するステップを含むことを特徴とする請求項2に記載の方法。
【請求項4】
前記マスキングゲートを除去した後、前記ビアホールの中、及び前記第2の保護層内の前記アパーチャの中に導電性材料を堆積するステップと、
ゲート・コンタクトを形成するように前記導電性材料をパターン形成するステップと
をさらに含み、
前記ゲート・コンタクトの一部が、前記保護層を横切って横方向に延びることを特徴とする請求項3に記載の方法。
【請求項5】
前記ゲート・コンタクトの第2の部分が、前記第2の保護層内の前記アパーチャを越えて該第2の保護層を横切って横方向に延びることを特徴とする請求項4に記載の方法。
【請求項6】
前記ゲート・コンタクト上に金属被覆層を形成するステップをさらに含むことを特徴とする請求項2に記載の方法。
【請求項7】
前記マスキングゲートの外縁から前記ビアホールの縁までの横方向の距離が、約100nmから約300nmまでであることを特徴とする請求項1に記載の方法。
【請求項8】
前記ビアホールが、約100nmの幅を有することを特徴とする請求項1に記載の方法。
【請求項9】
前記マスキングゲートを形成するステップが、
前記保護層上に第1のレジスト層を形成するステップと、
前記第1のレジスト層上に、該第1のレジスト層が第2のレジスト層と前記保護層との間に存在するように第2のレジスト層を形成するステップと、
前記第1のレジスト層及び前記第2のレジスト層を、該第1のレジスト層内に第1のアパーチャが、該第2のレジスト層内に第2のアパーチャがそれぞれ形成され、前記第1のアパーチャが前記第2のアパーチャと前記保護層との間に存在し、かつ該第1のアパーチャが該第2のアパーチャより大きい幅を有するように、パターン形成するステップと
を含み、
前記ビアホールを形成するステップが、前記第2のレジスト層をエッチングマスクとして用いて、前記保護層をエッチングするステップを含む
ことを特徴とする請求項1に記載の方法。
【請求項10】
前記マスキングゲートを形成するステップが、前記第1のアパーチャ及び前記ビアホール内にマスキング材料を堆積するステップを含み、前記マスキング材料は、前記保護層及び前記III族窒化物層に対してエッチング選択性を有することを特徴とする請求項9に記載の方法。
【請求項11】
前記第1のアパーチャ及び前記ビアホール内に前記マスキング材料を堆積するステップが、該第1のアパーチャ及び該ビアホール内に窒化アルミニウムを堆積するステップを含むことを特徴とする請求項10に記載の方法。
【請求項12】
前記第1のレジスト及び前記第2のレジストが、異なる現像剤感度を有する電子ビームレジストを含み、前記第1のレジスト層及び前記第2のレジスト層をパターン形成するステップが、該第1のレジスト層及び該第2のレジスト層を電子ビームに露光させ、異なる現像剤を用いて、該第1のレジスト層及び該第2のレジスト層を現像するステップを含むことを特徴とする請求項9に記載の方法。
【請求項13】
前記マスキングゲートをそのままの状態にして、前記注入されたソース/ドレイン領域をアニールするステップをさらに含み、前記マスキングゲートは、該注入されたソース/ドレイン領域をアニールした後で除去されることを特徴とする請求項1に記載の方法。
【請求項14】
前記ソース/ドレイン領域をアニールした後で、前記マスキングゲートを除去する前に、前記保護層を除去するステップと、
前記マスキングゲートを除去する前に、前記III族窒化物層及び前記マスキングゲート上に第2の保護層を形成するステップと
をさらに含むことを特徴とする請求項13に記載の方法。
【請求項15】
前記マスキングゲートを形成する前に、前記第2のアパーチャの幅を拡げるステップ
をさらに含み、前記マスキングゲートの幅は、前記第2のアパーチャの拡げられた幅により定められることを特徴とする請求項9に記載の方法。
【請求項16】
前記第2のアパーチャの幅を拡げるステップが、前記第2のレジスト層をアッシングするステップを含むことを特徴とする請求項15に記載の方法。
【請求項17】
前記マスキングゲートが、高融点金属、窒化アルミニウム、多結晶シリコン及び/又は金属シリサイドを含むことを特徴とする請求項1に記載の方法。
【請求項18】
前記保護層が、窒化シリコンを含むことを特徴とする請求項1に記載の方法。
【請求項19】
前記マスキングゲートの前記上部の外縁から前記ビアホールの縁までの横方向距離が、約300nm未満であることを特徴とする請求項1に記載の方法。
【請求項20】
III族窒化物ベースの半導体デバイスであって、
III族窒化物の半導体層と、
前記III族窒化物の半導体層内の離間されたソース及びドレイン領域と、
前記III族窒化物半導体層を露出させるビアホールが貫通した、前記III族窒化物半導体層上の保護層と、
前記ビアホール内のゲート・コンタクトと
を含み、
前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約300nm又はそれ未満の範囲内に配置されることを特徴とするデバイス。
【請求項21】
前記ソース領域及び前記ドレイン領域の少なくとも一方の縁が、前記ゲート・コンタクトの縁から約100nmから300nm以内に配置されることを特徴とする請求項20に記載のデバイス。
【請求項22】
前記保護層上に第2の保護層をさらに含み、前記第2の保護層は、該保護層を貫通する、前記ビアホールと位置合わせされたアパーチャを含み、
前記ゲート・コンタクトが、前記アパーチャ内にあり、かつ前記第2の保護層の一部を横切って横方向に延びていることを特徴とする請求項19に記載のデバイス。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図5C】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図5C】
【公表番号】特表2013−500606(P2013−500606A)
【公表日】平成25年1月7日(2013.1.7)
【国際特許分類】
【出願番号】特願2012−522847(P2012−522847)
【出願日】平成22年7月7日(2010.7.7)
【国際出願番号】PCT/US2010/041202
【国際公開番号】WO2011/016940
【国際公開日】平成23年2月10日(2011.2.10)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
【公表日】平成25年1月7日(2013.1.7)
【国際特許分類】
【出願日】平成22年7月7日(2010.7.7)
【国際出願番号】PCT/US2010/041202
【国際公開番号】WO2011/016940
【国際公開日】平成23年2月10日(2011.2.10)
【出願人】(592054856)クリー インコーポレイテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
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