【課題】ソース領域又はドレイン領域と接触する電極と、ソース領域又はドレイン領域との接触面積を十分に確保するための半導体装置の素子構造及び該素子構造を有する半導体装置の作製方法を提供することを目的とする。
【解決手段】高濃度不純物領域（ソース領域又はドレイン領域）の上に上部電極を形成し、層間絶縁膜を貫通するコンタクトホールを上部電極と高濃度不純物領域（ソース領域又はドレイン領域）とが積層された領域と重なる位置に形成する。 （もっと読む）

【課題】ソース電極又はドレイン電極の膜厚のばらつき又は断線を防止した半導体装置を容易に作製する方法を提案する。
【解決手段】絶縁基板上に形成された半導体層と、半導体層上に形成された第１の絶縁層と、第１の絶縁層上に形成されたゲート電極と、ゲート電極上に形成された第２の絶縁層と、を有し、少なくとも第１の絶縁層、及び第２の絶縁層に形成された半導体層に達する開口部と、前記開口部において前記第２の絶縁層の側面に形成された段差と、を有する。 （もっと読む）

【課題】製造工程数を削減すると共に生産性を向上させる。
【解決手段】ＴＦＴアレイ基板１１は、絶縁基板２１を備えている。絶縁基板２１上には、一部にポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。ポリシリコン層２２上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。配線層２３並びに配線層２３が積層されていないポリシリコン層２２には、両者の表面を覆うようにゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。 （もっと読む）

【課題】ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とする。
【解決手段】シリコン酸化膜９を半導体基板１の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜９をフッ酸水溶液を用いて除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を半導体基板１上に形成する。 （もっと読む）

【課題】コンタクトホール形成時のエッチングの制御を容易に行う半導体装置を作製する技術を提案する。
【解決手段】少なくとも絶縁表面上に形成された半導体層と、半導体層上に形成された第１の絶縁層と、第１の絶縁層上に形成されたゲート電極と、ゲート電極上に形成された第２の絶縁層と、を有し、少なくとも半導体層及び第２の絶縁層に開口部が形成されて絶縁表面が部分的に露出されており、開口部を介して第２の絶縁層上に形成された導電層と、を有する。なお、ここで導電層は半導体層に形成された開口の側面において半導体層と電気的に接続している。 （もっと読む）

【課題】作製コスト及び作製時間が低減された、信頼性の高い半導体装置を作製すること。
【解決手段】島状半導体膜を覆って絶縁膜を形成し、絶縁膜上に第１のゲート電極を形成し、第１のゲート電極をマスクとして絶縁膜をエッチングし第１のゲート電極と同じ幅のゲート絶縁膜を形成し、第１のゲート電極をマスクとして島状半導体膜に不純物元素を第１の濃度で添加し、金属膜を形成後加熱処理によりゲート絶縁膜に覆われていない領域にシリサイド領域を形成し、第１のゲート電極をエッチングし第１のゲート電極より幅の小さい第２のゲート電極を形成し、ゲート絶縁膜及び第２のゲート電極をマスクとして、島状半導体中に不純物元素を第１の濃度より小さい第２の濃度で添加し、島状半導体膜中に低濃度不純物領域、チャネル形成領域、及び高濃度不純物領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝３９、５９を有して半導体基板１１上に形成された側壁絶縁膜３３、５３と、前記溝３９、５９内にゲート絶縁膜４１を介して形成されたゲート電極４３、６３と、前記側壁絶縁膜３３、５３上から前記半導体基板１１上にかけてそれぞれに形成された第１、第２応力印加膜２１、２２と、前記ゲート電極４３、６３の両側に前記半導体基板１１に形成されたソース・ドレイン領域３５、３６、５５、５６とを有し、前記応力印加膜２１、２２は前記第１溝３９、第２溝５９が形成される前に成膜されていることを特徴とする。 （もっと読む）

【課題】ナノワイヤトランジスタ（ＮＷＴ）の製造において、凹状ストリンガを除去する方法を提供する。
【解決手段】
本方法は、軸の外部表面が基板表面に接している円筒状のナノ構造体を準備する。ナノ構造体は、絶縁性半導体コアを含んでいる。導電性薄膜が、ナノ構造体上に堆積され、ゲートストラップ、またはゲートとゲートストラップとの組み合わせとして機能する。ハードマスク絶縁体が、導電性薄膜上に堆積され、ハードマスクの選択領域が異方性プラズマエッチングされる。結果として、ナノ構造体の円筒状部分を実質的に囲む導電性薄膜ゲート電極が形成される。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】焼成を必要とする液滴吐出法をはじめとする塗布法において、配線や導電膜の作製時における焼成温度を低減することを課題とする。
【解決手段】液滴吐出法等の塗布法を用いて導電性材料よりなるナノ粒子が分散された組成物を吐出し、その後乾燥することで該溶媒を気化させる。そして、活性酸素による前処理を行った後、焼成を行うことで、配線もしくは導電膜を作製する。このように、焼成前に活性酸素による前処理を行うことで、作製時における焼成温度を低減することが可能となる。 （もっと読む）

【課題】高速動作が可能なＣＭＯＳイメージセンサの単位画素及びＣＭＯＳイメージセンサの製造方法を提供すること。
【課題手段】単位画素は、半導体層３１２内に形成され、埋設フォトダイオードＢＰＤと、光電荷を蓄積する第２導電型のフローティング接合部３２４ａと、半導体層３１２上に形成されたトランスファゲートＴｘと、半導体層３１２の表面下部に形成された第２導電型のドレイン接合部３２４ｂと、半導体層３１２上に形成されたリセットゲートＲｘと、半導体層３１２内に形成された第１導電型のウェル領域３１３と、ウェル領域３１３に形成されたソース／ドレイン接合部３２４ｃを備えるドライブトランジスタＭＤ及びセレクトトランジスタＳｘと、埋設フォトダイオードＢＰＤを除く領域上に形成されたシリサイド膜とを備えている。 （もっと読む）

【課題】ＦｉｎＦＥＴを用いた半導体装置において、ＧＩＤＬ低減を低減し、一方でコンタクト抵抗の上昇を抑えることができるコンタクト形状を有する半導体装置を提供する。
【解決手段】Ｆｉｎ構造電界効果トランジスタのソース及びドレイン領域を、コンタクトホール１３形成後の不純物注入とポリシリコンコンタクトプラグ１４からの不純物染み出しを積極的に利用し、固相拡散により形成する。また、コンタクトプラグ１４を凸状半導体層１０１ａの側面に延ばし、側壁部１４ａを形成して、コンタクト面積を増加させる。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】信頼性の向上した半導体装置及びその作製方法を提供する。
【解決手段】ゲート電極と重畳し、該重畳領域の外側に不純物領域が形成された半導体層と、半導体層のゲート電極が設けられた側と同じ側の面に設けられ、不純物領域と一部が接する第１導電層と、ゲート電極及び第１導電層の上に設けられた絶縁層と、該絶縁層に形成され、第１導電層と少なくとも一部が重畳する開口を介して第１導電層と接する第２導電層と、を有する。 （もっと読む）

【課題】２つのトランジスタの特性の差を小さくする必要がある場合に、２つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置を提供する。
【解決手段】第１ゲート電極４ａ、低濃度不純物領域６ａ、並びにソース及びドレインとなる第１不純物領域７ａを具備する第１トランジスタ１０ａと、第２ゲート電極４ｂ、並びにソース及びドレインとなる第２不純物領域７ｂを具備していて低濃度不純物領域を具備しない第２トランジスタ１０ｂと、第３ゲート電極４ｃ、並びにソース及びドレインとなる第３不純物領域７ｃを具備していて低濃度不純物領域を具備しない第３トランジスタ１０ｃとを有する。第２トランジスタ１０ｂ及び第３トランジスタ１０ｃは略同一形状を有する。 （もっと読む）

【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された所定パターンの活性領域１２と、半導体基板１１上の所定位置に形成されたゲート電極１４と、半導体基板１１上に形成された層間膜１６ａと、中央部において幅が極小となる開口形状を有し、層間膜１６ａを貫通して活性領域１２およびゲート電極１４と接続されるシェアードコンタクト１７を備える （もっと読む）

【課題】金属シリサイド層を形成する工程を備えた半導体装置の製造方法において、ソー
ス／ドレイン領域に砒素（Ａｓ）が高濃度でイオン注入される場合であっても、金属膜の
シリサイド化が面内で均一になされるようにする。
【解決手段】ポリシリコンからなるゲート電極４が形成されたシリコン基板１上に、金属
膜７を形成する。次に、第１導電型の不純物イオンを存在させる領域をマスクした状態で
、第１工程後のシリコン基板１上の金属膜７の全面に、第２導電型の不純物イオンを所定
のエネルギーで注入する。次に、第２工程後のシリコン基板１を熱処理することで、シリ
コン基板１およびゲート電極４と金属膜７を反応させて金属シリサイド層９を形成する。
次に、シリコン基板１をエッチングすることで、金属シリサイド層形成に関与せずに基板
上に残存した金属膜７を除去する。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】高周波特性に優れる半導体装置及びその製造方法を提供する。
【解決手段】基板の主面上に、エピタキシャル成長により形成された３族窒化物半導体層と、前記３族窒化物半導体層上に配置された能動素子と、絶縁性であり、前記３族窒化物半導体層と前記基板との界面の少なくとも一部を含むように設けられた絶縁化領域と、を具備する。 （もっと読む）

【課題】 工程数の増加や金属原子が半導体層中へ過度に拡散することなく、不純物を含む半導体層の均一な熱処理を可能とする半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】 基板上に半導体層を形成する工程、前記半導体層を含む前記基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極を覆うように層間絶縁膜を形成する工程、前記ゲート電極をマスクとして前記半導体層に不純物を注入する工程、前記層間絶縁膜上に光吸収膜を成膜する工程と、前記光吸収膜に光を照射し、光吸収により生じた熱により前記半導体層中の不純物を活性化する工程と、前記光吸収膜及び層間絶縁膜を貫通する開口部を形成する工程と、前記光吸収膜上に前記開口部内を埋めるように導電層を形成する工程と、前記導電層及び光吸収膜をパターン状に加工し、配線層を形成する工程とを具備することを特徴とする。 （もっと読む）