【課題】本発明の課題は、近年、パワーＭＯＳＦＥＴでは高速動作が益々要求されてきており、そのスイッチングタイムを短くする必要があり、そのためには、ゲート抵抗を低減させることが重要であり、金属に比較して高抵抗であるポリシリコンからなる配線部分の抵抗をより小さくしてやる必要があった。
【解決手段】本発明のパワーＭＯＳＦＥＴ１０１は、網目状に設けられたトレンチ１１，１１１の内部に形成されたゲート電極１４，１１４を備えたトランジスタからなるセル２が複数個、配列されたセル領域Ｅの最外周のゲート電極１１４に、一端を最外周のゲート電極１１４の幅方向にオーバーラップ接続され、セル領域Ｅの外方に向かって延在するゲート引き出し配線１１５を有する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、及びそれに伴って増加する寄生抵抗、寄生容量を低減すること。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成されるドレイン又はソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成されるソース又はドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されている。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。
【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。 （もっと読む）

【課題】 占有面積を拡大することなく特性バラツキの抑制を可能にする半導体装置及びその製造方法を提供する。
【解決手段】 低濃度Ｐ型の半導体基板１の上層にゲート酸化膜３を形成した後、ゲート酸化膜３上層にＰ型のゲート電極４を形成する。その後、ゲート酸化膜３及びゲート電極４をマスクとしてＮ型の不純物イオンを注入することで、Ｎ型のソース・ドレイン拡散領域６を複数離間形成する。その後、半導体基板１及びゲート電極４の上層に層間絶縁膜７を形成した後、各ソース・ドレイン拡散領域６及びゲート電極４夫々との電気的接続を確保する複数のコンタクトプラグ８を形成する。その後、所望の閾値電圧となるよう、コンタクトプラグ８を介してソース・ドレイン拡散領域６とゲート電極４の間に所定の高電圧を印加してゲート酸化膜３内に正電荷を注入する。 （もっと読む）

【課題】２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置を提供する。
【解決手段】半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する工程と、第２ゲート金属膜とゲート配線膜をパターニングして、第１ゲート電極と第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含む。 （もっと読む）

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】トランジスタ等の半導体素子を介して上層と下層に形成された配線層間の良好な接続を可能にし、配線の自由度を向上させた半導体装置及びその作製方法を提供すること目的の一とする。
【解決手段】絶縁体でなる基板上の第１の絶縁層と、第１の絶縁層上に形成された第１の配線層と、第１の絶縁層上の第１の配線層が形成された領域以外の領域に形成された第２の絶縁層と、第１の配線層及び第２の絶縁層上に形成され、チャネル形成領域と不純物領域を有する単結晶半導体層と、単結晶半導体層のチャネル形成領域上にゲート絶縁層を介して形成されたゲート電極と、第１の配線層、第２の絶縁層、単結晶半導体層及びゲート電極を覆うように形成された第３の絶縁層と、第３の絶縁層上に形成された第２の配線層とを設け、第１の配線層と単結晶半導体層の不純物領域が接続し、第１の配線層と第２の配線層が電気的に接続する。 （もっと読む）

【課題】ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。 （もっと読む）

【課題】曲げ等の外力が加わり応力が生じた場合であってもトランジスタ等の損傷を低減する半導体装置を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた第１の島状の補強膜と、第１の島状の補強膜上に、チャネル形成領域と不純物領域とを具備する半導体膜と、チャネル形成領域の上方にゲート絶縁膜を介して設けられた第１の導電膜と、第１の導電膜及びゲート絶縁膜を覆って設けられた第２の島状の補強膜とを有している。 （もっと読む）

【課題】 オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造する。
【解決手段】本発明による半導体装置（１００）の製造方法は、フォトレジスト層（Ｐ）を形成する工程と、導電層（Ｇ）に、第１領域（ＧＨ）と、第１領域（ＧＨ）よりも薄い第２領域（ＧＬ）を形成する工程と、フォトレジスト層（Ｐ）の一部を除去してフォトレジスト層（Ｐ）の残りの部分を除去しないようにフォトレジスト層（Ｐ）を部分的にエッチングする工程と、フォトレジスト層（Ｐ）の除去しなかった部分（ＰＡ’）をマスクとして用いてゲート電極（１３０）を形成する工程と、導電層（Ｇ）の第１領域（ＧＨ）および第２領域（ＧＬ）に対応して絶縁層（１２０）の第１領域（１２０Ｈ）および第２領域（１２０Ｌ）を形成する工程とを包含する。 （もっと読む）

【課題】製造歩留まりや信頼性を損なうことなく微細なコンタクトホールを形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に第１の窒化膜２４、第１の酸化膜２６、第２の窒化膜２８を順次形成する工程と、第２の窒化膜上にフォトレジスト膜３４を形成する工程と、フォトレジスト膜に開口部３６を形成する工程と、フォトレジスト膜をマスクとして、第２の窒化膜２８をエッチングし、開口部を第１の酸化膜まで到達させる第１のエッチング工程と、第２の窒化膜をマスクとして、第１の酸化膜をエッチングし、開口部を第１の窒化膜まで到達させる第２のエッチング工程と、開口部の底部の径ｄ_２を広げるとともに、第１の窒化膜を途中までエッチングする第３のエッチング工程と、第１の窒化膜を更にエッチングし、半導体基板に達するコンタクトホール３８を形成する第４のエッチング工程とを有している。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与する。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成する工程と、基板１０１の表面をカバー膜１０６で被覆する工程と、ゲート電極１０４の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜１０６を除去する工程と、カバー膜１０６の除去により露出した基板１０１の表面から半導体層１１１，１１２をエピタキシャル成長し、基板１０１とゲート電極１０４の側壁面とを電気的に接続する工程と、ゲート電極１０４をマスクに用いてソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。
【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】ｎウエル及びｐウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタのしきい値を精密に制御し、かつ製造容易にする。
【解決手段】ｎウエル２及びｐウエル３上にゲート絶縁膜５を形成し、ｎウエル２上のゲート絶縁膜５上にｐＭＯＳトランジスタ１１のしきい値制御用の第１金属膜６を、ｐウエル３上のゲート絶縁膜５上に第１金属膜６と異なる材料からなるｎＭＯＳトランジスタ１２のしきい値制御用の第２金属膜７を形成する。そして、第１金属膜６上に高融点金属シリサイドからなる第１ゲート電極８ｐを、第２金属膜７上に高融点金属シリサイドからなる第２ゲート電極８ｎを形成する。しきい値は金属膜６、７で定まるから安定する。この金属膜６は薄く、容易にパターニングできる。 （もっと読む）

【課題】安定した素子特性および良好な信頼性を実現する薄膜トランジスタおよびその製造方法、並びにそれらを用いた液晶表示装置を提供する。
【解決手段】薄膜トランジスタ１４は、透光性基板１上において、多結晶シリコンの半導体層３上に積層するゲート絶縁膜４およびゲート電極６、及び、上記半導体層３のソース領域８、ドレイン領域９およびチャネル領域１０を有する。そして、前記ゲート絶縁膜４は酸化シリコン膜４ａからなり、ゲート電極６の底面と接する上記酸化シリコン膜４ａの少なくとも表面は酸窒化シリコン層４ｂから成っている。ここで、ゲート電極６は、例えば５００℃程度の比較的に低温で酸化シリコン膜と化学反応する高融点金属材料を含んで構成されている。 （もっと読む）