【課題】電流が、縦方向、横方向、そして縦方向と連続的に流れる半導体装置において
縦方向並びに横方向の電流経路に係る電気抵抗を低減し、高効率、高性能な半導体装置を実現する。
【解決手段】本発明の半導体装置は、半導体基板の表面側にドレインを共有するＭＯＳ構造が２つ形成され、かつ、半導体基板の裏面側のＮ＋型ドレイン層７の内部に、一方のＭＯＳ構造のドレイン領域から他方のＭＯＳ構造のドレイン領域まで、延在して形成された複数の堀状の開口部４を有する。堀状の開口部４はＮ＋型ドレイン層７の内部の、Ｎ＋型ドレイン層７とＮ−型エピ層８の境界近傍まで、深く形成されている。そして、堀状の開口部４の中には裏面電極５と電気的に接続された、Ｎ＋型ドレイン層７に比べて抵抗の低い、金属電極６が形成されている。 （もっと読む）

【課題】プリ・メタル層間絶縁膜の構成法としては、オゾンＴＥＯＳによる酸化シリコン膜の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜後、高温リフローさせて平坦化した後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜を積層し、更にＣＭＰで平坦化することが考えられる。しかし、コンタクト・ホール形成プロセスにおいて、プリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。
【解決手段】本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化するものである。 （もっと読む）

【課題】 ジャンクションバリアショットキダイオード構造の特性を向上する。
【解決手段】 半導体装置の製造方法は、ｎ型の半導体基板にｐ型半導体領域をその上面の一部に露出するように形成するｐ型領域形成工程と、半導体基板の上面に露出するｎ型半導体領域にショットキ接触するショットキ電極を形成する第１電極形成工程と、半導体基板の上面に露出するｐ型半導体領域にオーミック接触するオーミック電極を形成する第２電極形成工程を備えている。オーミック電極は、ショットキ電極とは異なる材料によって形成される。そして、第１電極形成工程は、第２電極形成工程よりも先に実施される。 （もっと読む）

【課題】インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、ソース電極またはドレイン電極のコンタクト抵抗を低減した薄膜トランジスタ及びその作製方法を提供することを課題の一つとする。
【解決手段】ソース電極層及びドレイン電極層とＩＧＺＯ半導体層との間に、ＩＧＺＯ半導体層よりもキャリア濃度の高いバッファ層を意図的に設けることによってオーミック性のコンタクトを形成する。 （もっと読む）

【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【課題】表面平坦性に優れ、半導体基体との界面における組成の均一性に優れ、ショットキー接合層との十分に高い密着性が得られるオーミック接合層を備える半導体装置を提供する。
【解決手段】ｎ型のＳｉＣ半導体基体１と、ＳｉＣ半導体基体１の一方の主表面１ｂとオーミック接触するカソード電極５と、ＳｉＣ半導体基体１の他方の主表面１ａに形成されたｐ型ＳｉＣからなる第一半導体領域６ａと、他方の主表面１ａに形成されたｎ型ＳｉＣからなる第二半導体領域６ｂと、第一半導体領域１ａにオーミック接触するオーミック接合層７と、第二半導体領域６ｂにショットキー接触するショットキー接合層８とを備え、オーミック接合層７の二乗平均粗さが、２０ｎｍ以下である半導体装置とする。 （もっと読む）

【課題】多重露光技術において、マスクパタン形成時における工程の複雑化を防止し、設計データに従った均一な形状を形成するためのマスクパタンを効率的に生成する。
【解決手段】目的となる設計データ１０１において、先端部分１０３ａ,１０４ａで所定の離間距離をおいて対向する一対の線状設計パタン１０３，１０４について、設計データ上で仮想的に先端部分１０３ａ,１０４ａ間を接続する補助パタン１０５を配する処理を行い多重露光用マスクパタンを生成する。 （もっと読む）

【課題】ｈｉｇｈ−ｋ膜を含む絶縁膜及びメタルゲートを有するＭＩＳＦＥＴにおいて、フォトレジストパターンをマスクとして、ｈｉｇｈ−ｋ膜上のＴｉＮ膜にパターン転写するためのドライエッチングをする際、ｈｉｇｈ−ｋ膜およびｈｉｇｈ−ｋ膜上のＴｉＮ膜がプラズマによるダメージを受けるのを防ぐ。
【解決手段】ＳｉＮ膜５および第２のＴｉＮ膜６を加工マスクとして使い、ウェットエッチングによりパターン転写をすることで、ｈｉｇｈ−ｋ膜３およびｈｉｇｈ−ｋ膜３上のゲート電極である第１のＴｉＮ膜４が、プラズマに晒されることによるダメージを受けることを防ぎ、パターン転写の精密性を保持することができる。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】Ｐ型半導体層１１上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第２金属膜３ｂ、第３金属膜３ｃが形成されたＮチャンネルＭＩＳトランジスタ２１、及び、Ｎ型半導体層１０上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第３金属膜３ｃが形成されたＰチャンネルＭＩＳトランジスタ２０を具備した半導体装置。 （もっと読む）

【課題】動作速度の向上を実現し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたチャネル領域４４上にゲート絶縁膜１８を介して形成されたゲート電極２０ｂと、ゲート電極の側壁部分に形成されたサイドウォール絶縁膜２６と、ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層３８と、ソース／ドレイン拡散層に埋め込まれ、半導体基板と格子定数が異なる半導体層５２とを有し、半導体層は、半導体基板のうちのサイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部５４と、半導体基板のうちのサイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部５６とを有している。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。 （もっと読む）

【課題】 残留有機物の除去、及びゲート絶縁膜のダメージ回復を目的として、酸化性雰囲気でＲＴＡを行うと、ゲート絶縁膜の端面から内側に向かってバーズビークが発生してしまう。
【解決手段】 （ａ）半導体基板(10)の上に絶縁膜(14)を形成する。（ｂ）絶縁膜の上に導電膜(15)を形成する。（ｃ）導電膜及び絶縁膜をパターニングする。（ｄ）工程（ｃ）の後、半導体基板の少なくとも表層部を加熱する。工程（ｄ）において、半導体基板の表層部の温度が第１の温度に到達するまでの少なくとも一部の第１の期間は、半導体基板が配置された空間に酸素ガスと不活性ガスとを供給しておき、第１の温度を超えた後は、酸素ガスの供給を停止させておく。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】従来の半導体装置の製造方法には、さらなる効率化が困難であるという課題がある。
【解決手段】第１基板４１に設けられた第１半導体層５１の表示面側に、平面視で第１半導体層５１の一部に重なる第１導電パターン１０７を形成する工程と、第１導電パターンをマスクとして第１半導体層５１に不純物を注入する第１注入工程と、前記第１注入工程の後に、第１導電パターン１０７の一部を除去して、第１導電パターン１０７と第１半導体層５１とが平面視で重なる領域である第１重畳領域１１３ａを縮小する縮小工程と、前記縮小工程の後に、ゲート電極部５７をマスクとして第１半導体層５１に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】製造工程を単純化させて製造コストを低減できるキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法を提供する。
【解決手段】（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）半導体層及び第１キャパシタ電極を覆う絶縁膜、（ｉｉｉ）絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極、及び第１キャパシタ電極に対応する第２キャパシタ電極を具備し、ゲート電極の厚さは、第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法である。 （もっと読む）

【課題】同一基板上に複数のトランジスタを備え、各トランジスタの動作特性を劣化させることなく、各々に適切な閾値電圧を設定することのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域２により分離された第１および第２のトランジスタ領域１０、２０を有する半導体基板１と、第１および第２のトランジスタ領域１０、２０において、半導体基板上１に形成された不純物拡散抑制層１２、２２と、不純物拡散抑制層１２、２２上に形成されたエピタキシャル結晶層１３、２３と、を有し、不純物拡散抑制層２２の厚さは、不純物拡散抑制層１２の厚さよりも厚く、チャネル領域１１に含まれる導電型不純物は、エピタキシャル結晶層１３中の領域における濃度が、半導体基板１中の領域における濃度よりも低く、チャネル領域２１に含まれる導電型不純物は、エピタキシャル結晶層２３中の領域における濃度が、半導体基板１中の領域における濃度よりも低い。 （もっと読む）

【課題】ＭＯＳＦＥＴを安定して動作させるとともに、ＳＢＤ領域における耐圧の低下を防ぐことのできる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳＦＥＴ領域１０とＳＢＤ領域２０とが配置されているｎ＋型半導体基板１と、ｎ＋型半導体基板１上に設けられたｎ型エピタキシャル層２とを備える。ＭＯＳＦＥＴ領域１０は、ｐ型ベース領域３に設けられ第１の不純物濃度を有するｐ＋型拡散領域５を備える。ＳＢＤ領域２０は、ｎ型エピタキシャル層２の上面に設けられ第２の不純物濃度を有するｐ型拡散領域２１を備える。ｐ型拡散領域２１の有する第２の不純物濃度は、ｐ＋型拡散領域５の有する第１の不純物濃度よりも低い。 （もっと読む）