【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。
【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】不純物の注入量及びチャネル領域中の不純物濃度を容易に制御する。動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供する。
【解決手段】Ｆｉｎ状の半導体基板の部分に犠牲酸化膜を形成した後、マスクパターンをマスクに用いて半導体基板に不純物を注入する。この後、犠牲酸化膜を除去して、半導体基板を露出させた後、露出した半導体基板上にゲート絶縁膜を形成する。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】アルミニウム膜のウェットエッチングは、等方性のエッチング特性が知られているが、ウエハを高速回転させているため、回転に伴う異方性が現れるため、ウエハ外周部の配線形状を管理することが困難であった。
【解決手段】アルミニウム膜のウエット・エッチングにおいて、フルコーンノズルを２本搭載し、１本のノズルをウエハ全面へ薬液が塗布可能な位置に設置し、もう１本のノズルを薬液濃度が薄くなるウエハ中心部（ウエハ直近の位置）に設置し同時に薬液を塗布することにより、回転数依存が少なくエッチングレート均一性を向上することが可能とするものである。 （もっと読む）

【課題】コンタクト抵抗をより一層低減することができる半導体装置及びその製造方法を提供する。
【解決手段】コンタクトホール２２の側面及び下面並びに層間絶縁膜２１上にバリアメタル膜２３を形成する。次に、バリアメタル膜２３を覆うニッケル膜２４をスパッタリング法により形成する。次に、ニッケル膜２４を覆うと共に、コンタクトホール２２を埋め込むタングステン膜２５を熱ＣＶＤ法により形成する。そして、ＣＭＰ法により層間絶縁膜２１上のバリアメタル膜２３、ニッケル膜２４及びタングステン膜２５を除去する。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
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【課題】順方向特性のばらつきを低減し、特性の揃った炭化珪素半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における炭化珪素半導体装置の製造方法は、（a）炭化珪素基板１を準備する工程と、（b）炭化珪素基板１の一主面上にエピタキシャル層２を形成する工程と、（c）エピタキシャル層２上に保護膜１０を形成する工程と、（d）炭化珪素基板１の他の主面上に第１の金属層６を形成する工程と、（e）炭化珪素基板１に所定の温度で熱処理し、第１の金属層６と炭化珪素基板１の他の主面との間にオーミック接合を形成する工程と、（f）工程（e）の後、保護膜１０を除去する工程と、（g）工程（f）の後、エピタキシャル層２上に第２の金属層５を形成する工程と、（h）工程（g）の後、炭化珪素基板１を４００℃以上６００℃以下で熱処理し、第２の金属層５とエピタキシャル層２との間にショットキ接合を所望特性に形成する工程とを備える。 （もっと読む）

【課題】 ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供すること
【解決手段】
半導体装置の製造過程で用いられる薄膜であって、この薄膜は、珪素、ゲルマニウム、および酸素を含む。 （もっと読む）

【課題】縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。
【解決手段】第１の導電型のゲート電極（２）を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱（３，４，５）の周りに形成されたゲート絶縁膜（１８）を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給（６）を、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱（８）を介して行う。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる、半導体装置を提供する。
【解決手段】Ｎ型エピタキシャル層３の表層部には、Ｐ^＋型のボディ領域４が形成されている。ボディ領域４の表層部には、Ｎ^＋型のソース領域７がボディ領域４の周縁との間に間隔を空けて形成されている。Ｎ型エピタキシャル層３上には、ゲート絶縁膜８が、チャネル形成領域５の表面およびチャネル形成領域５の表面に隣接するＮ型エピタキシャル層３の表面に跨って形成されている。ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート絶縁膜８は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。 （もっと読む）

【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】ゲート電極の形成後に酸化処理および酸化膜除去処理からなる洗浄処理が行われても、ゲート電極の表面が半導体層の表面よりも下がるのを防止することができる構造の半導体装置を提供する。
【解決手段】半導体装置１では、エピタキシャル層３の基層部がＮ⁻型領域４をなし、エピタキシャル層３には、そのＮ⁻型領域４に接して、Ｐ⁻型のボディ領域５が形成されている。ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通して、その最深部がＮ⁻型領域４に達している。そして、ゲート電極８の表面は、耐酸化性のＷ膜２８により被覆されている。 （もっと読む）

【課題】製造工程を簡略化する。
【解決手段】一枚の絶縁性基板３上にｎチャネル型ＭＯＳトランジスタ２１およびｐチャネル型ＭＯＳトランジスタ２２からなる相補型半導体装置を形成する製造方法において、ｎチャネル型ＭＯＳトランジスタ２１のチャネル領域７と接合するソース領域５Ｓおよびドレイン領域５Ｄのいずれか一方をショットキー接合とし、他方をｐ−ｎ接合とする際、前記ｐ−ｎ接合を前記ショットキー接合より先の工程で形成する。 （もっと読む）

【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。
【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。 （もっと読む）

【課題】チャネル領域に歪みを与えてキャリア移動度を向上させつつ、ソース・ドレイン領域またはソース・ドレイン領域とシリサイド層の界面における電気抵抗の増加を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域の両側に形成され、前記チャネル領域に歪みを与える第１の結晶を含むソース・ドレイン・エクステンション領域と、前記ソース・ドレイン・エクステンション領域に隣接した前記チャネル領域と反対側の領域に形成され、内部の電気抵抗が前記第１の結晶よりも小さい性質と、シリサイドとの界面における電気抵抗が前記第１の結晶よりも小さい性質との少なくともいずれか一方を有する第２の結晶を含むソース・ドレイン領域と、を含む。 （もっと読む）

【課題】導電型が異なるＭＩＳトランジスタにそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造できるようにする。
【解決手段】半導体基板１１のｎ型トランジスタ領域Ａの上に、サイドウォール２４ａ及びｎ型ゲート電極１６を覆うように応力歪み生成膜２７を形成する。その後、半導体基板１１を加熱することにより、応力歪み生成膜２７によりｎ型トランジスタ領域Ａの活性領域１１ａに応力歪みを与える。続いて、ｎ型トランジスタ領域Ａにおいては応力歪み生成膜２７をマスクとし、ｐ型トランジスタ領域Ｂにおいてはｐ型ゲート電極１７及びサイドウォール２４ｂをマスクとして、活性領域１１ｂの上部をエッチングすることにより、活性領域１１ｂにおけるサイドウォール２４ｂの外側方にリセス部１４ａを形成する。その後、形成されたリセス部１４ａに、シリコンゲルマニウムからなる半導体層２８Ａを形成する。 （もっと読む）