トランジスタ、半導体装置、半導体装置の製造方法
【課題】 占有面積を拡大することなく特性バラツキの抑制を可能にする半導体装置及びその製造方法を提供する。
【解決手段】 低濃度Ｐ型の半導体基板１の上層にゲート酸化膜３を形成した後、ゲート酸化膜３上層にＰ型のゲート電極４を形成する。その後、ゲート酸化膜３及びゲート電極４をマスクとしてＮ型の不純物イオンを注入することで、Ｎ型のソース・ドレイン拡散領域６を複数離間形成する。その後、半導体基板１及びゲート電極４の上層に層間絶縁膜７を形成した後、各ソース・ドレイン拡散領域６及びゲート電極４夫々との電気的接続を確保する複数のコンタクトプラグ８を形成する。その後、所望の閾値電圧となるよう、コンタクトプラグ８を介してソース・ドレイン拡散領域６とゲート電極４の間に所定の高電圧を印加してゲート酸化膜３内に正電荷を注入する。
【解決手段】 低濃度Ｐ型の半導体基板１の上層にゲート酸化膜３を形成した後、ゲート酸化膜３上層にＰ型のゲート電極４を形成する。その後、ゲート酸化膜３及びゲート電極４をマスクとしてＮ型の不純物イオンを注入することで、Ｎ型のソース・ドレイン拡散領域６を複数離間形成する。その後、半導体基板１及びゲート電極４の上層に層間絶縁膜７を形成した後、各ソース・ドレイン拡散領域６及びゲート電極４夫々との電気的接続を確保する複数のコンタクトプラグ８を形成する。その後、所望の閾値電圧となるよう、コンタクトプラグ８を介してソース・ドレイン拡散領域６とゲート電極４の間に所定の高電圧を印加してゲート酸化膜３内に正電荷を注入する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ、半導体装置、及び半導体装置の製造方法に関し、特にＭＯＳトランジスタの構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶パネル駆動用のドライバＩＣに対する多出力化並びに高品位化の要求が強くなっている。このためドライバＩＣが有する差動回路等に用いられる２個１組のトランジスタ（以下、「ペアトランジスタ」と記載）の性能バラツキに関する問題が顕在化してきている。これを受けて、ペアトランジスタの性能バラツキを低減する手法が、これまでにも種々開発・提案されてきている。
【０００３】
例えば、加工面からのバラツキ低減法としては、ダミーゲートを設けることにより粗密によるゲート長バラツキを低減する方法（例えば、特許文献１、２参照）、ダミートランジスタを設けることで性能バラツキを低減する方法（例えば、特許文献３参照）、ゲート加工を複数行う等のエッチング工程の工夫によりゲート寸法バラツキを低減する方法（例えば、特許文献４参照）が既に提案されている。
【０００４】
又、製造工程におけるチャージアップ起因の特性バラツキを低減する方法として、チャージアップを抑止するための保護ダイオードを設ける方法（例えば、特許文献５参照）、均一にチャージアップさせることで特性を均一化する方法（例えば、特許文献６、７参照）が既に提案されている。
【０００５】
更に、別の方法としては、複数のトランジスタで一のトランジスタを構成することによりバラツキを平均化させて、バラツキの低減を図る方法が提案されている（例えば、特許文献８参照）。特許文献８に記載の方法は、製造時に発生するバラツキ程度を抑制するという方法ではなく、発生したバラツキを平均化することでペアトランジスタ間の特性差を小さくすることによって素子間のバラツキを低減させる方法であり、製造時に発生するバラツキの抑制が困難であるような場合にも利用することができる点で有用な技術である。
【０００６】
以下、特許文献８に記載の技術（以下、単に「従来技術」と記載）を、図７を参照して説明する。図７は、従来技術を用いて製造された半導体装置の概略平面図である。又、図８は、ペアトランジスタを用いて構成される回路例として、いわゆる差動増幅回路の回路図を示す。
【０００７】
図７に示される半導体装置１００は、２つのトランジスタＡ１とＡ２により、例えば、図８に示される差動増幅回路１５０が有する一のペアトランジスタ１６０の内の一方のトランジスタ１６０Ａを構成し、別の２つのトランジスタＢ１とＢ２により、ペアトランジスタ１６０の内の他方のトランジスタ１６０Ｂを構成する。即ち、一対のトランジスタで構成されるトランジスタ（部分ペアトランジスタ）を２個有し、これら２個の部分ペアトランジスタによってペアトランジスタを形成している。尚、以下では、混乱を避けるため、構成単位が最小のトランジスタのみを単に「トランジスタ」と記載し、このトランジスタ２個によってペアトランジスタの一部を構成する構成要素を、「部分ペアトランジスタ」と記載する。即ち、図７によれば、２個のトランジスタにより部分ペアトランジスタが構成され、２個の部分ペアトランジスタによってペアトランジスタが構成されることとなる。
【０００８】
図７では、半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域が２行×２列のマトリクス状に設けられている。
【０００９】
活性領域１１７ＡがトランジスタＡ１のドレイン拡散領域を形成し、活性領域１１５ＡがトランジスタＡ１のソース拡散領域を形成する。又、活性領域１１７Ａ’がトランジスタＡ２のドレイン拡散領域を形成し、活性領域１１５Ａ’がトランジスタＡ２のソース拡散領域を形成する。
【００１０】
更に、活性領域１１７ＢがトランジスタＢ１のドレイン拡散領域を形成し、活性領域１１５ＢがトランジスタＢ１のソース拡散領域を形成する。又、活性領域１１７Ｂ'がトランジスタＢ２のドレイン拡散領域を形成し、活性領域１１５Ｂ'がトランジスタＢ２のソース拡散領域を形成する。
【００１１】
そして、トランジスタＡ１のドレイン拡散領域１１７ＡとトランジスタＡ２のドレイン拡散領域１１７Ａ’は、互いに配線１１８Ａで接続されており、同様に、トランジスタＢ１のドレイン拡散領域１１７ＢとトランジスタＢ２のドレイン拡散領域１１７Ｂ'は、互いに配線１１８Ｂで接続されている。
【００１２】
又、トランジスタＡ１のソース拡散領域１１５Ａ、トランジスタＡ２のドレイン拡散領域１１５Ａ'、トランジスタＢ１のソース拡散領域１１５Ｂ、及びトランジスタＢ２のドレイン拡散領域１１５Ｂ'は、夫々互いに配線１１６で接続されている。
【００１３】
又、トランジスタＡ１のソース・ドレイン間（１１７Ａ−１１５Ａ間）の半導体基板領域の上層には、ゲート酸化膜（例えばＳｉＯ２膜）を介してゲート電極１１３Ａが形成されている。同様に、トランジスタＡ２のソース・ドレイン間（１１７Ａ’−１１５Ａ’間）の半導体基板領域の上層には、ゲート酸化膜を介してゲート電極１１３Ａ’が形成されている。
【００１４】
更に同様に、トランジスタＢ１のソース・ドレイン間（１１７Ｂ−１１５Ｂ間）の半導体基板領域の上層には、ゲート酸化膜を介してゲート電極１１３Ｂが形成されており、トランジスタＢ２のソース・ドレイン間（１１７Ｂ'−１１５Ｂ'間）の半導体基板領域１１２Ｂ'の上層には、ゲート酸化膜を介してゲート電極１１３Ｂ'が形成されている。
【００１５】
尚、ゲート電極１１３Ａ及び１１３Ａ’には配線１１４Ａが、ゲート電極１１３Ｂ及び１１３Ｂ’には配線１１４Ｂが、夫々接続されている。
【００１６】
各トランジスタＡ１、Ａ２、Ｂ１、Ｂ２は、何れも基板上の活性領域内に形成される。即ち、この活性領域の形成時のバラツキにより、各トランジスタのチャネル幅にバラツキが生じる。又、各ゲート電極１１３Ａ、１１３Ａ’、１１３Ｂ、１１３Ｂ’の形成時に際し、フォトリソグラフィ時の近接効果やドライエッチング時のローディング効果により各トランジスタのゲート寸法にもバラツキが生じる。これらのバラツキは、製造時において発生するバラツキであり、このバラツキを完全に消滅させることは困難である。従って、この製造時のバラツキに起因して、各トランジスタの電流特性に変動が生じるのは不可避である。
【００１７】
しかし、図８に示されるペアトランジスタ１６０を図７に示される構成によって実現することで、ペアトランジスタ１６０を構成する各部分ペアトランジスタ１６０Ａ、１６０Ｂが、夫々並列に接続された２個のトランジスタ（Ａ１及びＡ２、Ｂ１及びＢ２）で構成されるため、前記のようなトランジスタ形成時のバラツキが平均化され、これによって部分ペアトランジスタ１６０Ａと１６０Ｂの間の特性バラツキを低減させることができる。
【００１８】
尚、図７では、トランジスタを２行×２列のマトリクス状に配置し、紙面上左側のトランジスタ（Ａ１及びＡ２）を部分ペアトランジスタ１６０Ａとし、紙面右側のトランジスタ（Ｂ１及びＢ２）を部分ペアトランジスタ１６０Ｂとしてペアトランジスタ１６０を構成したが、配置するトランジスタ数や配置方法を変えても同様の効果を得ることができる。
【００１９】
【特許文献１】特開２０００−２０８７０１号公報
【特許文献２】特開平９−１４８５７３号公報
【特許文献３】特開２００１−２７４２５８号公報
【特許文献４】特開２００７−０６６９５８号公報
【特許文献５】特開２００２−１４１４２１号公報
【特許文献６】特開２００２−０５０６９６号公報
【特許文献７】特開２００３−０３７１８１号公報
【特許文献８】特開２００５−０８６１２０号公報
【非特許文献１】Tomohisa Mizuno, Jun-ichi Okamura, Akira Toriumi, "Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET's", IEEE Electron Devices, Vol.41, No.11, Nov., 1994
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記特許文献８に記載の方法によれば、ペアトランジスタ間の特性差を小さくすることができるため、上記特許文献１〜７に記載のような方法を用いることで製造時のバラツキを抑制することが困難な場合であってもペアトランジスタを構成する各トランジスタ素子間のバラツキを低減させることができる。
【００２１】
しかし、上記特許文献８に記載の方法の場合、複数のトランジスタによって一つの部分ペアトランジスタ、即ちペアトランジスタの内の一方が実現される。このため、差動増幅回路に必要なペアトランジスタを実現するためには、従来よりも多くのトランジスタが必要となり、占有面積が増大してしまう。従って、上記特許文献８に記載の方法は、チップ面積の小さいドライバＩＣ等に利用される差動増幅回路に対して用いることができないという問題がある。
【００２２】
本発明は、上記の問題点に鑑み、占有面積を拡大することなく特性バラツキの抑制を可能にする半導体装置の製造方法を提供することを目的とする。又、本発明は、占有面積の拡大を抑制しながらも特性バラツキの低減が可能なトランジスタ並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上層にゲート酸化膜を形成した後、前記ゲート酸化膜の上層に前記第１導電型のゲート電極を形成する第１工程と、前記第１工程終了後、前記ゲート酸化膜及び前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物イオンを注入することで、前記第２導電型のソース・ドレイン拡散領域を複数離間形成する第２工程と、前記第２工程終了後、前記半導体基板及び前記ゲート電極の上層に層間絶縁膜を形成した後、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々との電気的接続を確保する複数のコンタクトプラグを形成する第３工程と、前記第３工程終了後、前記コンタクトプラグを介して前記ソース・ドレイン拡散領域と前記ゲート電極の間に所定の高電圧を印加することで、前記ゲート酸化膜内に正電荷或いは負電荷を注入する第４工程と、を有し、前記半導体基板の不純物濃度が、前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が、前記第４工程を行わずに製造された比較用トランジスタと同一の閾値電圧となるように、前記比較用トランジスタを構成する半導体基板よりも低濃度に設定されていることを第１の特徴とする。
【００２４】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、ゲート酸化膜内に電荷を注入することで前記ゲート電極及び前記ソース・ドレイン拡散領域を備えてなるトランジスタの閾値電圧を調整することができる。従って、低濃度にドープされた半導体基板によってチャネル領域を構成してトランジスタ素子を製造した後に、前記第４工程において前記所定の高電圧を印加することで、所望の閾値電圧となるように調整することができる。チャネル濃度が高濃度になると閾値電圧のバラツキ程度が増大することが知られている（下記数１参照）。従って、上記第１の特徴によれば、チャネル領域の濃度を低濃度にしながらも所望の閾値電圧を示すトランジスタを実現することができ、閾値電圧のバラツキを抑制できる。
【００２５】
又、従来のようにゲート電極のゲート長を大きくすることなく閾値電圧のバラツキが抑制できるため、占有面積の拡大を抑制しながらも閾値電圧のバラツキが低減された半導体装置を実現することができる。
【００２６】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程において、前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が予め定められた所望の値となるような条件下で前記高電圧を印加することを第２の特徴とする。
【００２７】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４工程において、差動増幅回路を構成する対となる１組のトランジスタ夫々の前記ソース・ドレイン拡散領域と前記ゲート電極の間に共通の前記高電圧を印加することを第３の特徴とする。
【００２８】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、閾値電圧のバラツキが抑制されたトランジスタを対として一組備えて差動増幅回路を構成するため、差動増幅回路全体として電気的特性のバラツキが抑制される。更に、前記第４工程において、対となる１組のトランジスタ夫々に対して共通に前記高電圧を印加することで、双方のトランジスタの閾値電圧そのものも同程度の値に設定することができる。従って、対となる１組のトランジスタ夫々の閾値電圧そのものを同程度に値に設定しながらも、閾値電圧のバラツキを抑制することができるため、電気的特性のバラツキが低減された差動増幅回路を実現することができる。
【００２９】
又、本発明に係るトランジスタは、第１導電型の半導体基板上に離間して複数形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、離間して形成された前記各ソース・ドレイン拡散領域に挟まれた領域に係る前記半導体基板の上層に形成されたゲート酸化膜と、前記ゲート酸化膜の上層に形成された前記第１導電型のゲート電極と、前記半導体基板及び前記ゲート電極の上層に形成された層間絶縁膜と、前記層間絶縁膜を貫通するように形成され、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々に対して電気的に接続されたコンタクトプラグと、を備えてなり、前記ゲート酸化膜が、前記第１導電型がＰ型である場合には１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷を有し、前記第１導電型がＮ型である場合には同密度範囲の負電荷を有することを第１の特徴とする。
【００３０】
本発明に係るトランジスタの上記第１の特徴構成によれば、ゲート酸化膜内に有する正電荷又は負電荷によって閾値電圧が決定されることとなる。従って、低濃度にドープされた半導体基板によってチャネル領域を形成した場合であっても所望の閾値電圧を有するトランジスタが実現できる。チャネル濃度が高濃度になると閾値電圧のバラツキ程度が増大することが知られているところ（下記数１参照）、低濃度にドープされた半導体基板によってチャネル領域を構成し、閾値電圧の調整をゲート酸化膜内に注入する正電荷又は負電荷の量によって行うことで、閾値電圧のバラツキが抑制されたトランジスタを実現することが可能となる。
【００３１】
又、上記第１の特徴構成によれば、ゲート電極のゲート長を大きくすることなく、即ち占有面積を拡大することなく閾値電圧のバラツキを抑制できる。
【００３２】
又、本発明に係るトランジスタは、上記第１の特徴構成に加えて、前記半導体基板の不純物濃度が５×１０１４〜５×１０１６／ｃｍ３であることを第２の特徴とする。
【００３３】
又、本発明に係る半導体装置は、上記特徴構成を有するトランジスタを対となるように１組備えて構成される差動増幅回路を有することを特徴とする。
【００３４】
本発明に係る半導体装置の上記特徴構成によれば、特性バラツキが抑制されたトランジスタを一対として備えてなる差動増幅回路を、占有面積の拡大を抑制しながらも実現することができる。
【発明の効果】
【００３５】
本発明の構成によれば、占有面積を拡大することなく特性バラツキが抑制されたトランジスタ並びに半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
以下において、本発明に係るトランジスタ及び半導体装置（以下、適宜「本発明装置」と総称する）、並びにその製造方法（以下、適宜「本発明方法」と称する）の実施形態について図面を参照して説明する。
【００３７】
図１は、本発明装置の概略断面構造図である。図１に示される本発明装置２０は、Ｐ型半導体基板１、Ｐ型埋め込み拡散層２、ゲート酸化膜３、Ｐ型にドープされたゲート電極４、Ｎ型ソース・ドレイン拡散領域６、層間絶縁膜７、コンタクトプラグ８、配線層９、パッシベーション膜１０を備えて構成される。尚、高濃度不純物層２は、ソース・ドレイン拡散領域６からの空乏層の伸びを抑制して短チャネル効果を抑制するために設けられたものであって、必ずしも必須の構成要素ではない。
【００３８】
本発明装置２０においては、製造工程時にゲート酸化膜３内に対して予め１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷が注入されている。又、半導体基板１は１×１０１５／ｃｍ３程度の不純物濃度で構成されており、半導体基板１の一部領域がチャネル領域を形成する。
【００３９】
本発明装置（トランジスタ）２０の構成によれば、製造工程時にゲート酸化膜３に対して電荷注入処理を行うため、チャネル領域内の不純物濃度をある程度低下させても、所望の閾値電圧となるように設定することができる。
【００４０】
ここで、上記非特許文献１によれば、閾値電圧Ｖｔｈのバラツキσ（Ｖｔｈ）は、ゲート酸化膜３の膜厚をＴｏｘ、チャネル濃度をＮａ、ゲート電極４のゲート長をＬ、ゲート電極４のゲート幅をＷとすると、以下の（数１）で表される。尚、ｋは定数である。
【００４１】
【数１】
【００４２】
即ち、（数１）によれば、チャネル濃度Ｎａを低くすることで、バラツキσ（Ｖｔｈ）の値を小さくすることができる。一方で、チャネル濃度Ｎａは閾値電圧Ｖｔｈそのものにも影響を与える。従って、所望の閾値電圧Ｖｔｈを実現させるためにはチャネル濃度Ｎａをある一定の濃度よりも低下させることができなかった。
【００４３】
しかし、本発明装置２０のように、製造工程時にゲート酸化膜３内に電荷を注入することで、その注入量によって閾値電圧Ｖｔｈを調整することが可能となる。このため、ゲート酸化膜３内に電荷を注入しない従来の構成よりもチャネル濃度Ｎａを低くすることができる。よって、（数１）に示すとおり、閾値電圧のバラツキσ（Ｖｔｈ）を低くすることができる。
【００４４】
更に、本発明装置（トランジスタ）を一対として備える（２０ａ、２０ｂ）ことで差動増幅回路３０を構成する場合（図２参照）、各トランジスタ（２０ａ、２０ｂ）に対して共通の条件でゲート酸化膜３内に電荷を注入することで、両トランジスタの閾値電圧のバラツキσ（Ｖｔｈ）を抑制しつつ、同程度の閾値電圧Ｖｔｈに設定することができる。
【００４５】
即ち、本発明装置２０によれば、閾値電圧のバラツキを抑制しながらも、所望の閾値電圧を示すトランジスタを実現することができる。従って、このようなトランジスタを一対（２０ａ、２０ｂ）備えることで、閾値電圧のバラツキが抑制された差動増幅回路２１を実現することができる。特に、図７に示すように、複数のトランジスタによって一のトランジスタを構成する必要がないため、占有面積の拡大を抑制しながら閾値電圧のバラツキの抑制が可能となる。
【００４６】
以下、図面を参照して本発明装置２０の製造方法について説明する。図３は、本発明方法を用いて本発明装置２０を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図３（ａ）〜（ｇ）に分けて図示している。又、図４は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。
【００４７】
まず、図３（ａ）に示すように、Ｐ型半導体基板１にＰ型イオン（例えばＢイオン）を注入エネルギ１００〜１５０ｋｅＶでドーズ量１×１０１３〜５×１０１３／ｃｍ２、及び注入エネルギ５０〜１００ｋｅＶでドーズ量１×１０１２〜５×１０１２／ｃｍ２でイオン注入を行って、埋め込み拡散層２を形成する（ステップ＃１）。図５は、ステップ＃１に係るイオン注入処理終了後の深さ方向に対する不純物濃度分布を示すグラフである。図５に示すように、特に深さ０．３μｍ付近において高濃度層が形成され、これによって後の工程で形成されるソース・ドレイン拡散領域６の空乏層の伸びを抑制し、短チャネル効果の発生を防止することができる。
【００４８】
次に、図３（ｂ）に示すように、基板表面を酸化して膜厚５〜１０ｎｍ程度の酸化膜３を成膜した後（ステップ＃２）、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜４を膜厚１００〜３００ｎｍ程度成膜する（ステップ＃３）。その後、図３（ｃ）に示すように、Ｐ型イオン（例えばＢイオン）を注入エネルギ１０〜５０ｋｅＶでドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件下でイオン注入を行って、ポリシリコン膜４をＰ型にドープする（ステップ＃４）。
【００４９】
次に、図３（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニング処理を行い、ゲート酸化膜３及びゲート電極４を形成する（ステップ＃５）。例えばゲート長が０．２〜０．４μｍとなるようにゲート電極４を形成する。
【００５０】
次に、図３（ｅ）に示すように、ゲート電極４をマスクとしてＮ型イオン（例えばＡｓイオン）を注入エネルギ１０〜５０ｋｅＶでドーズ量１×１０１５〜１×１０１６／ｃｍ２程度でイオン注入を行って、ソース・ドレイン拡散領域６を形成する（ステップ＃６）。
【００５１】
次に、図３（ｆ）に示すように、公知の方法で層間絶縁膜７を成膜した後、ゲート電極４の一部上面とソース・ドレイン拡散領域６の一部上面に電気的に接続するようにコンタクトプラグ８を形成する（ステップ＃７）。その後、配線層９を形成した後、全面にパッシベーション膜１０を成膜する（ステップ＃８）。ステップ＃１〜＃８を経て、ＮチャネルＭＯＳトランジスタが製造される。
【００５２】
そして、ステップ＃８の終了後、図３（ｇ）に示すように、各配線層９を介してゲート電極４とソース・ドレイン拡散領域６の間に高電圧を印加する（ステップ＃９）。一例としては、ゲート電極４に印加する電圧Ｖｇ＝０Ｖ、ソース拡散領域に印加する電圧Ｖｓ＝６．５Ｖ、ドレイン拡散領域に印加する電圧Ｖｄ＝６．５Ｖ程度とし、更に半導体基板１に対しても電圧Ｖｓｕｂ＝６．５Ｖを印加する。このような電圧状態とすることで、ゲート電極４とソース・ドレイン拡散領域６の間に５〜１０ＭＶ／ｃｍ程度の高電界が生じる。このような電界状態を３０分程度維持することで、ゲート酸化膜３内に正の固定電荷を１．１×１０１０〜９×１０１０個／ｃｍ２注入する。
【００５３】
図６は、ステップ＃９に係る電圧印加処理における電圧印加時間と閾値電圧Ｖｔｈの変動量（ΔＶｔｈ）の関係をグラフにしたものである。印加時間を長くすることにより閾値電圧Ｖｔｈを大きく変動させることができる。即ち、ステップ＃９において印加時間を適宜設定して閾値電圧を調整することで、所望の閾値電圧Ｖｔｈを実現させることができる。更に、印加電圧は、ゲート酸化膜３の膜厚や半導体基板１の不純物濃度等の形成条件によって適宜変更するものとして良い。
【００５４】
ステップ＃１〜＃９に係る工程を経て製造されたトランジスタによれば、ゲート電極４のゲート長を大きくすることなく閾値電圧Ｖｔｈのバラツキを抑制することができる。従来方法の下で、ゲート電極４のゲート長Ｌ＝０．３μｍ、ゲート電極４のゲート幅Ｗ＝１０μｍ、チャネル濃度Ｎａ＝５×１０１７／ｃｍ３、ゲート酸化膜３の膜厚Ｔｏｘ＝７ｎｍの条件で製造した場合、閾値電圧Ｖｔｈ＝０．６３Ｖ程度を示す。これに対し、本発明方法によれば、ステップ＃９に係る電圧印加処理を行うことにより、同サイズのゲート電極４、ゲート酸化膜３の下で、半導体基板１と同様の不純物濃度であるチャネル濃度Ｎａ＝１×１０１５／ｃｍ３の条件で製造しても同程度（０．６３Ｖ）の閾値電圧Ｖｔｈを示す半導体装置２０を実現することができる。尚、電圧印加処理を行わない場合には、チャネル濃度Ｎａ＝１×１０１５／ｃｍ３で製造された半導体装置２０の閾値電圧はＶｔｈ＝０．９２Ｖ程度と高くなる。
【００５５】
即ち、ステップ＃９に係る電圧印加処理を行うことによって、従来と比べて低濃度（５×１０４〜５×１０６／ｃｍ３）のチャネル濃度Ｎａの下でも所望の閾値電圧を示す半導体装置２０を実現することが可能となる。これにより、上記（数１）より閾値電圧Ｖｔｈのバラツキσ（Ｖｔｈ）の値を小さくすることができる。従って、ゲート電極長を大きくすることなくバラツキσ（Ｖｔｈ）の値を小さくできるため、占有面積を拡大することなくバラツキが抑制された半導体装置を実現できる。上記数値例の下で製造した場合には、バラツキσ（Ｖｔｈ）の大きさを（１×１０１５／５×１０１７）１／４≒０．２１倍に抑制することができる。
【００５６】
尚、上記条件で半導体装置２０を製造した場合、即ち、ゲート酸化膜３の面積Ｓ＝Ｌ・Ｗ＝（０．３×１０−６）（１０×１０−６）＝３×１０−１２〔ｍ２〕＝３×１０−８〔ｃｍ２〕、面積密度ｄ＝１．１×１０１０〜９×１０１０〔個／ｃｍ２〕の条件下でゲート酸化膜３内に正の固定電荷を注入した場合には、ゲート酸化膜３内にＳ・ｄ＝３．３×１０２〜２．７×１０３〔個〕の固定電荷が存在することとなる。
【００５７】
特に、本発明の場合、ゲート電極２とソース・ドレイン拡散領域６の間に高電圧を所定時間印加するのみで良いため、追加的に複雑な工程を必要とするものではない。更に、従来の製造方法と組み合わせて用いることができるため、閾値電圧のバラツキ抑制方法として汎用性が高く有用である。
【００５８】
尚、図２に示すように、本発明方法を用いて製造したトランジスタを一対備えることで差動増幅回路を構成する場合には、ステップ＃９において、両トランジスタ（２０ａ、２０ｂ）に対して同一の電圧条件の下で電圧印加を行うことが好ましい。このようにすることで、一対のトランジスタの双方に対して閾値電圧のバラツキ程度を同程度に抑制することができると共に、その閾値電圧を同程度に設定することができる。
【００５９】
又、上述の実施形態では、ＮチャネルＭＯＳトランジスタの場合を例に挙げて説明を行ったが、ＰチャネルＭＯＳトランジスタの場合においても不純物の導電型並びに印加電圧の各極性を反転させることで同様に実現することが可能である。即ち、上記実施形態のように、低濃度の半導体基板によってチャネル領域を形成する場合においては、ステップ＃９においてソース・ドレイン拡散領域６に対してゲート電極４の電位が十分高くなるように電圧を印加して、ゲート酸化膜３に対して負電荷を注入すれば良い。これによって、ＰチャネルＭＯＳトランジスタの場合も、チャネル領域の濃度を低濃度にしつつ所望の閾値電圧に設定することができ、これによって閾値電圧のバラツキを抑制することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体装置の概略断面構造図
【図２】本発明に係る半導体装置を備えた差動増幅回路の回路ブロック図
【図３】本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図
【図４】本発明方法を用いて半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図５】本発明方法の一工程であるイオン注入処理終了後の深さ方向に対する不純物濃度分布を示すグラフ
【図６】本発明方法の一工程である電圧印加処理における電圧印加時間と閾値電圧の変動量の関係を示すグラフ
【図７】従来のバラツキ抑制技術を用いて製造された半導体装置の概略平面図
【図８】従来の差動増幅回路の回路ブロック図
【符号の説明】
【００６１】
１： 半導体基板
２： 埋め込み拡散層
３： ゲート酸化膜
４： ゲート電極
６： ソース・ドレイン拡散領域
７： 層間絶縁膜
８： コンタクトプラグ
９： 配線層
１０： パッシベーション膜
２０（２０ａ、２０ｂ）： 本発明に係る半導体装置
３０： 差動増幅回路
１００： 従来技術により製造された半導体装置
１１３Ａ，１１３Ａ’，１１３Ｂ，１１３Ｂ’： ゲート電極
１１４Ａ，１１４Ｂ： 配線
１１５Ａ，１１５Ａ’，１１５Ｂ，１１５Ｂ’： ソース拡散領域
１１６： 配線
１１７Ａ，１１７Ａ’，１１７Ｂ，１１７Ｂ’： ドレイン拡散領域
１１８Ａ，１１８Ｂ： 配線
１５０： 差動増幅回路
１６０： ペアトランジスタ
１６０Ａ、１６０Ｂ： ペアトランジスタを構成する一のトランジスタ
Ａ１、Ａ２、Ｂ１、Ｂ２： トランジスタ
【技術分野】
【０００１】
本発明は、トランジスタ、半導体装置、及び半導体装置の製造方法に関し、特にＭＯＳトランジスタの構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶パネル駆動用のドライバＩＣに対する多出力化並びに高品位化の要求が強くなっている。このためドライバＩＣが有する差動回路等に用いられる２個１組のトランジスタ（以下、「ペアトランジスタ」と記載）の性能バラツキに関する問題が顕在化してきている。これを受けて、ペアトランジスタの性能バラツキを低減する手法が、これまでにも種々開発・提案されてきている。
【０００３】
例えば、加工面からのバラツキ低減法としては、ダミーゲートを設けることにより粗密によるゲート長バラツキを低減する方法（例えば、特許文献１、２参照）、ダミートランジスタを設けることで性能バラツキを低減する方法（例えば、特許文献３参照）、ゲート加工を複数行う等のエッチング工程の工夫によりゲート寸法バラツキを低減する方法（例えば、特許文献４参照）が既に提案されている。
【０００４】
又、製造工程におけるチャージアップ起因の特性バラツキを低減する方法として、チャージアップを抑止するための保護ダイオードを設ける方法（例えば、特許文献５参照）、均一にチャージアップさせることで特性を均一化する方法（例えば、特許文献６、７参照）が既に提案されている。
【０００５】
更に、別の方法としては、複数のトランジスタで一のトランジスタを構成することによりバラツキを平均化させて、バラツキの低減を図る方法が提案されている（例えば、特許文献８参照）。特許文献８に記載の方法は、製造時に発生するバラツキ程度を抑制するという方法ではなく、発生したバラツキを平均化することでペアトランジスタ間の特性差を小さくすることによって素子間のバラツキを低減させる方法であり、製造時に発生するバラツキの抑制が困難であるような場合にも利用することができる点で有用な技術である。
【０００６】
以下、特許文献８に記載の技術（以下、単に「従来技術」と記載）を、図７を参照して説明する。図７は、従来技術を用いて製造された半導体装置の概略平面図である。又、図８は、ペアトランジスタを用いて構成される回路例として、いわゆる差動増幅回路の回路図を示す。
【０００７】
図７に示される半導体装置１００は、２つのトランジスタＡ１とＡ２により、例えば、図８に示される差動増幅回路１５０が有する一のペアトランジスタ１６０の内の一方のトランジスタ１６０Ａを構成し、別の２つのトランジスタＢ１とＢ２により、ペアトランジスタ１６０の内の他方のトランジスタ１６０Ｂを構成する。即ち、一対のトランジスタで構成されるトランジスタ（部分ペアトランジスタ）を２個有し、これら２個の部分ペアトランジスタによってペアトランジスタを形成している。尚、以下では、混乱を避けるため、構成単位が最小のトランジスタのみを単に「トランジスタ」と記載し、このトランジスタ２個によってペアトランジスタの一部を構成する構成要素を、「部分ペアトランジスタ」と記載する。即ち、図７によれば、２個のトランジスタにより部分ペアトランジスタが構成され、２個の部分ペアトランジスタによってペアトランジスタが構成されることとなる。
【０００８】
図７では、半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域が２行×２列のマトリクス状に設けられている。
【０００９】
活性領域１１７ＡがトランジスタＡ１のドレイン拡散領域を形成し、活性領域１１５ＡがトランジスタＡ１のソース拡散領域を形成する。又、活性領域１１７Ａ’がトランジスタＡ２のドレイン拡散領域を形成し、活性領域１１５Ａ’がトランジスタＡ２のソース拡散領域を形成する。
【００１０】
更に、活性領域１１７ＢがトランジスタＢ１のドレイン拡散領域を形成し、活性領域１１５ＢがトランジスタＢ１のソース拡散領域を形成する。又、活性領域１１７Ｂ'がトランジスタＢ２のドレイン拡散領域を形成し、活性領域１１５Ｂ'がトランジスタＢ２のソース拡散領域を形成する。
【００１１】
そして、トランジスタＡ１のドレイン拡散領域１１７ＡとトランジスタＡ２のドレイン拡散領域１１７Ａ’は、互いに配線１１８Ａで接続されており、同様に、トランジスタＢ１のドレイン拡散領域１１７ＢとトランジスタＢ２のドレイン拡散領域１１７Ｂ'は、互いに配線１１８Ｂで接続されている。
【００１２】
又、トランジスタＡ１のソース拡散領域１１５Ａ、トランジスタＡ２のドレイン拡散領域１１５Ａ'、トランジスタＢ１のソース拡散領域１１５Ｂ、及びトランジスタＢ２のドレイン拡散領域１１５Ｂ'は、夫々互いに配線１１６で接続されている。
【００１３】
又、トランジスタＡ１のソース・ドレイン間（１１７Ａ−１１５Ａ間）の半導体基板領域の上層には、ゲート酸化膜（例えばＳｉＯ２膜）を介してゲート電極１１３Ａが形成されている。同様に、トランジスタＡ２のソース・ドレイン間（１１７Ａ’−１１５Ａ’間）の半導体基板領域の上層には、ゲート酸化膜を介してゲート電極１１３Ａ’が形成されている。
【００１４】
更に同様に、トランジスタＢ１のソース・ドレイン間（１１７Ｂ−１１５Ｂ間）の半導体基板領域の上層には、ゲート酸化膜を介してゲート電極１１３Ｂが形成されており、トランジスタＢ２のソース・ドレイン間（１１７Ｂ'−１１５Ｂ'間）の半導体基板領域１１２Ｂ'の上層には、ゲート酸化膜を介してゲート電極１１３Ｂ'が形成されている。
【００１５】
尚、ゲート電極１１３Ａ及び１１３Ａ’には配線１１４Ａが、ゲート電極１１３Ｂ及び１１３Ｂ’には配線１１４Ｂが、夫々接続されている。
【００１６】
各トランジスタＡ１、Ａ２、Ｂ１、Ｂ２は、何れも基板上の活性領域内に形成される。即ち、この活性領域の形成時のバラツキにより、各トランジスタのチャネル幅にバラツキが生じる。又、各ゲート電極１１３Ａ、１１３Ａ’、１１３Ｂ、１１３Ｂ’の形成時に際し、フォトリソグラフィ時の近接効果やドライエッチング時のローディング効果により各トランジスタのゲート寸法にもバラツキが生じる。これらのバラツキは、製造時において発生するバラツキであり、このバラツキを完全に消滅させることは困難である。従って、この製造時のバラツキに起因して、各トランジスタの電流特性に変動が生じるのは不可避である。
【００１７】
しかし、図８に示されるペアトランジスタ１６０を図７に示される構成によって実現することで、ペアトランジスタ１６０を構成する各部分ペアトランジスタ１６０Ａ、１６０Ｂが、夫々並列に接続された２個のトランジスタ（Ａ１及びＡ２、Ｂ１及びＢ２）で構成されるため、前記のようなトランジスタ形成時のバラツキが平均化され、これによって部分ペアトランジスタ１６０Ａと１６０Ｂの間の特性バラツキを低減させることができる。
【００１８】
尚、図７では、トランジスタを２行×２列のマトリクス状に配置し、紙面上左側のトランジスタ（Ａ１及びＡ２）を部分ペアトランジスタ１６０Ａとし、紙面右側のトランジスタ（Ｂ１及びＢ２）を部分ペアトランジスタ１６０Ｂとしてペアトランジスタ１６０を構成したが、配置するトランジスタ数や配置方法を変えても同様の効果を得ることができる。
【００１９】
【特許文献１】特開２０００−２０８７０１号公報
【特許文献２】特開平９−１４８５７３号公報
【特許文献３】特開２００１−２７４２５８号公報
【特許文献４】特開２００７−０６６９５８号公報
【特許文献５】特開２００２−１４１４２１号公報
【特許文献６】特開２００２−０５０６９６号公報
【特許文献７】特開２００３−０３７１８１号公報
【特許文献８】特開２００５−０８６１２０号公報
【非特許文献１】Tomohisa Mizuno, Jun-ichi Okamura, Akira Toriumi, "Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET's", IEEE Electron Devices, Vol.41, No.11, Nov., 1994
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記特許文献８に記載の方法によれば、ペアトランジスタ間の特性差を小さくすることができるため、上記特許文献１〜７に記載のような方法を用いることで製造時のバラツキを抑制することが困難な場合であってもペアトランジスタを構成する各トランジスタ素子間のバラツキを低減させることができる。
【００２１】
しかし、上記特許文献８に記載の方法の場合、複数のトランジスタによって一つの部分ペアトランジスタ、即ちペアトランジスタの内の一方が実現される。このため、差動増幅回路に必要なペアトランジスタを実現するためには、従来よりも多くのトランジスタが必要となり、占有面積が増大してしまう。従って、上記特許文献８に記載の方法は、チップ面積の小さいドライバＩＣ等に利用される差動増幅回路に対して用いることができないという問題がある。
【００２２】
本発明は、上記の問題点に鑑み、占有面積を拡大することなく特性バラツキの抑制を可能にする半導体装置の製造方法を提供することを目的とする。又、本発明は、占有面積の拡大を抑制しながらも特性バラツキの低減が可能なトランジスタ並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上層にゲート酸化膜を形成した後、前記ゲート酸化膜の上層に前記第１導電型のゲート電極を形成する第１工程と、前記第１工程終了後、前記ゲート酸化膜及び前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物イオンを注入することで、前記第２導電型のソース・ドレイン拡散領域を複数離間形成する第２工程と、前記第２工程終了後、前記半導体基板及び前記ゲート電極の上層に層間絶縁膜を形成した後、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々との電気的接続を確保する複数のコンタクトプラグを形成する第３工程と、前記第３工程終了後、前記コンタクトプラグを介して前記ソース・ドレイン拡散領域と前記ゲート電極の間に所定の高電圧を印加することで、前記ゲート酸化膜内に正電荷或いは負電荷を注入する第４工程と、を有し、前記半導体基板の不純物濃度が、前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が、前記第４工程を行わずに製造された比較用トランジスタと同一の閾値電圧となるように、前記比較用トランジスタを構成する半導体基板よりも低濃度に設定されていることを第１の特徴とする。
【００２４】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、ゲート酸化膜内に電荷を注入することで前記ゲート電極及び前記ソース・ドレイン拡散領域を備えてなるトランジスタの閾値電圧を調整することができる。従って、低濃度にドープされた半導体基板によってチャネル領域を構成してトランジスタ素子を製造した後に、前記第４工程において前記所定の高電圧を印加することで、所望の閾値電圧となるように調整することができる。チャネル濃度が高濃度になると閾値電圧のバラツキ程度が増大することが知られている（下記数１参照）。従って、上記第１の特徴によれば、チャネル領域の濃度を低濃度にしながらも所望の閾値電圧を示すトランジスタを実現することができ、閾値電圧のバラツキを抑制できる。
【００２５】
又、従来のようにゲート電極のゲート長を大きくすることなく閾値電圧のバラツキが抑制できるため、占有面積の拡大を抑制しながらも閾値電圧のバラツキが低減された半導体装置を実現することができる。
【００２６】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程において、前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が予め定められた所望の値となるような条件下で前記高電圧を印加することを第２の特徴とする。
【００２７】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４工程において、差動増幅回路を構成する対となる１組のトランジスタ夫々の前記ソース・ドレイン拡散領域と前記ゲート電極の間に共通の前記高電圧を印加することを第３の特徴とする。
【００２８】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、閾値電圧のバラツキが抑制されたトランジスタを対として一組備えて差動増幅回路を構成するため、差動増幅回路全体として電気的特性のバラツキが抑制される。更に、前記第４工程において、対となる１組のトランジスタ夫々に対して共通に前記高電圧を印加することで、双方のトランジスタの閾値電圧そのものも同程度の値に設定することができる。従って、対となる１組のトランジスタ夫々の閾値電圧そのものを同程度に値に設定しながらも、閾値電圧のバラツキを抑制することができるため、電気的特性のバラツキが低減された差動増幅回路を実現することができる。
【００２９】
又、本発明に係るトランジスタは、第１導電型の半導体基板上に離間して複数形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、離間して形成された前記各ソース・ドレイン拡散領域に挟まれた領域に係る前記半導体基板の上層に形成されたゲート酸化膜と、前記ゲート酸化膜の上層に形成された前記第１導電型のゲート電極と、前記半導体基板及び前記ゲート電極の上層に形成された層間絶縁膜と、前記層間絶縁膜を貫通するように形成され、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々に対して電気的に接続されたコンタクトプラグと、を備えてなり、前記ゲート酸化膜が、前記第１導電型がＰ型である場合には１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷を有し、前記第１導電型がＮ型である場合には同密度範囲の負電荷を有することを第１の特徴とする。
【００３０】
本発明に係るトランジスタの上記第１の特徴構成によれば、ゲート酸化膜内に有する正電荷又は負電荷によって閾値電圧が決定されることとなる。従って、低濃度にドープされた半導体基板によってチャネル領域を形成した場合であっても所望の閾値電圧を有するトランジスタが実現できる。チャネル濃度が高濃度になると閾値電圧のバラツキ程度が増大することが知られているところ（下記数１参照）、低濃度にドープされた半導体基板によってチャネル領域を構成し、閾値電圧の調整をゲート酸化膜内に注入する正電荷又は負電荷の量によって行うことで、閾値電圧のバラツキが抑制されたトランジスタを実現することが可能となる。
【００３１】
又、上記第１の特徴構成によれば、ゲート電極のゲート長を大きくすることなく、即ち占有面積を拡大することなく閾値電圧のバラツキを抑制できる。
【００３２】
又、本発明に係るトランジスタは、上記第１の特徴構成に加えて、前記半導体基板の不純物濃度が５×１０１４〜５×１０１６／ｃｍ３であることを第２の特徴とする。
【００３３】
又、本発明に係る半導体装置は、上記特徴構成を有するトランジスタを対となるように１組備えて構成される差動増幅回路を有することを特徴とする。
【００３４】
本発明に係る半導体装置の上記特徴構成によれば、特性バラツキが抑制されたトランジスタを一対として備えてなる差動増幅回路を、占有面積の拡大を抑制しながらも実現することができる。
【発明の効果】
【００３５】
本発明の構成によれば、占有面積を拡大することなく特性バラツキが抑制されたトランジスタ並びに半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
以下において、本発明に係るトランジスタ及び半導体装置（以下、適宜「本発明装置」と総称する）、並びにその製造方法（以下、適宜「本発明方法」と称する）の実施形態について図面を参照して説明する。
【００３７】
図１は、本発明装置の概略断面構造図である。図１に示される本発明装置２０は、Ｐ型半導体基板１、Ｐ型埋め込み拡散層２、ゲート酸化膜３、Ｐ型にドープされたゲート電極４、Ｎ型ソース・ドレイン拡散領域６、層間絶縁膜７、コンタクトプラグ８、配線層９、パッシベーション膜１０を備えて構成される。尚、高濃度不純物層２は、ソース・ドレイン拡散領域６からの空乏層の伸びを抑制して短チャネル効果を抑制するために設けられたものであって、必ずしも必須の構成要素ではない。
【００３８】
本発明装置２０においては、製造工程時にゲート酸化膜３内に対して予め１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷が注入されている。又、半導体基板１は１×１０１５／ｃｍ３程度の不純物濃度で構成されており、半導体基板１の一部領域がチャネル領域を形成する。
【００３９】
本発明装置（トランジスタ）２０の構成によれば、製造工程時にゲート酸化膜３に対して電荷注入処理を行うため、チャネル領域内の不純物濃度をある程度低下させても、所望の閾値電圧となるように設定することができる。
【００４０】
ここで、上記非特許文献１によれば、閾値電圧Ｖｔｈのバラツキσ（Ｖｔｈ）は、ゲート酸化膜３の膜厚をＴｏｘ、チャネル濃度をＮａ、ゲート電極４のゲート長をＬ、ゲート電極４のゲート幅をＷとすると、以下の（数１）で表される。尚、ｋは定数である。
【００４１】
【数１】
【００４２】
即ち、（数１）によれば、チャネル濃度Ｎａを低くすることで、バラツキσ（Ｖｔｈ）の値を小さくすることができる。一方で、チャネル濃度Ｎａは閾値電圧Ｖｔｈそのものにも影響を与える。従って、所望の閾値電圧Ｖｔｈを実現させるためにはチャネル濃度Ｎａをある一定の濃度よりも低下させることができなかった。
【００４３】
しかし、本発明装置２０のように、製造工程時にゲート酸化膜３内に電荷を注入することで、その注入量によって閾値電圧Ｖｔｈを調整することが可能となる。このため、ゲート酸化膜３内に電荷を注入しない従来の構成よりもチャネル濃度Ｎａを低くすることができる。よって、（数１）に示すとおり、閾値電圧のバラツキσ（Ｖｔｈ）を低くすることができる。
【００４４】
更に、本発明装置（トランジスタ）を一対として備える（２０ａ、２０ｂ）ことで差動増幅回路３０を構成する場合（図２参照）、各トランジスタ（２０ａ、２０ｂ）に対して共通の条件でゲート酸化膜３内に電荷を注入することで、両トランジスタの閾値電圧のバラツキσ（Ｖｔｈ）を抑制しつつ、同程度の閾値電圧Ｖｔｈに設定することができる。
【００４５】
即ち、本発明装置２０によれば、閾値電圧のバラツキを抑制しながらも、所望の閾値電圧を示すトランジスタを実現することができる。従って、このようなトランジスタを一対（２０ａ、２０ｂ）備えることで、閾値電圧のバラツキが抑制された差動増幅回路２１を実現することができる。特に、図７に示すように、複数のトランジスタによって一のトランジスタを構成する必要がないため、占有面積の拡大を抑制しながら閾値電圧のバラツキの抑制が可能となる。
【００４６】
以下、図面を参照して本発明装置２０の製造方法について説明する。図３は、本発明方法を用いて本発明装置２０を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図３（ａ）〜（ｇ）に分けて図示している。又、図４は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。
【００４７】
まず、図３（ａ）に示すように、Ｐ型半導体基板１にＰ型イオン（例えばＢイオン）を注入エネルギ１００〜１５０ｋｅＶでドーズ量１×１０１３〜５×１０１３／ｃｍ２、及び注入エネルギ５０〜１００ｋｅＶでドーズ量１×１０１２〜５×１０１２／ｃｍ２でイオン注入を行って、埋め込み拡散層２を形成する（ステップ＃１）。図５は、ステップ＃１に係るイオン注入処理終了後の深さ方向に対する不純物濃度分布を示すグラフである。図５に示すように、特に深さ０．３μｍ付近において高濃度層が形成され、これによって後の工程で形成されるソース・ドレイン拡散領域６の空乏層の伸びを抑制し、短チャネル効果の発生を防止することができる。
【００４８】
次に、図３（ｂ）に示すように、基板表面を酸化して膜厚５〜１０ｎｍ程度の酸化膜３を成膜した後（ステップ＃２）、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜４を膜厚１００〜３００ｎｍ程度成膜する（ステップ＃３）。その後、図３（ｃ）に示すように、Ｐ型イオン（例えばＢイオン）を注入エネルギ１０〜５０ｋｅＶでドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件下でイオン注入を行って、ポリシリコン膜４をＰ型にドープする（ステップ＃４）。
【００４９】
次に、図３（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニング処理を行い、ゲート酸化膜３及びゲート電極４を形成する（ステップ＃５）。例えばゲート長が０．２〜０．４μｍとなるようにゲート電極４を形成する。
【００５０】
次に、図３（ｅ）に示すように、ゲート電極４をマスクとしてＮ型イオン（例えばＡｓイオン）を注入エネルギ１０〜５０ｋｅＶでドーズ量１×１０１５〜１×１０１６／ｃｍ２程度でイオン注入を行って、ソース・ドレイン拡散領域６を形成する（ステップ＃６）。
【００５１】
次に、図３（ｆ）に示すように、公知の方法で層間絶縁膜７を成膜した後、ゲート電極４の一部上面とソース・ドレイン拡散領域６の一部上面に電気的に接続するようにコンタクトプラグ８を形成する（ステップ＃７）。その後、配線層９を形成した後、全面にパッシベーション膜１０を成膜する（ステップ＃８）。ステップ＃１〜＃８を経て、ＮチャネルＭＯＳトランジスタが製造される。
【００５２】
そして、ステップ＃８の終了後、図３（ｇ）に示すように、各配線層９を介してゲート電極４とソース・ドレイン拡散領域６の間に高電圧を印加する（ステップ＃９）。一例としては、ゲート電極４に印加する電圧Ｖｇ＝０Ｖ、ソース拡散領域に印加する電圧Ｖｓ＝６．５Ｖ、ドレイン拡散領域に印加する電圧Ｖｄ＝６．５Ｖ程度とし、更に半導体基板１に対しても電圧Ｖｓｕｂ＝６．５Ｖを印加する。このような電圧状態とすることで、ゲート電極４とソース・ドレイン拡散領域６の間に５〜１０ＭＶ／ｃｍ程度の高電界が生じる。このような電界状態を３０分程度維持することで、ゲート酸化膜３内に正の固定電荷を１．１×１０１０〜９×１０１０個／ｃｍ２注入する。
【００５３】
図６は、ステップ＃９に係る電圧印加処理における電圧印加時間と閾値電圧Ｖｔｈの変動量（ΔＶｔｈ）の関係をグラフにしたものである。印加時間を長くすることにより閾値電圧Ｖｔｈを大きく変動させることができる。即ち、ステップ＃９において印加時間を適宜設定して閾値電圧を調整することで、所望の閾値電圧Ｖｔｈを実現させることができる。更に、印加電圧は、ゲート酸化膜３の膜厚や半導体基板１の不純物濃度等の形成条件によって適宜変更するものとして良い。
【００５４】
ステップ＃１〜＃９に係る工程を経て製造されたトランジスタによれば、ゲート電極４のゲート長を大きくすることなく閾値電圧Ｖｔｈのバラツキを抑制することができる。従来方法の下で、ゲート電極４のゲート長Ｌ＝０．３μｍ、ゲート電極４のゲート幅Ｗ＝１０μｍ、チャネル濃度Ｎａ＝５×１０１７／ｃｍ３、ゲート酸化膜３の膜厚Ｔｏｘ＝７ｎｍの条件で製造した場合、閾値電圧Ｖｔｈ＝０．６３Ｖ程度を示す。これに対し、本発明方法によれば、ステップ＃９に係る電圧印加処理を行うことにより、同サイズのゲート電極４、ゲート酸化膜３の下で、半導体基板１と同様の不純物濃度であるチャネル濃度Ｎａ＝１×１０１５／ｃｍ３の条件で製造しても同程度（０．６３Ｖ）の閾値電圧Ｖｔｈを示す半導体装置２０を実現することができる。尚、電圧印加処理を行わない場合には、チャネル濃度Ｎａ＝１×１０１５／ｃｍ３で製造された半導体装置２０の閾値電圧はＶｔｈ＝０．９２Ｖ程度と高くなる。
【００５５】
即ち、ステップ＃９に係る電圧印加処理を行うことによって、従来と比べて低濃度（５×１０４〜５×１０６／ｃｍ３）のチャネル濃度Ｎａの下でも所望の閾値電圧を示す半導体装置２０を実現することが可能となる。これにより、上記（数１）より閾値電圧Ｖｔｈのバラツキσ（Ｖｔｈ）の値を小さくすることができる。従って、ゲート電極長を大きくすることなくバラツキσ（Ｖｔｈ）の値を小さくできるため、占有面積を拡大することなくバラツキが抑制された半導体装置を実現できる。上記数値例の下で製造した場合には、バラツキσ（Ｖｔｈ）の大きさを（１×１０１５／５×１０１７）１／４≒０．２１倍に抑制することができる。
【００５６】
尚、上記条件で半導体装置２０を製造した場合、即ち、ゲート酸化膜３の面積Ｓ＝Ｌ・Ｗ＝（０．３×１０−６）（１０×１０−６）＝３×１０−１２〔ｍ２〕＝３×１０−８〔ｃｍ２〕、面積密度ｄ＝１．１×１０１０〜９×１０１０〔個／ｃｍ２〕の条件下でゲート酸化膜３内に正の固定電荷を注入した場合には、ゲート酸化膜３内にＳ・ｄ＝３．３×１０２〜２．７×１０３〔個〕の固定電荷が存在することとなる。
【００５７】
特に、本発明の場合、ゲート電極２とソース・ドレイン拡散領域６の間に高電圧を所定時間印加するのみで良いため、追加的に複雑な工程を必要とするものではない。更に、従来の製造方法と組み合わせて用いることができるため、閾値電圧のバラツキ抑制方法として汎用性が高く有用である。
【００５８】
尚、図２に示すように、本発明方法を用いて製造したトランジスタを一対備えることで差動増幅回路を構成する場合には、ステップ＃９において、両トランジスタ（２０ａ、２０ｂ）に対して同一の電圧条件の下で電圧印加を行うことが好ましい。このようにすることで、一対のトランジスタの双方に対して閾値電圧のバラツキ程度を同程度に抑制することができると共に、その閾値電圧を同程度に設定することができる。
【００５９】
又、上述の実施形態では、ＮチャネルＭＯＳトランジスタの場合を例に挙げて説明を行ったが、ＰチャネルＭＯＳトランジスタの場合においても不純物の導電型並びに印加電圧の各極性を反転させることで同様に実現することが可能である。即ち、上記実施形態のように、低濃度の半導体基板によってチャネル領域を形成する場合においては、ステップ＃９においてソース・ドレイン拡散領域６に対してゲート電極４の電位が十分高くなるように電圧を印加して、ゲート酸化膜３に対して負電荷を注入すれば良い。これによって、ＰチャネルＭＯＳトランジスタの場合も、チャネル領域の濃度を低濃度にしつつ所望の閾値電圧に設定することができ、これによって閾値電圧のバラツキを抑制することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体装置の概略断面構造図
【図２】本発明に係る半導体装置を備えた差動増幅回路の回路ブロック図
【図３】本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図
【図４】本発明方法を用いて半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図５】本発明方法の一工程であるイオン注入処理終了後の深さ方向に対する不純物濃度分布を示すグラフ
【図６】本発明方法の一工程である電圧印加処理における電圧印加時間と閾値電圧の変動量の関係を示すグラフ
【図７】従来のバラツキ抑制技術を用いて製造された半導体装置の概略平面図
【図８】従来の差動増幅回路の回路ブロック図
【符号の説明】
【００６１】
１： 半導体基板
２： 埋め込み拡散層
３： ゲート酸化膜
４： ゲート電極
６： ソース・ドレイン拡散領域
７： 層間絶縁膜
８： コンタクトプラグ
９： 配線層
１０： パッシベーション膜
２０（２０ａ、２０ｂ）： 本発明に係る半導体装置
３０： 差動増幅回路
１００： 従来技術により製造された半導体装置
１１３Ａ，１１３Ａ’，１１３Ｂ，１１３Ｂ’： ゲート電極
１１４Ａ，１１４Ｂ： 配線
１１５Ａ，１１５Ａ’，１１５Ｂ，１１５Ｂ’： ソース拡散領域
１１６： 配線
１１７Ａ，１１７Ａ’，１１７Ｂ，１１７Ｂ’： ドレイン拡散領域
１１８Ａ，１１８Ｂ： 配線
１５０： 差動増幅回路
１６０： ペアトランジスタ
１６０Ａ、１６０Ｂ： ペアトランジスタを構成する一のトランジスタ
Ａ１、Ａ２、Ｂ１、Ｂ２： トランジスタ
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上層にゲート酸化膜を形成した後、前記ゲート酸化膜の上層に前記第１導電型のゲート電極を形成する第１工程と、
前記第１工程終了後、前記ゲート酸化膜及び前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物イオンを注入することで、前記第２導電型のソース・ドレイン拡散領域を複数離間形成する第２工程と、
前記第２工程終了後、前記半導体基板及び前記ゲート電極の上層に層間絶縁膜を形成した後、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々との電気的接続を確保する複数のコンタクトプラグを形成する第３工程と、
前記第３工程終了後、前記コンタクトプラグを介して前記ソース・ドレイン拡散領域と前記ゲート電極の間に所定の高電圧を印加することで、前記ゲート酸化膜内に、前記第１導電型がＰ型である場合には正電荷を、前記第１導電型がＮ型である場合には負電荷を注入する第４工程と、を有し、
前記半導体基板の不純物濃度が、
前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が、前記第４工程を行わずに製造された比較用トランジスタと同一の閾値電圧となるように、前記比較用トランジスタを構成する半導体基板よりも低濃度に設定されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程において、
前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が予め定められた所望の値となるような条件下で前記高電圧を印加することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４工程において、
差動増幅回路を構成する対となる１組のトランジスタ夫々の前記ソース・ドレイン拡散領域と前記ゲート電極の間に共通の前記高電圧を印加することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板上に離間して複数形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、
離間して形成された前記各ソース・ドレイン拡散領域に挟まれた領域に係る前記半導体基板の上層に形成されたゲート酸化膜と、
前記ゲート酸化膜の上層に形成された前記第１導電型のゲート電極と、
前記半導体基板及び前記ゲート電極の上層に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成され、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々に対して電気的に接続されたコンタクトプラグと、を備えてなり、
前記ゲート酸化膜が、
前記第１導電型がＰ型である場合には１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷を有し、前記第１導電型がＮ型である場合には同密度範囲の負電荷を有することを特徴とするトランジスタ。
【請求項５】
前記半導体基板の不純物濃度が５×１０１４〜５×１０１６／ｃｍ３であることを特徴とする請求項４に記載のトランジスタ。
【請求項６】
請求項４又は５に記載のトランジスタを対となるように１組備えて構成される差動増幅回路を有することを特徴とする半導体装置。
【請求項１】
第１導電型の半導体基板の上層にゲート酸化膜を形成した後、前記ゲート酸化膜の上層に前記第１導電型のゲート電極を形成する第１工程と、
前記第１工程終了後、前記ゲート酸化膜及び前記ゲート電極をマスクとして前記第１導電型とは異なる第２導電型の不純物イオンを注入することで、前記第２導電型のソース・ドレイン拡散領域を複数離間形成する第２工程と、
前記第２工程終了後、前記半導体基板及び前記ゲート電極の上層に層間絶縁膜を形成した後、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々との電気的接続を確保する複数のコンタクトプラグを形成する第３工程と、
前記第３工程終了後、前記コンタクトプラグを介して前記ソース・ドレイン拡散領域と前記ゲート電極の間に所定の高電圧を印加することで、前記ゲート酸化膜内に、前記第１導電型がＰ型である場合には正電荷を、前記第１導電型がＮ型である場合には負電荷を注入する第４工程と、を有し、
前記半導体基板の不純物濃度が、
前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が、前記第４工程を行わずに製造された比較用トランジスタと同一の閾値電圧となるように、前記比較用トランジスタを構成する半導体基板よりも低濃度に設定されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程において、
前記ソース・ドレイン拡散領域と前記ゲート電極とで構成されるトランジスタの閾値電圧が予め定められた所望の値となるような条件下で前記高電圧を印加することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４工程において、
差動増幅回路を構成する対となる１組のトランジスタ夫々の前記ソース・ドレイン拡散領域と前記ゲート電極の間に共通の前記高電圧を印加することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板上に離間して複数形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、
離間して形成された前記各ソース・ドレイン拡散領域に挟まれた領域に係る前記半導体基板の上層に形成されたゲート酸化膜と、
前記ゲート酸化膜の上層に形成された前記第１導電型のゲート電極と、
前記半導体基板及び前記ゲート電極の上層に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成され、前記各ソース・ドレイン拡散領域及び前記ゲート電極夫々に対して電気的に接続されたコンタクトプラグと、を備えてなり、
前記ゲート酸化膜が、
前記第１導電型がＰ型である場合には１．１×１０１０〜９×１０１０個／ｃｍ２の正電荷を有し、前記第１導電型がＮ型である場合には同密度範囲の負電荷を有することを特徴とするトランジスタ。
【請求項５】
前記半導体基板の不純物濃度が５×１０１４〜５×１０１６／ｃｍ３であることを特徴とする請求項４に記載のトランジスタ。
【請求項６】
請求項４又は５に記載のトランジスタを対となるように１組備えて構成される差動増幅回路を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１７０４７２（Ｐ２００９−１７０４７２Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−３７０６（Ｐ２００８−３７０６）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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