【課題】従来の測定方法では、目合わせずれ量の測定精度が低い。
【解決手段】各測定用パターン１０ａ，１０ｂ，１０ｃ，１０ｄは、パッド２２（第１の端子）およびパッド２４（第２の端子）間に電圧を印加することにより、配線と導体プラグとの相対的な位置ずれ量（目合わせずれ量）を測定する方法に用いられるパターンであって、パッド２２に接続された配線１２（第１の配線）と、配線１２に接続されたビアプラグ１４（第１の導体プラグ）と、配線１２と同層に、絶縁膜（図示せず）を挟んで配線１２に対向するように設けられ、パッド２４に接続された配線１６（第２の配線）と、を備えている。 （もっと読む）

【課題】 帯電量評価素子に関し、高い感度を持つ平面内の電位差の発生を検出する検出素子を、より安価に、安定して製造する。
【解決手段】 導電性部材１上に設けた絶縁膜２上に導電性部材１とは絶縁され電気的に孤立した孤立電極３を設けるとともに、導電性部材１の一部に絶縁膜２で覆われない非被覆領域４を設ける。 （もっと読む）

【課題】ＦＩＢ加工によって所望の断面を得る。
【解決手段】解析領域１０に、下層配線１３、上層配線１４およびビア１５と共に、そのビア１５に対する所定の位置に、所定の形状で、複数のマーカ１６を形成する。マーカ１６は、解析領域１０のＦＩＢ加工方向Ｆに断面を形成していったときに、その断面とビア１５との距離によって、その断面における現れ方が異なるように形成する。ＦＩＢ加工時のマーカ１６の現れ方の違いから、形成した断面とビア１５との距離を判別することができ、その判別結果を用いて、所望の断面を容易に精度良く得ることが可能になる。 （もっと読む）

【課題】 新たな設備を必要とすることなく、半導体ウエハの検査を行なうときに用いるテスト針が劣化したり、テスト針に保護膜が付着したりしたりして、検査の精度が低下することを防ぐことができる半導体ウエハ、および半導体ウエハの製造方法、ならびにこの半導体ウエハを分割して得られる半導体チップを提供する。
【解決手段】 半導体ウエハ１の厚み方向Ｚの一表面部には、半導体基板１０の厚み方向Ｚの一方から半導体基板１０を覆う保護膜１３が形成される。この保護膜１３には、半導体基板１０の厚み方向Ｚの一方から電極パッド１１まで延びる孔１８と、ＴＥＧ用格子領域８において、このＴＥＧ用格子領域８に、チップ用格子領域７を仮想的に半導体基板１０の厚み方向Ｚに垂直な平面で平行移動して重ねたときに、半導体基板１０の厚み方向Ｚの一方から仮想的に電極パッド１１が配置される位置まで少なくとも延びる孔１５とが形成される。 （もっと読む）

【課題】ワイヤボンディング評価と電気特性評価ができるとともに、大きさの異なる評価用チップを同じウェハから得られ、また、評価用チップ全体の評価ができる半導体回路のパッケージ評価用ウェハを提供する。
【課題の解決手段】四辺に沿ってともに複数のワイヤボンディング評価用パッド５ａ〜５ｈと電気特性評価用パッド４ａ〜４ｄを設けるとともに、半導体回路素子を形成するのに十分な大きさを有する単位チップ２を複数形成してなり、所望数の単位チップ２毎に切り出して、評価対象となるパッケージの内部に収納し、そのパッケージによる影響を電気的に評価するウェハ１で、このウェハ１内に、ワイヤボンディング評価用パッド５ａ〜５ｈに接続したワイヤボンディング評価用配線６ａ〜６ｄ，７ａ〜７ｄと、電気特性評価用パッド４ａ〜４ｄに接続したウェハ１全域に及ぶ電気特性評価用配線８ａ〜８ｈを、互いに絶縁状態で設ける。 （もっと読む）

【課題】トランジスタ等のデバイス特性を精確に予測、制御し、特定部位の不良解析を行う、微細な半導体デバイスの半導体基板内のＰＮ接合位置を検出する方法を提供する。
【解決手段】本発明の接合位置の検出方法は、半導体基板にて、Ｐ型不純物領域と、Ｎ型不純物領域との接合位置を検出する方法であり、観察対象の断面を露出させてサンプルを作成する断面露出工程と、断面を洗浄処理する断面処理工程と、断面に遷移金属を堆積させる堆積工程と、サンプルを加熱し、断面の半導体と遷移金属との合金を形成する第１熱処理工程と、過酸化水素水を含む溶液に、サンプルを浸漬する第１浸漬工程と、第１浸漬工程後にサンプルを加熱し、合金化反応を促進する第２熱処理工程と、フッ酸を含む溶液に、サンプルを浸漬し、合金をエッチングする第の浸漬工程と、Ｐ型不純物領域とＮ型不純物領域との合金のエッチング状態を観察し、接合界面を検出する検出工程とを有する。 （もっと読む）

【課題】半導体装置のインライン欠陥検査工程において、物理解析時に短時間で故障箇所の位置を確認することのできる技術を提供する。
【解決手段】テストパターンの基幹配線部、配線中央部および配線端部にそれぞれ基幹配線部セパレータ１、配線中央部セパレータ２および配線端部セパレータ３を配置し、テストパターンに搭載したこれら各種セパレータ１，２および３を、欠陥観察の際に欠陥の座標位置を確認する指標とする。例えば配線中央部セパレータ２は、セパレータ長Ｌの長さ分だけ第２配線層４を表面に露出させて、配線パターンとして観察される構造とし、その他の配線中央部は第１配線層５を経由して基幹配線部から配線端部へと電気的に接続することにより、配線パターンとして観察されない構造とする。 （もっと読む）

【課題】大規模な半導体素子を高精度かつ高速に測定できる半導体評価回路及び評価方法を提供する。
【解決手段】評価セルを行及び列方向にマトリックス状に配列してなる評価セルアレイと、評価セルアレイの各列に属する評価セル用の第１ビット線と第２ビット線と、第１ビット線と第２ビット線とをプリチャージするプリチャージ回路と、第１ビット線と第２ビット線との電圧差を検出して出力信号を出力する検出手段と、第１ビット線とプリチャージ回路及び検出手段とを接続、解放する第１スイッチと、第２ビット線とプリチャージ回路及び検出手段とを接続、解放する第２スイッチとを備え、評価セルは、入力電圧と基準電圧とを比較するためのペアトランジスタを含み、比較結果を出力する比較器と、比較器の一方の出力端子と第１ビット線とを接続、開放する第３スイッチと、比較器の他方の出力端子と第２ビット線とを接続、開放する第４スイッチとから構成される。 （もっと読む）

【課題】劈開方向を容易に確認することができる構造の半導体装置を提供する。
【解決手段】劈開方向を明示する指標１２０が集積回路１１０とともに半導体プロセスにより形成されている。このため、指標１２０に対応して半導体装置１００を劈開方向で切断し、その断面を解析するようなことができる。 （もっと読む）

【課題】９０ｎｍ級以下の半導体素子の製造において、Ｍ１Ｃのアクティブ領域に対するミスアラインされたランディングによって発生する漏洩電流水準をＭ１Ｃに対するアクティブエクステンションデザインルールの観点でシリコン基板データを通じて確認可能にすることができるテグパターン及びそのパターンを利用した半導体素子検査方法を提供する。
【解決手段】テグパターンは、所定の間隔を置いて複数で形成される素子分離膜パターン１２３と、該素子分離膜パターン１２３の間に形成されたアクティブ領域パターン１２５と、及びアクティブ領域パターン１２５内に形成されたメタル１コンタクトパターン１２７とを含む。 （もっと読む）

【課題】半導体装置のパッドとプローブの接触不良を解消し、正確な検査を行うことを目的とする。
【解決手段】半導体装置内部で互いに接続された複数の同電位の電源用パッド６，７や接地用パッド８を有する半導体装置のウェーハ状態でのプロービング検査において、あらかじめ、半導体装置に電源用パッドが１つだけ被覆されないダミーパッドを少なくとも全ての電源用パッドについて被覆されないダミーパッドが存在するように設け、ウェーハ状態でのプロービング検査前に全てのダミーパッドに対してコンタクトチェックを行うことにより、電源用パッド６，７と接触状態の悪いプローブを全て検出してプローブを洗浄することができるため、半導体装置の全てのパッドとプローブの接触不良を解消し、正確な検査を行うことができる。 （もっと読む）

【課題】電子線式検査装置を用いて、半導体装置において発生するプラグの欠陥による電気的接続不良を精度よく検出し、欠陥の種類や電気抵抗値等を推定する。
【解決手段】下位配線２０、プラグＰ２、上位配線２１をＸ方向に鎖状に配置した鎖状構造パターンからなり、Ｘ方向の一方の端部に位置する下位基幹配線２０ａから下位配線２０と上位配線２１へ電子が供給される接続配線部と、下位配線２０、プラグＰ２、上位配線２１をＸ方向に鎖状に配置した鎖状構造パターンからなり、下位配線２０と上位配線２１へ電子が供給されない非接続配線部とを有し、接続配線部と非接続配線部とがＹ方向に繰り返し配置された較正試料から取得された作り込み欠陥の二次電子電位コントラストの階調値と検査試料から取得された欠陥の二次電子電位コントラストの階調値との格差を補間することで、検査試料の欠陥の種類、電気抵抗値、間隙寸法を推定する。 （もっと読む）

【課題】ＳＯＧ膜からの脱ガスによる配線不良が生じている確率が高い半導体ウェハ又は半導体チップを検出することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、第１絶縁膜８上に配線パターン９ａ及びＴＥＧパターン９ｂを形成する工程と、第２絶縁膜１０をＣＶＤ法により形成する工程と、第２絶縁膜１０の凹部内にＳＯＧからなる第３絶縁膜１１を形成する工程と、第２絶縁膜１０上及び第３絶縁膜１１上に、第４絶縁膜１２をＣＶＤ法により形成する工程と、配線パターン９ａ上に位置する第１接続孔１４ａ、及びＴＥＧパターン９ｂ上に位置するＴＥＧ用第１接続孔１４ｂを形成する工程と、層間絶縁膜１４を加熱しつつ導電膜１５を形成する工程とを具備する。ＴＥＧパターン９ｂは、配線パターン９ａにおける最小の配線間隔以下の間隔で、複数の第１線状パターンを互いに平行に配置した構成を有する。 （もっと読む）

【課題】より容易にプラズマの分布が把握できるようにする。
【解決手段】複数の凹部１０２ｂ，凹部１０２ｃ，凹部１０２ｄ，凹部１０２ｅからなるテストパターン領域を備えたテスト基板１０１を用意する。次に、各凹部が形成されたテスト基板１０１の上に、マスク層１０３が形成された状態とし、加えて、マスク層１０３に複数の開口部１０４が形成された状態とする。テスト基板１０１を用意した後、Ｃ₄Ｆ₈ガスのプラズマにテスト基板１０１を曝し、各開口部１０４の側面，領域１０２ａの表面，凹部１０２ｂの底部１０５ｂと側壁１０６ｂ，凹部１０２ｃの底部１０５ｃと側壁１０６ｃ，凹部１０２ｄの一部の底部１０５ｄ，凹部１０２ｅの一部の底部１０５ｅに、保護膜（堆積物）１１０が形成された状態とする。 （もっと読む）

【課題】ＭＯＳＦＥＴ構造を用いた評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板を評価できる方法を提供する。
【解決手段】半導体基板の評価方法であって、少なくとも、半導体基板の表面に分離酸化膜を形成して窓開けを行い、ゲート酸化膜を形成し、分離酸化膜の窓部のゲート酸化膜上に、ゲート電極とその両側にそれぞれ２本ずつの絶縁破壊用電極を形成し、各々の電極間に位置する評価する半導体内に、評価する半導体の導電型とは異なる導電型のドーパントを拡散し、ゲート電極の両側において、それぞれ、絶縁破壊用電極間に電界を印加してゲート酸化膜の一部を絶縁破壊し、ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定を行い、半導体基板を評価する半導体基板の評価方法。 （もっと読む）

【課題】 放電モニタ要素を複数個配設したウェハ上に、部分的に厚さの異なる絶縁膜を堆積し、反応時刻を制限する放電モニタを提供する。
【解決手段】
本発明は、少なくとも２つ以上の電荷収集電極と両者をつなぐ低融点金属配線、および低融点金属配線を保護する第一の絶縁保護層から構成される放電モニタ要素が、複数並列に配置された放電モニタ基板において、放電モニタ要素を保護する第二の絶縁保護層を配置したことを特徴とする放電モニタに関する。 （もっと読む）

【課題】トリミング時のレーザショットの回数を減らすとともに、従来よりも高精度な補正ができ、しかもレーザパワーに対するマージンが改善されるようした抵抗体のトリミング方法を提供する。
【解決手段】抵抗体１の幅方向の両側であってトリミングの開始位置と対応する位置にそれぞれ切込み５２を形成するとともに、長さ方向の一端の切込みをＬ字状のパターンとしてアライメントパターンを兼用するようにし、さらに抵抗体１の下側に反射層５４を形成する。 （もっと読む）

【課題】 被試験ウェハ直前のプローブ針までの全ての系を自己診断する。
【解決手段】 本発明の半導体試験システム１００は、被試験ウェハ３００と、被試験ウェハと電気的に接続される半導体試験装置２００とを用いて、被試験ウェハの電気的試験を行い、被試験ウェハには、複数の半導体回路３５０と、複数の半導体回路の外縁に配され、半導体回路と等しい電極を有する自己診断回路４００と、が印刷され、半導体試験装置は、被試験ウェハに圧接するプローブカード２４０と、プローブカードに接続され、半導体試験装置とウェハとの電気信号を中継するパフォーマンスボード２３０と、を備え、プローブカードが半導体回路に接続されているときは半導体回路の試験を行い、プローブカードが自己診断回路に接続されているときは半導体試験装置の自己診断を行う。 （もっと読む）

【課題】ひずみ半導体層を具備する半導体装置に関して、ひずみ測定のための好適な構造を提案する。
【解決手段】基板上に形成されたひずみ半導体層と、前記基板に設けられた、前記半導体層のひずみを測定するためのひずみ測定領域と、前記基板に設けられた、前記半導体層のひずみ評価用の基準情報を取得するための基準情報取得領域とを具備することを特徴とする半導体装置。 （もっと読む）

【課題】 個片化後の半導体チップに発生したバリ（メタル剥がれ）と隣り合うインナーリードや、配線とがショートする確率が低減され、結果的に１枚の半導体ウェハから多数の良品半導体チップを製造することが可能な半導体ウェハを提供する。
【解決手段】
本発明の半導体ウェハでは、半導体素子形成層を有する基板と、半導体素子形成層上に形成される最下メタル層と、最下メタル層上に形成される最上メタル層とを備えると共に、半導体ウェハは、複数のチップ領域と、複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、を有し、残留領域且つパッド領域に形成される最下層電極パッド及び最上層電極パッドは、所定の線幅以下の金属の組み合わせによって構成される。 （もっと読む）