【解決手段】いくつかのターゲット構造を有する半導体の製造方法および装置に関する。第一の層は、第一方向に伸びる一個以上の線または溝が形成されている。第二の層は、第一構成と直交する第二方向に伸びる一個以上の線または溝が形成されており、この結果、第一方向へのターゲット構成の投影は第二方向から独立であり、第二方向へのターゲット構成の投影は第一方向から独立である。校正曲線を生成するターゲット構造とその方法についても説明する。 （もっと読む）

【課題】ドライエッチングにおける、パターンが密な部分のエッチングレートとその他の部分のエッチングレートとの差を評価することができる半導体装置を提供する。
【解決手段】 絶縁膜２上に形成され、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有する第１のＴＥＧパターン４ｃと、絶縁膜２上に形成され、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している第２のＴＥＧパターン４ｅと、いずれかの前記第１の導体パターンに接続された第１の検査用ゲート電極４ａと、第２のＴＥＧパターン４ｅに接続された第２の検査用ゲート電極４ｂと、第１の検査用ゲート電極４ａの下に位置する第１の検査用ゲート絶縁膜３ａと、第２の検査用ゲート電極４ｂの下に位置する第２の検査用ゲート絶縁膜３ｂとを具備する。 （もっと読む）

【課題】プラズマダメージ量に影響を与えるエリアを限定することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４と同一層に位置し、ゲート電極４に接続するＴＥＧ用導体パターン５と、ＴＥＧ用導体パターン５上に形成された層間絶縁膜１０と、層間絶縁膜１０に形成され、ＴＥＧ用導体パターン５上に位置する接続孔１０ａと、層間絶縁膜１０に形成され、ＴＥＧ用導体パターン５の周囲を取り囲む溝１０ｂとを具備する。 （もっと読む）

【課題】 コンタクトプラグのショートを効率的に検出可能な半導体装置の検査方法を提供する。
【解決手段】 半導体基板１１の表面部分に、素子形成領域１３を相互に区画する素子分離領域１４のパターン、及び、半導体基板１１を覆う絶縁膜１６を形成する工程と、半導体基板の素子形成領域１３に導通する複数のコンタクトプラグを形成するためのマスクパターンを用い、このマスクパターンを素子分離領域１４のパターンに対して相対的に所定距離ずらすことによって、絶縁膜１６を貫通し一部が素子分離領域１４で絶縁される複数のコンタクトプラグ１８を形成する工程と、複数のコンタクトプラグ１８の内で、素子分離領域１４で絶縁されたコンタクトプラグ１８に電子線を照射するステップと、電子線を照射したコンタクトプラグ１８から放出される二次電子量を検出するステップと、検出された二次電子量に基づいて、電子線が照射されたコンタクトプラグ１８の異常を判定するステップとを有する。 （もっと読む）

【課題】 Ｃｕ電極の上に評価対象の膜を形成した場合でも、きちんと測定（評価）できる技術を提供することである。
【解決手段】 膜の特性を評価する為の評価用素子であって、
基板と、
前記基板上に設けられた絶縁部と、
前記絶縁部に設けられた独立した複数の孔部と、
前記各々の孔部に設けられた第１の電極部と、
前記絶縁部および第１の電極部上に設けられた評価対象の膜と、
前記膜上に設けられた第２の電極部とを具備する。 （もっと読む）

【課題】ＳＯＩウエーハのシリコン活性層の抵抗を容易かつ正確に測定し、シート抵抗を算出できる評価方法、さらにはＳＯＩウエーハの面内の抵抗分布を簡単に取得することが可能な評価方法を提供する。
【解決手段】絶縁層上または絶縁体上にシリコン活性層が形成されたＳＯＩウエーハの前記シリコン活性層の抵抗を測定してＳＯＩウエーハの評価を行う方法であって、前記シリコン活性層の少なくとも１箇所に、抵抗測定用の所定の幅および長さのシリコン活性層を有する抵抗測定用素子を形成した後、該抵抗測定用素子の両端間に電流を流し、抵抗を測定して、該測定した抵抗からシート抵抗を算出するＳＯＩウエーハの評価方法。 （もっと読む）

【課題】測定面と裏面とが平行な面を持たない試料の測定面の実効濃度プロファイルを測定することができる半導体素子の形成方法、濃度評価方法、および濃度評価装置を提供する。
【解決手段】半導体素子の濃度評価方法は、まず、測定対象となる試料の測定面に平行な平行面を形成する。つぎに、形成された平行面を所定の角度の傾斜面を有する試料台の傾斜面に接するように固定する。そして、固定された試料の測定面１０１を研磨して試料内部の半導体接合面を露出させ、研磨された研磨面に対して広がり抵抗測定装置の端針７０３を接触させて濃度評価する。 （もっと読む）

【課題】 チップサイズを増大させることなく、Ｃｕ配線等の配線における例えばＣＭＰ処理による膜厚の薄膜化が起こった箇所を特定するのに好適な電気抵抗測定パターンを有する半導体装置およびその製造方法を提供する。
【解決手段】 上層回路配線２１ｂと、上層回路配線２１ｂの膜厚を電気抵抗値によって測定するための電気抵抗測定パターン２２ａと、電気抵抗測定器を電気的に接続するための測定器用パッド２４ａ・２４ｂとを備えている。電気抵抗測定パターン２２ａおよび測定器用パッド２４ａ・２４ｂは、これら測定器用パッドおよび電気抵抗測定パターン２２ａが配置されている層とは異なる層に配置されている下層接続配線２３ａ・２３ｂを介して、互いに電気的に接続されている。 （もっと読む）

【課題】多層配線を有する半導体集積回路の配線の状態を検査する配線検査素子として、半導体集積回路の最も上側の配線（下地配線の段差の影響を受けやすい配線）の状態（断線や細り等の異常）を精度良く検出できるものを提供する。
【解決手段】半導体集積回路の多層配線に対応させ、層間絶縁膜を介してｎ層の検査用配線パターンを形成する。最も上側の検査用配線パターン７を、これより下側の全ての検査用配線パターン３１〜３３，５１〜５３と交差するように、且つ、これら下側の検査用配線パターンの重なり状態が異なる全ての領域８１〜８９を通るように一筆書きで形成し、両端に電極パッド７６，７７を形成する。 （もっと読む）

【課題】メタルフォトリソグラフィ工程で正確な位置合わせを行うための合わせ誤差計測マークを提供する。
【解決手段】下地基準マーク１１０は、層間膜１３２に下地基準マーク用ホール１１１を所定密度で形成し、下地基準マーク用ホール１１１内および層間膜１３２上にタングステンを堆積し、層間膜１３２表面のタングステンを化学機械研磨したときのエロージョンで凹みを生じさせることによって形成される。レジスト基準マーク１２０は、下地基準マーク１１０上のレジスト膜１３４に形成され、下地基準マーク１１０と異なる寸法の矩形枠状に形成される。エロージョンの凹みで下地基準マーク１１０を形成したので、アルミニウム膜１３３の凹みのエッジ１３３ａ位置と下地基準マーク１１０のエッジ１１０ａ位置とが一致するようになる。したがって、エッジ１３３ａの位置とレジスト基準マーク１２０の位置とを測定することで、合わせ誤差を正確に検出できる。 （もっと読む）

【課題】 半導体チップの実装基板への実装時の影響を精度良く検査できる半導体装置を提供することにある。
【解決手段】 半導体装置は、半導体基板１と、前記半導体基板１に形成されたチップ領域１０と、前記チップ領域１０に形成された電極１２と、前記半導体基板１に形成され、前記チップ領域１０と離間して形成されたチップ検査領域２０と、前記チップ検査領域２０に形成され、前記電極１２と電気的に接続された検査用電極２２と、を有する。 （もっと読む）

【課題】シリコン基板にガラスを陽極接合した加速度センサの検査方法において、シリコン基板上の絶縁膜の膜厚を非破壊で簡単に評価できるようにする。
【解決手段】シリコン基板１と、シリコン基板１の上下に陽極接合されるガラス３、２と、シリコン基板１上に形成された絶縁膜のシリコン酸化膜７及びシリコン窒化膜８と、シリコン基板１内に形成された片持梁構造のカンチレバー１ａと、シリコン基板１の表面に形成されたピエゾ抵抗４とを備えた加速度センサ１０において、シリコン窒化膜８上に予め検査用を兼ねて設けたアルミ電極６と、シリコン基板１に導通するアルミ電極５bを備え、このアルミ電極５bとアルミ電極６の測定端子６aと間に容量計１１を接続して、シリコン基板１とアルミ電極６間の静電容量を測定する。この静電容量測定値から、シリコン基板１上の絶縁膜の膜厚を定量的に求めることができ、膜厚の良否を非破壊で容易に評価することができる。 （もっと読む）

【課題】 プローブのパッドコンタクト不良による測定不具合を低減し、測定安定化及び測定効率化を図る。
【解決手段】 半導体基板１上に評価素子２と接続された第１のパッド群７ａと、コンタクトチェック用導電体５と接続された第２のパッド群７ｂとを備える。評価素子を測定する前に、第２のパッド群に予めプローブをコンタクトし、隣接パッド間に電圧をかけて抵抗を測定することにより、プローブ−パッドコンタクトが正常か否かを確認する。次に、プローブ−パッドコンタクトが正常な場合は、第１のパッド群にプローブをコンタクトすることにより評価素子の特性測定を行なう。プローブ−パッドコンタクトが異常な場合は、プローブのクリーニングを行う、またはプローブのコンタクト条件を変更した後、再度プローブ−パッドコンタクトが正常か否かを確認する。 （もっと読む）

【課題】コンタクト間に発生するパイピング不良を電子ビーム式パターン欠陥検査装置で簡便にモニタすることができる半導体装置のパイピング不良検出用ＴＥＧを得ること。
【解決手段】半導体装置の隣接する活性領域に形成されるコンタクト１５間のパイピング不良を検出する半導体装置のパイピング不良検出用ＴＥＧであって、ＳＴＩによって半導体基板表面に並列して複数形成される素子分離膜１１と、素子分離膜１１と所定の角度を持って、所定の間隔を有して並列して複数形成されるゲート配線１３と、半導体基板表面上のゲート配線１３を覆うように形成される層間絶縁膜と、隣接するゲート配線１３間の、隣接する素子分離膜１１間の活性領域の形成位置と、素子分離膜１１の形成位置に、層間絶縁膜を貫通して半導体基板表面と同じ深さに達するまで形成されるコンタクト１４，１５と、を備える。 （もっと読む）

【課題】 基板上の素子領域の配置に基づいて形成された断面構造用評価素子群を有し、該基板のへき開面から断面構造用評価素子群を露出させて観察することで素子領域の断面構造の解析を容易に行うことができる半導体装置を提供する。
【解決手段】 本発明にかかる半導体装置１０は、基板１１上に、半導体素子が配列された素子領域１２と、半導体素子と同じ構成を有し、素子領域１２の所望の断面を評価するための断面構造評価用素子群１３とを有し、断面構造評価用素子群は、所望の断面Ｓが基板１１のへき開の断面と平行になる側に傾斜した状態で形成されている。 （もっと読む）

【課題】 ビアで接続される０．１μｍ以下の微細配線で発生する配線後退による断線を防ぐことができる構造の半導体装置を提供する。
【解決手段】 シリコン基板２０３上に絶縁膜２０４が形成されており、この領域にＭ１配線１０３とＭ２配線１０４が交互に配置され、この配線をビア１０５で接続する構造である。ここで、Ｍ１配線１０３およびＭ２配線１０４の配線幅はいずれも同じ７０ｎｍで最小配線幅となっている。この構造では、ビア１０５がＭ１配線１０３およびＭ２配線１０４と同一の最小幅で、Ｍ１配線１０３とＭ２配線１０４が共通して、複数のビア１０５で接続されている （もっと読む）

【課題】層間絶縁膜の剥離の発生した層を特定することができる剥離検出の配線パターンを有する半導体装置を提供する。
【解決手段】半導体基板１上に積層された各層間絶縁膜２、３、４それぞれの内に形成された配線２１、３１、４１と最下層以外の層間絶縁膜３、４の内に形成されたビア３２、４２とが接続されたビアチェーン６を形成し、ビアチェーン６の各配線２１、３１、４１を電極パッド２３、３３、４３へそれぞれ接続する。 （もっと読む）

【課題】 測定に手間がかからず、素子のダメージ評価が簡便に行える半導体装置の製造工程におけるチャージダメージ定量評価方法及びその装置、チャージダメージ定量評価用ウェハを提供する。
【解決手段】 半導体ウェハ内にモニタ用のＭＯＳＦＥＴ Ｑを複数準備する。ＭＯＳＦＥＴのゲート電極に接続するアンテナパターンは、各パターン形状でもって１００〜１００００程度まで適当に振り分けた所定のアンテナ比を構成し、それぞれプラズマチャージが捕集される。次に、リーク電流測定を行う。リーク電流測定は、ソース／ドレイン領域を基準電位（接地電位）、ゲート電圧Ｖgをパラメータとし、ゲート電極１２に流れる電流Ｉgが製品として動作させる電流の許容範囲から逸脱するゲート電圧値Ｖgbを探索する。リーク電流値のデータをウェハ全体で集計し、ウェハ全体の不良の度合いを不良率として算出する。この不良率は、チャージダメージ定量の指標となり得る。 （もっと読む）

【課題】オーミック電極下の半導体基板が変質した領域のシート抵抗を評価しつつ、正確にコンタクト抵抗を求める。
【解決手段】それぞれ複数の電気抵抗測定部を備えるシート抵抗評価領域１００及びコンタクト抵抗評価領域２００が設けられ、シート抵抗評価領域に設けられたそれぞれの電気抵抗測定部１１０に属するオーミック電極の第１電極長ｄ_Ａ及び電極幅Ｗが互いに等しく、かつ、一対のオーミック電極の第１間隔Ｌ_Ａが互いに異なっており、コンタクト抵抗評価領域に設けられたそれぞれの電気抵抗測定部２１０に属する一対のオーミック電極の第２間隔Ｌ_Ｂ及び電極幅Ｗが互いに等しく、かつ、第２電極長ｄ_Ｂが互いに異なっているコンタクト抵抗評価用構造体１０を用いて、半導体基板２０上に形成された一対のオーミック電極間の測定された電気抵抗から、オーミック電極と半導体基板との間のコンタクト抵抗を評価する。 （もっと読む）

【課題】 集積回路装置のＤＲＡＭ部の歩留まり評価を工程別に早く行う。
【解決手段】 集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置は、ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線１１と、ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ評価用ゲート配線１１と接続された評価用ソースコンタクト１２とを備えている。 （もっと読む）