【課題】製造時に大幅な工程数増加を招くことなく、半導体チップのウェハ面内位置のトレーサビリティを実現する。
【解決手段】半導体ウェハ１に複数の半導体チップ領域５がマトリクス状に配置されている。各半導体チップ領域５は、下地絶縁膜７上に形成された配線パターン及び枠状の配線ダミーパターン９と、下地絶縁膜７、配線パターン及び配線ダミーパターン９よりも上層側に形成された複数層の絶縁膜を備えている。複数層の絶縁膜はＳＯＧ膜１３を含んでいる。半導体ウェハ１の中央部と周縁部で、上方から見て配線ダミーパターン９内のＳＯＧ膜１３の形成領域及び膜厚分布が異なっていることに起因して、上方から見て配線ダミーパターン９内の絶縁膜表面に半導体ウェハの中央部からの距離に応じた色ムラが形成されている。 （もっと読む）

【課題】 デザインルールの制約によらず、精度良くチップ割れを検出することができる回路をより確実に実現可能な半導体装置を提供する。
【解決手段】 第１及び第２接続端子を備え、半導体基板と電気的に分離して形成された半導体配線パターンＰＷの複数と、１つの半導体配線パターンＰＷの第１接続端子Ｃａとオーミック接続し、他の１つの半導体配線パターンＰＷの第２接続端子Ｃｂとオーミック接続して、２つの半導体配線パターンＰＷを電気的に接続する電極パターンＰＥの複数と、半導体配線パターンＰＷの第１接続端子または第２接続端子と接続可能に構成され、互いに近接配置された１対の検査用パッドＰＤと、を備え、１対の検査用パッドＰＤを始点及び終点として半導体配線パターンＰＷ及び電極パターンＰＥを交互に接続して構成された一連の検査用パターン群ＧＰが、１対の検査用パッドＰＤの間を除く半導体基板の外縁部に沿って配置されている。 （もっと読む）

【課題】高集積化且つ高性能化した半導体装置の歩留まり予測を高精度で行えるようにする。
【解決手段】半導体装置の製造工程途中において、半導体装置の膜質特性を測定し、測定されたデータを用いて半導体装置の歩留まりを予測する。 （もっと読む）

【課題】半導体装置のテスト構造物及び半導体装置を提供する。
【解決手段】半導体装置のテスト構造物は、トランジスタ１５０、ダミートランジスタ１６０、及びパッドユニットを具備する。トランジスタ１５０は、基板の第１アクティブ領域１２０上に形成される。ダミートランジスタ１６０は、基板の第２アクティブ領域１３０上に形成され、トランジスタ１５０に接続される。パッドユニットは、トランジスタ１５０に接続される。ダミートランジスタ１６０により、トランジスタ１５０が受けるプラズマダメージが減少する。 （もっと読む）

【課題】最終製品での電気特性検査において半導体装置の歩留まりが低下するのを抑制することが可能な半導体装置の品質評価方法を提供する。
【解決手段】この半導体装置（安定化電源用ＩＣ）の品質評価方法は、ｎ型エピタキシャル層１３およびアノードショットキー電極層２７からなるショットキーバリアダイオードの電気特性を測定する工程と、アノードショットキー電極層２７と同時に形成され、半導体層（ｎ⁺型エミッタ拡散層１７、ｐ⁺型ベース拡散層１５ｂ、ｎ⁺型コレクタ補償拡散層１８およびｐ⁺型ベース拡散層１９ａ〜１９ｄ）にそれぞれオーミック接触されるオーミック電極層（エミッタオーミック電極層２３、ベースオーミック電極層２４、コレクタオーミック電極層２５および抵抗オーミック電極層２６ａ〜２６ｄ）の品質を、ショットキーバリアダイオードの電気特性により評価する工程とを備えている。 （もっと読む）

【課題】Ｐｓｅｕｄｏ−ＭＯＳＦＥＴによってＳＯＩウェーハの電気特性を評価する際、ＢＯＸ層を通じてゲート電圧を印加した際、空乏領域がＳＯＩ層表面にまで届いていない場合、ＳＯＩ層表面で電流が流れてしまい、ＳＯＩ／ＢＯＸ層界面の評価が不可能になってしまう。
【解決手段】ＳＯＩウェーハのＳＯＩ層にソース電極およびドレイン電極を接触させ、前記ＳＯＩウェーハの支持基板にゲート電極を接触させて前記ＳＯＩウェーハの電気特性を評価するＰｓｅｕｄｏ−ＭＯＳＦＥＴによるＳＯＩウェーハの評価方法において、前記ＳＯＩ層にレジストを塗布してフォトリソグラフィを行った後、エッチングを行って該ＳＯＩ層を部分的に薄膜化して、該薄膜化したＳＯＩ層の表面に前記ソース電極および前記ドレイン電極を接触させて評価を行うことを特徴とするＳＯＩウェーハの評価方法。 （もっと読む）

【課題】コンタクト形成によっておこるＭＯＳトランジスタのＤＣ変動量を解析的に見積もることを可能とする半導体評価素子とそれを用いた評価回路および評価方法を提供する。
【解決手段】ＭＯＳトランジスタ等の半導体評価素子は、ゲートと、拡散層と、測定用コンタクトと、フローティングコンタクトとを具備する。拡散層は、ゲートの両側に形成され、ソースおよびドレインとなる。測定用コンタクト（は、拡散層のゲートから離れた位置にそれぞれ設けられる。フローティングコンタクトは、ゲートと測定用コンタクトとの間に設けられ、電気的に孤立するメタル層と拡散層とを接続する。 （もっと読む）

【課題】ＴＺＤＢ法やＴＤＤＢ法を用いるＧＯＩ評価法は、半導体シリコンウェーハ主表面に存在するＣＯＰの評価に関しては非常に高感度であるが、金属不純物に対しては、不明瞭な点が多く、ＴＺＤＢ法やＴＤＤＢ法による評価を行っても、不良と判断できる絶縁破壊が起こらないことがあるため、欠陥に対する感度が十分ではなく、ＧＯＩによって評価を行うことが出来なかった。
【解決手段】少なくとも、半導体シリコンウェーハに酸化膜を形成した後、前記酸化膜の表面に電極を形成してＭＯＳキャパシタを作製した後に、該ＭＯＳキャパシタのＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）電気特性評価を行うシリコンウェーハの評価方法において、前記酸化膜の形成を、８００℃以下で行うことを特徴とするシリコンウェーハの評価方法。 （もっと読む）

【課題】結晶性試料を傾斜させずに該結晶性試料を評価することが可能な試料評価装置及び試料評価方法を提供すること。
【解決手段】試料Sに電子線EBを透過させることによりZOLZ図形３９を得るステップS1と、ZOLZ図形の幾何学的特徴と、試料厚さ及び格子湾曲量との対応関係に基づいて、電子線EBが透過した部分の試料Sの厚さtと格子湾曲量Δθとを求めるステップS2とを有する試料評価方法による。 （もっと読む）

【課題】論理回路に動作電圧を供給するスイッチのショート不良を容易に検出することが可能な半導体集積回路、および、半導体集積回路検査方法を提供する。
【解決手段】論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。 （もっと読む）

【課題】下層構造の影響を抑制して高精度にパターン形状管理を行うことができる配線構造およびその製造方法を提供すること。
【解決手段】基板１上の絶縁膜１１１に形成された配線パターン１１８と、基板１上の絶縁膜１１１における配線パターン１１８とは異なる領域に形成されて測定光が照射される測定用パターン１１９と、測定用パターン１１９の直下に形成された光透過抑制膜１０９とを備え、測定用パターン１１９は、配線パターン１１８と同一のパターンであり、光透過抑制膜１０９は、測定用パターン１１９を構成する絶縁膜１１１の材料の光透過率よりも小さい光透過率を有する材料からなることを特徴とする配線構造。 （もっと読む）

【課題】微細パターンを有する半導体デバイスの導体配線のインライン接続検査を、安価な装置で、効率良く実施することを目的とする。
【解決手段】接地（電源接続）電極パターンと非接地（フローティング）電極パターンを複数交互に配置し、接地電極（電源接続）パターンと非接地（フローティング）電極パターンそれぞれを２本以上相互接続し、各相互接続個所から延伸して電極パターンより幅の広い延伸配線を形成し、かつ接地電極パターンの延伸配線及び非接地電極パターンの延伸配線とが交互に配置された、延伸配線交互配置領域を形成する。この領域をＳＥＭ走査して、各延伸配線のＳＥＭ像明暗配列状態から、電極パターンの欠陥情報（オープン・ショートの判定、欠陥電極の位置など）を得る。 （もっと読む）

【課題】組立工程作業において生じるダメージの位置を特定できるようになし、以って、半導体装置の改良・改善を速やかに行うことが出来るようにすることである。特に、マルチチップパッケージのプロセス・材料・構造の設計に活かすことが出来るようにすることである。
【解決手段】 半導体装置の組立工程において掛かる負荷を電気的な特性値として測定できる複数のセンサＴＥＧを備えてなり、
前記複数のセンサＴＥＧが三次元的に配置されてなる組立耐性評価用ＴＥＧ装置。 （もっと読む）

【課題】金属、又は半導体／金属合金（有利には、前記金属のシリサイド）と半導体との間の接触面の接触抵抗率を求めることを可能にする測定装置を提供すること。
【解決手段】
半導体（１０４）と金属（１１９）との間の接触面の抵抗率ρ_ｃを測定する装置（１００）であって、
一つの誘電体層（１０２）と、
前記誘電体層（１０２）上に配置され、略矩形形状を有し、前記誘電体層（１０２）に接する長さＬ及び幅Ｗの面を有し、厚さをｔとする少なくとも１つの半導体ベース素子（１０４）と、
前記金属又は前記半導体と前記金属の合金を含む少なくとも２つの接触面部（１１９）とを少なくとも備え、
ｔ×Ｗの表面を有し、前記誘電体層と接する前記面に対して直角である前記半導体素子の対向する２つの面のそれぞれは、前記接触面部のいずれかによって完全に覆われていることを特徴とする装置（１００）。 （もっと読む）

【課題】半導体製造装置、評価装置などの性能データ評価を確実にするための３００ｍｍテストウエハのエッジ部の構造について再現性が良好であって、膜剥離や傷等の生じることのない３００ｍｍシリコンテストウエハ等を提供する。
【解決手段】この発明に係る３００ｍｍシリコンテストウエハは、半導体製造装置、評価装置、および材料の開発または評価を目的としたテストウエハである。このテストウエハは、エッジ部端面とこのエッジ部端面から０．３ｍｍ以内の表面が１０ｎｍ以上の深さまで同じ材料であるように製造設計し、これによりエッジの表面の電気特性を安定にさせる。 （もっと読む）

【課題】 半導体装置における配線の腐食を、腐食発生初期に高精度に検知することができるダミー配線を提供する。
【解決手段】 腐食性を有し、腐食に伴って断面積が減少するダミー配線１４は、半導体基板１２上に階段状に積層して形成されている。ダミー配線１４の抵抗は配線断面積の減少に伴って増加する。ダミー配線１４の断面の外郭は、腐食速度に寿命を乗じた距離を半径とする半円１４の外側を通過しており、配線の寿命が確保される。ダミー配線１４の腐食は基板と接していない表面から一様に進行し、やがてダミー配線１４は断線する。腐食発生初期の断面積の減少率は大きく、腐食の進行に伴って減少率は小さくなる。腐食発生初期の抵抗の変化率が大きく、配線の腐食を高精度に検知することができる。 （もっと読む）

【課題】半導体ウェハに配置された全ての評価パターンを簡便に比較でき、経時劣化が発生しやすい評価パターンを容易に抽出できるようにする。
【解決手段】半導体ウェハの各ショット領域に形成されたチップ領域内に形成された評価セルには、評価素子５０１が配置され、評価素子５０１には、調整抵抗であるゲート５０５が接続されている。このため、評価セルの有する抵抗値が評価素子５０１とゲート５０５との抵抗値を合わせて、全ての評価セルで同一になる。これにより、異なる抵抗値を有する評価素子に対してＷＬＢＩ試験時に印加するストレスを同一にでき、評価パターンに起因する経時劣化程度を求めることができる。 （もっと読む）

【課題】大きさの異なる評価用チップを同じウェハから得られ、また、評価用チップ全体の熱抵抗評価ができる半導体回路のパッケージ評価用ウェハを提供する。
【課題の解決手段】半導体回路素子を形成するのに十分な大きさを有する単位チップ２を複数形成し、所望数の単位チップ２毎に切り出して、評価対象となるパッケージの内部に収納して、熱抵抗評価をするウェハ１で、単位チップ２のウェハ１内にそれぞれ感熱ダイオードを設けるとともに、隣接する一対の単位チップ２に設けた感熱ダイオード同士を接続するように直線的に互いに平行に伸びる複数の感熱ダイオード接続配線６を設けて、これら配線６を感熱ダイオード特性評価用パッド５ａ，５ｂと接続し、ウェハ１内全域に及ぶよう直線的に互いに交差して伸びる複数の発熱抵抗体配線８ａ〜８ｈからなる発熱抵抗体配線群を設けて、この発熱抵抗体配線群は発熱抵抗体加熱用パッド４ａ〜４ｄと接続する。 （もっと読む）

【課題】高精度な外観検査を安価に行うのに適した構造の半導体装置等を提供する。
【解決手段】半導体装置１は、回路形成領域９０を有する半導体装置であって、配線層３中に設けられ、回路形成領域９０を包囲するシールリング１６と、配線層３中に設けられ、シールリング１６の外側に位置するダミーメタルビア１５と、を備えている。シールリング１６の延在方向に垂直な断面において、ダミーメタルビア１５の幅は、シールリング１６の幅よりも小さい。 （もっと読む）

【課題】従来の測定方法では、目合わせずれ量の測定精度が低い。
【解決手段】各測定用パターン１０ａ，１０ｂ，１０ｃ，１０ｄは、パッド２２（第１の端子）およびパッド２４（第２の端子）間に電圧を印加することにより、配線と導体プラグとの相対的な位置ずれ量（目合わせずれ量）を測定する方法に用いられるパターンであって、パッド２２に接続された配線１２（第１の配線）と、配線１２に接続されたビアプラグ１４（第１の導体プラグ）と、配線１２と同層に、絶縁膜（図示せず）を挟んで配線１２に対向するように設けられ、パッド２４に接続された配線１６（第２の配線）と、を備えている。 （もっと読む）