ウェハを処理する方法であり、この方法は、ウェハの測定手法データを用いて、予備処理測定マップを形成するステップを有し、この測定手法データは、ウェハ上の少なくとも一つの分離構造の測定手法データ、ウェハ上の少なくとも一つのネスト化構造の測定手法データ、バイレイヤマスクデータ、およびBARC層データを含む。ウェハに対して、少なくとも一つの予備処理予測マップが形成される。ウェハに対して、予備処理確認マップが計算される。予備処理確認マップは、ウェハ上の複数のダイ用の確認データの組を有する。1または2以上のダイ用の確認データが、信頼性範囲内にない場合、優先測定サイトが決定される。次に、優先測定サイトを含む、新たな測定レシピが形成される。

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【課題】欠陥検出精度を高めることを課題とする。
【解決手段】基板上に直接形成された所定パターンを有する膜を用いて前記基板をエッチングすることにより、前記所定パターンを前記基板に転写し、次いで前記膜を除去した後、前記所定パターンと転写されたパターンの形状を比較することで欠陥の有無を検査することを特徴とする転写パターンの欠陥検査方法により上記課題を解決する。 （もっと読む）

【課題】バーニアが形成される領域のトレンチをパドルタイプで形成してオーバーレイ精度測定のエラー防止、ならびに工程削減に有効なバーニアおよびその形成方法。
【解決手段】半導体基板上の所定の領域に第１バーニアパターンを形成する段階、前記第１バーニアパターンをマスクとしてエッチングして第１深さのトレンチを形成する段階、前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階、前記第２バーニアパターンをマスクとしてエッチング工程を行い、所定の幅の段差を持つ第２深さのトレンチを形成する段階、前記第１バーニアパターン及び前記第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階、前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングする段階とを含む、オーバーレイ精度測定バーニアの形成方法。 （もっと読む）

【課題】多層配線技術において、ビアの均一な加工精度が得られる電源配線構造およびその配線設計方法ならびに、ビアの粗密に起因した不良箇所を短時間に特定する評価方法を提供する。
【解決手段】複数の回路セル７を有する基板上で第１の方向に並べて配置された複数の回路セル電源配線１および回路セルグランド配線２と、回路セル電源配線１および回路セルグランド配線２より上層において、回路セル配置領域ａの外周に近いほど配線幅Ｗ１，Ｗ２，Ｗ３を細くする状態で、第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線３および基幹グランド配線４と、回路セル電源配線１とこれに上方で交差する基幹電源配線３を接続した複数の第１のビア５と、回路セルグランド配線２とこれに上方で交差する基幹グランド配線４を接続する複数の第２のビア６とを備える。 （もっと読む）

【課題】ウエハ検査の際のボンディングパッド内でのプローブ針の位置精度を向上するとともに、チップサイズを低減することを目的とする。
【解決手段】外部接続用のボンディングパッドを表面に有した複数の半導体集積回路装置が形成された半導体ウエハにおいて、ボンディングパッドあるいはそれとは別個に設けた検査用のパッドである位置合わせ用パッド４Ａの下に、圧力によって特性が変動するトランジスタなどの圧力検知素子９が好ましくはアレイ状に配置され、これら複数の圧力検知素子９の特性の変動を個別に測定するための回路部が設けられる。これにより、パッド４Ａ内でのプローブ針６の接触位置を容易に精度よく検出することが可能になり、半導体集積回路装置に対するプローブカードの位置合わせを適正に行える。 （もっと読む）

【課題】 半導体素子の微細化にともない重ね合わせ測定マークにおける基準マークの膜剥れが発生する。この膜剥れにより重ね合わせの位置ずれを精確に測定できなくなり所望の重ね合わせ精度が得られないという問題がある。
【解決手段】 重ね合わせ測定マークの基本マークパターンの各辺に微小な突起パターンを付加することで、重ね合わせ測定マークの膜剥れを防止できる。膜剥れがない重ね合わせ測定マークにより重ね合わせの位置ずれを精確に測定し、露光機にフィードバックすることで更に重ね合わせ精度の良いパターン形成結果が得られる。 （もっと読む）

【課題】半導体ウェハに形成された欠陥検査用配線に生じる欠陥を容易に検出する。
【解決手段】半導体ウェハ１０に欠陥検査用配線２０を形成する際、欠陥検査用配線２０の幅を厚さより小さく形成する。これにより、欠陥検査用配線２０の厚さを確保しつつ、欠陥検査用配線の断面（配線の長手方向に垂直な断面）の断面積を小さくし、欠陥検査用配線２０に熱ストレスや上層膜からの応力の影響を受けやすくさせる。すなわち、ウェハ工程においてパターニング等によるストレスによって欠陥検査用配線２０内に欠陥が発生すると、その欠陥が抵抗となって、欠陥検査用配線２０の抵抗値が増大するため、欠陥検査用配線２０内の欠陥を容易に、かつ、高感度に検出することができる。 （もっと読む）

【課題】ＢＭＤ存在状態を効率よく測定するとともにこのＢＭＤ存在状態のウェーハ面内方向均一化を図る。
【解決手段】ウェーハＷを切断片Ｗ１に切断する工程と、
切断片Ｗ１をその断面Ｗ２が略面一になるように積み重ねて積片体Ｓとする工程と、
積片体Ｓの断面Ｓ０を画像処理手段Ｃで観測し、ＢＭＤ存在状態を評価する工程と、
前記評価に基づいてフィードバックし、ＢＭＤ存在状態がウェーハＷ面内方向に均一化するように製造条件を設定する工程と、
を有する。 （もっと読む）

【課題】 配線間絶縁膜の特性を正確に測定・評価できる技術を提供することである。
【解決手段】 配線間絶縁膜７の特性を評価する為に用いられる素子の製造方法であって、
基板１上に前記配線間絶縁膜よりエッチング加工が容易な易エッチング加工性膜３を設ける易エッチング加工性膜成膜工程と、
前記易エッチング加工性膜成膜工程で設けられた易エッチング加工性膜３をエッチングして導電膜用溝３ａを形成する導電膜用溝形成工程と、
前記導電膜用溝形成工程で形成された導電膜用溝３ａに導電膜６を設ける導電膜形成工程と、
前記導電膜形成工程の後、導電膜６と導電膜６との間に存在している易エッチング加工性膜３をエッチング除去する除去工程と、
前記除去工程の後、該除去工程で形成されて出来た溝３ｂに配線間絶縁膜７を設ける配線間絶縁膜形成工程
とを具備する。 （もっと読む）

【課題】脆弱であり、かつ、密着性に乏しくて剥離し易い多孔質状ｌｏｗ−ｋ材が絶縁膜として用いられた場合において、更にはチップ厚が１００μｍ以下と言った薄型タイプのものにおいて、バックグラインド以降におけるパッケージプロセスの物理的耐性の評価を出来るようにすることである。
【解決手段】耐性を評価する為の素子ＴＥＧ（Ａ，Ｂ，Ｃ）が基板に設けられてなる耐性評価可能な装置であって、
素子ＴＥＧ（Ａ）は、
前記基板が碁盤目状に切断される切断ラインよりも１〜２００μｍ内側の位置に設けられ、
素子ＴＥＧ（Ｂ）が、
前記碁盤目状に切断されたチップにおけるボンディングエリア上であって、かつ、ボンディング位置からは水平方向において１〜２００μｍ離れた位置に設けられ、
素子ＴＥＧ（Ｃ）は、
前記碁盤目状に切断されたチップにおけるボンディングエリアの内側ラインから水平方向において１〜２００μｍ内側に離れた位置に設けられてなる。 （もっと読む）

【課題】電子線式半導体ウエハ検査装置の検査条件を適正化する。
【解決手段】ウエハ上における非導通コンタクト孔２や突抜け欠陥位置と大きさ及び欠陥層の厚さが明確なサンプルを作成し、これを評価することによって、検査装置の検査条件を適正化する。 （もっと読む）

【課題】スクライブラインにプロセスモニタ用電極パッドを備えた半導体ウエハにおいて、半導体チップサイズ及びスクライブライン幅を大きくすることなく、メタルバリの発生を低減する。
【解決手段】複数の半導体チップ３がスクライブライン５によって互いに分離されてマトリクス状に配置されている。プロセスモニタ用電極パッド１１は、ポリシリコン層１８上に形成されたポリ−メタル層間絶縁膜１９上に形成された１層目メタル配線層２１−１を少なくとも含む３層のメタル配線層からなり、スクライブライン５の切断領域１３を含んで切断領域１３よりも広い幅をもってスクライブライン５に配置されている。プロセスモニタ用電極パッド１１下のポリ−メタル層間絶縁膜１９に１層目メタル配線層２１−１とポリシリコン層１８を接続するための接続孔２０が形成されている。 （もっと読む）

【課題】 高精度・高感度にパッケージプロセスにおける物理的耐性を評価する技術を提供することである。
【解決手段】 半導体デバイスのパッケージプロセスにおける物理的耐性の評価の為に用いられる素子であって、
基板１と、
前記基板１上に設けられた配線膜３と、
前記配線膜３の下層側および／または上層側に設けられた弾性率が１５ＧＰａ以下の絶縁膜２とを具備する。 （もっと読む）

【課題】半導体装置の製造工程内に発生するウェハ面内での電位差に起因する電気的ストレスを正しく評価するための評価パターンを備えたプロセス評価用デバイスを提供する。
【解決手段】プロセス評価用デバイスは、半導体基板上に形成され、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子３ａ、３ｂと、前記２端子素子３ａ、３ｂの少なくとも一方の端子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられ、同一のアンテナ比を持つ複数の導体パターンからなるアンテナパターン５とを備え、アンテナパターン上に誘起される電荷を、２端子素子３ａ、３ｂ間の電圧上昇による破壊によって検出する。 （もっと読む）

【課題】ディスターブ特性を劣化させることなく、生産性を向上することが可能なデータ消去方法及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１１上に形成されたゲート電極１５と、ゲート電極１５の両サイドにそれぞれ形成された電荷蓄積部１８と、半導体基板１１上部であって電荷蓄積部１８下にそれぞれ形成された低濃度拡散領域１６と、ゲート電極１５下の領域及び低濃度拡散領域１６を挟む一対の領域にそれぞれ形成された高濃度拡散領域１７とを有する複数のメモリセル１が作り込まれたウェハを準備する。次に、ウェハに形成された全てのメモリセル１が有する電荷蓄積部１８が保持するデータを電気的に消去（電気的消去（２））した後、ウェハを高温下に所定時間放置（ベーク消去（３））する。 （もっと読む）

【課題】下層の配線層からの反射光の影響を抑え、高精度の外観検査を行うことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１配線を有する第１配線層と、第１配線層上に第１絶縁層を介して形成された第２配線を有する第２配線層とを備え、平面的又は断面的に見たときの外接円の直径が４０ｎｍ以下である微小突起を第２配線層又はその上層に備えることを特徴とする。 （もっと読む）

【課題】従来の技術では、回路パターンに対するＴＥＧの面積が大きく、この大きなＴＥＧの面積が半導体装置を微細化する上で妨げとなっていた。
【解決手段】本発明による半導体装置は、半導体基板上に設けられた回路パターン（４）と、前記回路パターンの周囲に配置されたコンタクトホール対（１）と、前記コンタクトホール対が設けられた絶縁膜の上層に前記コンタクトホール対と接続するように設けられた基準配線パターン（２）とを具備している。ここで、前記基準配線パターンは、第１方向に延びる第１部分（２ａ）と、前記第１部分に接続し、前記第１方向と異なる第２方向に延びる第２部分（２ｂ）とを備えている。一対のコンタクトホール及び一つの基準配線パターンを備える単一のＴＥＧによりマスクの異なる２方向の位置ずれが適切に検出されるため、ＴＥＧの面積が縮小され、その結果、半導体装置が微細化される。 （もっと読む）

【課題】素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定できる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法では、第１導電型の半導体基板１に、開口部２ｂ，２ｃを有する素子分離膜２を形成する。次いで、開口部２ｂ，２ｃ内に位置する半導体基板１上、並びに素子分離膜２上に感光膜を形成する。この感光膜を、レチクルを用いて露光し、その後現像することにより、素子分離膜２上に、開口部２ｂ上及びその周囲を内側に含むマスク開口部５１ｂを有するマスク膜５１を形成する。そしてマスク膜５１をマスクとして第２導電型の不純物を導入することにより、開口部２ｂ内に位置する半導体基板１に、第２導電型不純物領域７ｂを形成し、さらに開口部２ｂ内に位置する半導体基板１の表面にシリサイド膜８ｂを形成し、開口部２ｃ内に位置する半導体基板２と、シリサイド膜８ｂとの間の導通性を測定する。 （もっと読む）

【課題】
半導体デバイスの製造プロセスをモニタする装置において，被評価パターンの断面形状，あるいは被評価パターンのプロセス条件，あるいは被評価パターンのデバイス特性を，パターンを非破壊で計測可能にする。
【解決手段】
露光プロセス，あるいはエッチングプロセスにおいて，被評価パターンのSEM像から，被評価パターンの断面形状，あるいは前記パターンのプロセス条件，あるいは前記パターンのデバイス特性を推定するのに有効な画像特徴量を算出し，前記画像特徴量を予めデータベースに保存しておいたパターンの断面形状，あるいは前記パターンのプロセス条件，あるいは前期パターンのデバイス特性とSEM像から算出した前記画像特徴量とを関連づける学習データに照合することにより，被評価パターンの断面形状，あるいは前記パターンのプロセス条件，あるいは前記パターンのデバイス特性を算出する。 （もっと読む）

【課題】加工ばらつきに依存することなく多層電極構造における電極間の形状を電気的に評価し、形状の変動を検出することのできる半導体装置の評価方法を提供する。
【解決手段】表面に、少なくともひとつのテストパターン領域を備えた半導体ウェハであって、前記テストパターン領域は、第１層電極パターンと同一工程で形成された第１のゲート電極をもつ第１のトランジスタと、第２層電極パターンと同一工程で形成された第２のゲート電極をもつ第２のトランジスタと、第１層電極パターンと同一工程で形成された第１層パターンと、第２層電極パターンと同一工程で形成された第２層パターンとで構成された第３のゲート電極をもつ第３のトランジスタとを具備し、前記第１乃至第３のトランジスタは、それぞれ第１乃至第３のゲート電極のサイズが等しく、ソース・ドレイン間距離およびソース・ドレイン領域の不純物濃度が等しくなるように形成される。 （もっと読む）