【課題】 スクライブＴＥＧの電極端子によるＬＳＩチップのウエハ上での取れ数削減を抑制して、低コスト化を実現する。
【解決手段】 半導体素子からなる内部回路が集積して形成されたＬＳＩチップ１と、ＬＳＩチップ周辺のスクライブ領域４上に形成され、評価素子５と電極端子６が形成されたスクライブＴＥＧとを備え、スクライブＴＥＧの評価素子５の少なくとも一つとスクライブＴＥＧの電極端子６とが、それぞれスクライブ領域４内の異なる領域に分離して形成され、互いに電気的に接続されている。これにより、スクライブＴＥＧの電極端子と評価素子の接続の制約が緩和され、結果的にスクライブ領域面積の縮小ができ、ＬＳＩチップの低コスト化を実現できる。 （もっと読む）

【課題】 スクライブライン幅を増加することなく、半導体装置を容易に短時間で評価することができるように改良された大規模集積回路のウェハを提供する。
【解決手段】 第１のスクライブライン１２ａが延びる方向に、複数個の半導体装置１が並んで半導体装置の列を形成している。半導体装置の列は、第１のスクライブライン１２ａと直交する第２のスクライブライン１２ｂが延びる方向に複数並んで設けられる。第２のスクライブライン１２ｂ内に、各半導体装置１と対になるように、中継回路９が設けられる。中継回路９と半導体装置１は、ポリシリコン配線１３で接続される。中継回路９にその一方端が接続された第２層配線６が、第２スクライブライン１２ｂ内に延びている。テストチップ３内に形成されたパッド電極４ａにその一方端が接続された第３層配線５ｃが、第１のスクライブライン１２ａ内に延びている。第２層配線６と第３層配線５ａは、ビアホール１０を介して電気的に接続されている。 （もっと読む）

【課題】 半導体素子のパターン寸法を検証する際の検証精度を高め、且つ、その歩留ま りを損なうことなく検証するためのＴＥＧを形成する。
【解決手段】 半導体ウエハの製造にあたり、２つの素子形成領域１２と、素子形成領域１２を相互に区画するスクライブ線領域１３とが１つのレチクルショット１１で形成される。各レチクルショット１１の４隅のスクライブ線領域１３上、及び、中央のスクライブ線領域１３上に、スクライブ線領域１３の幅の１／２以下の寸法を有するＴＥＧ１４を形成する。各ＴＥＧ１４には、素子形成領域１２内の半導体素子のパターンと同じ形状で、且つ、相互に同一形状のパターンが形成される。各スクライブ線領域１３上で隣接する２つのＴＥＧ１４は、スクライブ線領域１３の長手方向に離間して配置される。 （もっと読む）

【課題】本来の論理機能のための論理回路に加えて、論理機能とは関係のないテスト用のプロービング回路が設けられた半導体装置を提供する。
【解決手段】 半導体装置は、複数の論理回路を有し、所定の論理機能を達成する論理回路部（Ｃ１１〜Ｃ３３）と、前記論理回路部に接続されるように設けられた少なくとも１つのプロービング回路（ＰＢ）とを備えている。前記プロービング回路は、前記所定の論理機能とは関係が無く、前記プロービング回路の拡散層は、ＬＶＰ（Ｌａｓｅｒ Ｖｏｌｔａｇｅ Ｐｒｏｂｉｎｇ）法で使用される。 （もっと読む）

【課題】 薄膜状の評価サンプルに確実に評価パターンを含ませるようにする。また、評価サンプルの薄膜化を図って評価パターンの構造解析精度を向上させる。
【解決手段】 基板上に一列に複数の評価パターン１０４が形成され、各評価パターン１０４を含むように基板と垂直な膜状の評価サンプル１０２が切り取られて評価パターン１０４の断面観察に供される半導体装置１００であって、各評価パターン１０４の並び方向と評価サンプル１０２の延在方向がずれるよう構成された。 （もっと読む）

【課題】 半導体装置のプロセスマージンの評価及び信頼性評価を、時間的にもコスト的にも、従来の評価よりも低減するための評価用ＴＥＧ及び評価用マスクを提供する。
【解決手段】 容量ブロック１０毎にＭＯＳＦＥＴの寸法が異なり、かつ、容量ブロック１０毎に電気測定するための測定用パッド１２を有するＴＥＧを形成する。さらに、通常の半導体装置の製品と構成が近くなるように、入力部と、記憶部と、出力部と、電源回路とを有する。 （もっと読む）

【課題】 ウェハからの半導体素子の取り数を減少させず、ウェハ段階で複数チップのリークテストを一括して行って良品率を簡単に予測してウェハ検査を簡略化する。
【解決手段】 スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃを配置して、これらをそれぞれブロック内の複数の半導体素子２の各端子２１ａ〜２１ｃにそれぞれ接続させ、ブロック内に設けられたＴＥＧ４内の各測定用端子４１ａ〜４１ｃにそれぞれ接続して、ブロック毎に一括してリーク電流を測定する。リーク電流が設定値未満の場合には、ブロック内の半導体素子の良品率が高いと判断して、ウェハ状態で個々の半導体素子の個別テストを省略する。リーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、半導体素子２の各端子２１ａ〜２１ｃから、ウェハ状態で個々の半導体素子の個別テストを行う。 （もっと読む）

【課題】配線に対する接続孔の位置ずれ量及び位置ずれ方向を精度よく測定することができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法では、第１の絶縁膜上に、複数の第１のＴＥＧ用配線１０ｄを形成する。第１の絶縁膜上及び複数の第１のＴＥＧ用配線１０ｄ上に、第２の絶縁膜１１を形成する。第２の絶縁膜１１に、複数の第１のＴＥＧ用配線１０ｄの端部それぞれ上又はその近傍に位置し、前記複数の端部に対する相対位置が同一方向にずれている複数のＴＥＧ用接続孔１１ｂを形成する。第２の絶縁膜１１上に、複数のＴＥＧ用接続孔１１ｂそれぞれに接続する複数の第２のＴＥＧ用配線１３ｂを形成する。いずれの第１のＴＥＧ用配線１０ｄと第２のＴＥＧ用配線１３ｂが相互に導通しているか検査することにより、第１のＴＥＧ用配線１０ｄとＴＥＧ用接続孔１１ｂの位置ずれが検査される。 （もっと読む）

【課題】 ウエハ上に形成されるトランジスタの特性ばらつきを測定する回路の面積効率を向上させる。
【解決手段】 ｍ×ｎ個のセル回路２がマトリックスに配置されている。各セル回路２は、それぞれ第１および第２のトランジスタを含んで構成される。制御回路３は、セル回路マトリックスの行ごとに対応するセル回路２を制御する。制御回路４は、セル回路マトリックスの列ごとに対応するセル回路２を制御する。各セル回路２において、第１のトランジスタの特性を測定するときは、第２のトランジスタがスイッチとして使用され、第２のトランジスタの特性を測定するときは、第１のトランジスタがスイッチとして使用される。 （もっと読む）

【課題】 半導体素子における多層絶縁膜の密着性に関する正確な情報が得られる、特に、半導体素子の材料開発、中でも、ｌｏｗ−ｋ材の開発に非常に役立つ情報が得られる技術を提供することである。
【解決手段】 基板上に積層された積層膜の剥離特性を評価する方法であって、
剥離特性が対象となる膜の界面に到達する深さの傷を付ける傷付工程と、
前記傷付工程の後、前記傷付部分を覆うように粘着性テープを前記積層膜表面に貼付する粘着性テープ貼付工程と、
前記粘着性テープ貼付工程の後、前記貼付された粘着性テープを引き剥がし、前記対象の膜の界面において剥離する際の力を測定する剥離力測定工程
とを具備する。 （もっと読む）

【課題】 半導体素子における多層絶縁膜の密着具合に関する正確な情報を得ることが出来る技術を提供することである。
【解決手段】 積層膜における膜の密着力を測定する方法であって、
前記積層膜における所定の膜Ｘを間に挟んで互いに略平行に設けられた導体Ｍ１，Ｍ２に、各々、電流を流して前記導体間の膜Ｘに斥力を作用させる斥力作用工程と、
前記積層膜の積層方向に沿って設けられた導体Ｍ０に電流を流して抵抗値を測定する膜密着力測定工程とを有する。 （もっと読む）

【課題】オーミック電極と半導体基板との間のコンタクト抵抗を簡便に、かつ実用上充分な正確度で求めること。
【解決手段】２個のオーミック電極５２，５２間の電気抵抗より、オーミック電極と半導体基板１２とのコンタクト抵抗を求める電気抵抗測定用構造体５０において、半導体基板上に、互いに離間して配置されている２個のオーミック電極と、オーミック電極間に設けられていた別オーミック電極の除去痕である矩形のダミー変質層５４と、を備えた構造体５０が２種類以上形成されており、２種類以上の構造体は、変質層の直線Ｃに沿う方向の辺の長さの和が、それぞれ異なっていることを特徴とする。 （もっと読む）

【課題】 ＦＩＢを行わなくても半導体素子の特性の検査ができるようにする。
【解決手段】本発明に係る半導体装置の製造方法は、製品用半導体基板に半導体装置を形成する工程と、モニター用半導体基板１１にモニター用半導体装置を形成し、該モニター用半導体装置の電気的特性を検査する工程とを具備する。モニター用半導体装置の電気的特性を検査する工程は、モニター用半導体素子上に、絶縁膜２０を形成する工程と、絶縁膜２０に、半導体装置の接続孔とは異なるレイアウトで配置され、モニター用半導体素子上に位置する第２の接続孔２０ｄ，２０ｅ，２０ｆを形成する工程と、絶縁膜２０上に、第２の接続孔２０ｄ，２０ｅ，２０ｆを介してモニター用半導体素子に接続する電極２２ｄ，２２ｅ，２２ｆを形成する工程と、電極２２ｄ，２２ｅ，２２ｆに検査用の端子を接続して信号を入力する工程とを有する。 （もっと読む）

【課題】 インライン中及び最終工程後の両方においてオープン／ショートの電気的評価を行うことのできる配線不良検出素子を提供する。
【解決手段】 配線不良検出素子１０は、基板と、前記基板上に形成され、電気的にフローティング状態である複数の第１の導体層１２１−１２４と、前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層１３と、前記第２の導体層の一端部に接続された金属パッド１４とから構成される。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）

【課題】処理室、搬送室およびロードロック室を備えた半導体製造装置において半導体ウエハ上に付着するマイナス電荷に帯電した異物を検出することのできる技術を提供する。
【解決手段】シリコン単結晶基板９と、その上に形成された、例えば酸化シリコン、窒化シリコンまたは酸窒化シリコンを主成分とする絶縁膜１０とによって構成された異物検査用ダミーウエハＳＷｄを用いることにより、プラズマＣＶＤ装置の反応室内または搬送室内のマイナス電荷に帯電したＳｉＯ微粒子を検出する。 （もっと読む）

【課題】半導体不良分析のための分析構造体を提供する。
【解決手段】半導体基板の所定領域に配置された複数の分析領域と、ゲート電極及び不純物領域を備えながら分析領域に配置される、アレイ構造の半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向に連結するワードラインと、ビットライン及びビットラインと不純物領域を連結する垂直配線構造体を備えながら、半導体トランジスタの不純物領域を縦方向に連結するビットライン構造体と、を含む。この時、ビットラインは、分析領域の位置によって異なる高さであることを特徴とする。これにより、配線不良に関する早くて正確な分析が可能であるため、半導体装置の開発期間を最小化できる。 （もっと読む）

【課題】 感度校正精度の再現性を確保しつつ、異物測定器の感度校正精度を向上させる。
【解決手段】 開口部１３が形成された酸化防止膜１２をマスクとして半導体基板１１の熱酸化を行うことにより、酸化膜にて構成された突起状擬似異物１４を半導体基板１１に散点状に形成し、この突起状擬似異物１４が形成された半導体ウェハを、異物測定器の感度校正を行うための感度チェック用ウェハとして用いる。 （もっと読む）

【課題】 損傷の判断を正確に提供できる技術を提供することである。
【解決手段】 基板と、前記基板に設けられた第１の櫛状導体パターンと、前記第１の櫛状導体パターンとは非導通で前記基板に設けられた第２の櫛状導体パターンとを具備し、
前記第１の櫛状導体パターン及び前記第２の櫛状導体パターンは、その櫛状先端部側が櫛状基部側より外側に位置するよう設けられてなる損傷検出装置。 （もっと読む）

【課題】 測長対象物の姿勢に関わらず、正確且つ容易に測長を行うこと。
【解決手段】 測定対象物３が表面５ａに形成される基板本体５と、該基板本体５の表面上５ａで、測定対象物３が形成される領域近傍に少なくとも一方向に延びるよう設けられた基準スケール６とを備え、該基準スケール６が、集束イオンビームＦＩＢを利用して形成され、予め決められた間隔毎に隣接配置された複数の目盛り７を有している基板２を提供する。 （もっと読む）