半導体集積回路ウェハ、その試験方法および半導体集積回路部品の製造方法
【課題】 ウェハからの半導体素子の取り数を減少させず、ウェハ段階で複数チップのリークテストを一括して行って良品率を簡単に予測してウェハ検査を簡略化する。
【解決手段】 スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃを配置して、これらをそれぞれブロック内の複数の半導体素子２の各端子２１ａ〜２１ｃにそれぞれ接続させ、ブロック内に設けられたＴＥＧ４内の各測定用端子４１ａ〜４１ｃにそれぞれ接続して、ブロック毎に一括してリーク電流を測定する。リーク電流が設定値未満の場合には、ブロック内の半導体素子の良品率が高いと判断して、ウェハ状態で個々の半導体素子の個別テストを省略する。リーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、半導体素子２の各端子２１ａ〜２１ｃから、ウェハ状態で個々の半導体素子の個別テストを行う。
【解決手段】 スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃを配置して、これらをそれぞれブロック内の複数の半導体素子２の各端子２１ａ〜２１ｃにそれぞれ接続させ、ブロック内に設けられたＴＥＧ４内の各測定用端子４１ａ〜４１ｃにそれぞれ接続して、ブロック毎に一括してリーク電流を測定する。リーク電流が設定値未満の場合には、ブロック内の半導体素子の良品率が高いと判断して、ウェハ状態で個々の半導体素子の個別テストを省略する。リーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、半導体素子２の各端子２１ａ〜２１ｃから、ウェハ状態で個々の半導体素子の個別テストを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶ドライバーなどのシステムＬＳＩに用いられ、ウェハ状態で複数の半導体素子のリークテストを実行可能とする半導体集積回路ウェハ、その試験方法および、これを用いて半導体集積回路部品を製造する半導体集積回路部品の製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体集積回路部品の製造方法では、シリコンウェハ上に多数の半導体素子からなるデバイスが形成される。しかしながら、シリコンウェハには結晶欠陥があり、また、製造時に生じるダストや傷によっても、半導体集積回路ウェハに形成された全てのデバイスが良品となるわけではない。
【０００３】
そこで、図３に示すように、ウェハ状態での良品テスト（ウェハテスト；ステップＳ１１）と、このウェハを、ステップＳ１２のダイシング・アセンブリ工程で、複数の半導体チップ（半導体素子）にダイシング（分割）し、それをアセンブリ（組み立て）したパッケージ状態での良品テスト（ファイナルテスト；ステップＳ１３）との２回の良品テストを行う必要がある。
【０００４】
近年、シリコンウェハの結晶欠陥は低減されて「０」に近くなり、製造工程の改善によって製造される半導体集積回路ウェハの大部分の良品率が１００％に近くなってきているため、ウェハテストを省略してファイナルテストのみを行って、ウェハテストの工数を削減することも考えられている。
【０００５】
しかしながら、製造工程での突発的な不具合は避けることができず、全てのウェハテストを省略すると、良品率が悪い半導体集積回路ウェハがアセンブリ工程に混入し、ファイナルテストでの良品率を下げる結果になる。
【０００６】
ファイナルテストでの不良品は、アセンブリ用のパッケージも含めて不良になり、完成品では損失が大きくなり過ぎるため、ファイナルテストの良品率を下げる要因はできる限り取り除く必要がある。
【０００７】
しかしながら、従来のウェハテスト方法では、図３に示すように、半導体集積回路ウェハ上の全ての半導体素子を個々にテストを行っているため、ウェハ１枚当たり数時間程度が必要とされ、時間がかかり過ぎるという問題がある。このように、ウェハテストとして、ウェハ状態にてチップ個々のテストを行った上で、ダイシング・アッセンブリ後、さらにファイナルテストを順次行っているのが現状である。
【０００８】
一方、特許文献１には、ウェハ状態で半導体チップ（半導体素子）の各パッド（端子）に対するリーク電流試験を行うために、各パッド間をフューズで接続しておく方法が開示されている。この方法では、複数のパッドをフューズのような切断可能な短絡手段で短絡しておき、一つのパッドに外部からプローブを接触させると、他のパッドもフューズを介して同電位になるため、プローブに接続されているパッドと共にプローブに接続されていない他のパッドに対しても一括してリーク電流の測定が可能となる。
【０００９】
特許文献２には、ウェハ上の各半導体素子に対して、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｎｔ Ｇｒｏｕｐ）回路を設けた構成が開示されている。この構成では、ウェハテスト時にＴＥＧ回路に設けられた内蔵テスト回路よって各半導体素子のウェハテストが行われ、ダイシング時にＴＥＧ回路と半導体素子との配線が切断されるようになっている。
【００１０】
特許文献３には、ウェハ上の各半導体素子に対して、ボンディングパッド形成領域よりも外側に半導体素子と同じ製造プロセスで検査用配線パターンを形成して、この配線パターンのリーク電流または抵抗を測定することにより、その内側の半導体素子の配線欠陥を検出する方法が開示されている。この方法では、各半導体素子毎の配線欠陥を、その外側の検査用配線パターンの配線欠陥から検出することができる。
【特許文献１】特開平１０−２８４５５４号公報
【特許文献２】特開２００１−８５４８０号公報
【特許文献３】特開２０００−３３２０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１では、予め各パッド間を予めフューズで接続しておく必要があり、また、良品が確認された後、フューズを切断する必要があることから、ウェハテストの工数が増加する。
【００１２】
特許文献２では、ＴＥＧ回路の内蔵テスト回路よって各半導体素子に対して複雑な試験を実施することが可能であるが、ＴＥＧ回路が多数設置されているため、同じウェハからの半導体素子の取り数が減少してしまう。
【００１３】
特許文献３では、検査用配線パターン（ＴＥＧ）の検査が行われており、実際の半導体素子のリーク電流または配線抵抗を正確に測定できるわけではない。
【００１４】
本発明は、上記従来の問題を解決するもので、ウェハからの半導体素子の取り数を減少させず、ウェハ段階で複数チップのリークテストを一括して行って良品率を簡単に予測してウェハテストを簡略化できる半導体集積回路ウェハ、その試験方法および、これを用いた半導体集積回路部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路ウェハは、複数の半導体素子が形成され、かつ、該複数の半導体素子の各半導体素子間にそれぞれスクライブライン部が設けられた半導体集積回路ウェハにおいて、該スクライブライン部上に少なくとも電源用配線および接地用配線が配設され、該複数の半導体素子が一つまたは複数のブロックに分けられて、該ブロック内の複数の半導体素子の電源用端子および接地用端子がそれぞれ該電源用配線および接地用配線にそれぞれ接続され、該電源用配線および接地用配線がそれぞれ該ブロックの電源用の測定用端子および接地用の測定用端子にそれぞれ接続されており、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明の半導体集積回路ウェハにおいて、前記スクライブライン部上に制御信号用配線が更に設けられ、前記ブロック内の複数の半導体素子の制御信号用端子が該制御信号用配線に接続され、該制御信号用配線が該ブロックの制御信号用の測定用端子に接続されている。
【００１７】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける電源用端子と前記電源用配線間に、前記制御信号用配線からの制御信号により開閉制御される接続開閉素子が設けられている。
【００１８】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける接続開閉素子はトランジスタである。
【００１９】
さらに、好ましくは、本発明の半導体集積回路ウェハにおいて、前記ブロック内の複数の半導体素子のリーク電流測定時には、前記電源用の測定用端子と前記電源用端子とが前記電源用配線および前記接続開閉素子を通して電気的に接続されると共に、前記接地用の測定用端子と前記接地用端子とが前記接地用配線を通して電気的に接続され、また、該半導体素子毎の個別テスト時には、該電源用端子と該電源用配線とが該接続開閉素子により電気的に遮断されるように、該接続開閉素子が開閉制御可能とされている。
【００２０】
さらに、好ましくは、本発明の半導体集積回路ウェハにおけるスクライブライン部上の各配線は金属材料で構成され、該各配線と前記半導体素子の各端子との間に接続される引き込み配線は非金属材料で構成されている。
【００２１】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける非金属材料はポリシリコン材料である。
【００２２】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける半導体素子のロジック信号入力部などの入力部に、前記制御信号用配線からの制御信号により制御されて、前記ブロック内の複数の半導体素子のリーク電流測定時に、該半導体素子のロジック信号入力端子などの入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている。
【００２３】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける半導体素子の入力部がオープン状態の場合、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている。
【００２４】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける入力端子電位固定素子は、前記リーク電流測定時には、前記制御信号によって前記ロジック信号入力端子と前記電源用端子または前記接地用端子間が電気的に接続され、また、前記半導体素子の通常動作時には、該制御信号によって該ロジック信号入力端子と該電源用端子または該接地用端子間が電気的に遮断されるようになっている。
【００２５】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける入力端子電位固定素子はトランジスタである。
【００２６】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける測定用端子は、前記ブロック内のテスト・エレメント・グループに設けられている。
【００２７】
本発明の半導体集積回路ウェハの試験方法は、本発明の上記半導体集積回路ウェハに対して、測定対象のブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップとを有するものであり、そのことにより上記目的が達成される。
【００２８】
本発明の半導体集積回路ウェハの試験方法は、本発明の上記半導体集積回路ウェハに対して、測定対象のブロックの前記接続開閉素子を閉状態として、該ブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップと、該良品率が低いと判断した場合に、該接続開閉素子を開状態として該半導体素子の電源用端子と該スクライブライン上に設けられた電源用配線とを電気的に遮断し、ウェハ状態における各半導体素子毎の個別テストを行う個別テストステップとを有するものであり、そのことにより上記目的が達成される。
【００２９】
また、好ましくは、本発明の半導体集積回路ウェハの試験方法における所定値は、前記リーク電流と歩留まりとの相関を事前に測定した結果に基づいて設定されている。
【００３０】
さらに、好ましくは、本発明の半導体集積回路ウェハの試験方法において、前記電源用の測定用端子と接地用の測定用端子にそれぞれ、各測定端をそれぞれ介して電源電位および接地電位を供給し、該各測定端を通して流れる電流を測定することによりリーク電流を測定する。
【００３１】
本発明の半導体集積回路部品の製造方法は、本発明の上記半導体集積回路ウェハに対して、前記測定用端子から前記ブロック内のリーク電流を一括して測定するリークテストステップと、測定されたリーク電流が予め設定された所定値未満の場合には該ブロック内の複数の半導体素子の良品率が高いと判断し、また、該測定されたリーク電流が予め設定された所定値以上の場合には該ブロック内の複数の半導体素子の良品率が低いと判断し、該良品率が低い場合に、ウェハ状態における各半導体素子毎の個別テストを行うウェハテストステップと、ウェハテスト後、半導体集積回路ウェハをダイシングして該各半導体素子毎に分割し、アセンブリを行って半導体集積回路パッケージを作製するダイシング・アセンブリステップと、該半導体集積回路パッケージに対して良品テストを行うファイナルテストステップとを有するものであり、そのことにより上記目的が達成される。
【００３２】
上記構成により、以下に、本発明の作用について説明する。
【００３３】
本発明の半導体集積回路ウェハにあっては、スクライブライン部上に電源用配線、接地用配線および制御信号用配線のうち少なくとも電源用配線および接地用配線を配置して、ブロック内の複数の半導体素子の少なくとも電源用端子および接地用端子に接続させ、そのスクライブライン部上の各配線をブロック内に設けられた各測定用端子にそれぞれ接続させることにより、ブロック毎に一括してリーク電流を測定できるようにしている。
【００３４】
例えば、各ブロックのＴＥＧ内に設けられた各測定用端子に測定端としての測定用プローブを介して電源電圧Ｖｃｃを供給するか、または接地電圧ＧＮＤに接続して、半導体素子の電源用端子または接地用端子に電源電圧または接地電圧を供給し、電源用配線または接地用配線に流れる電流を測定することによって、ブロック内の複数の半導体素子のリーク電流を一括して測定することが可能となる。
【００３５】
測定されたリーク電流を予め設定された所定値と比較して、測定されたリーク電流が所定値未満の場合には、ブロック内の複数の半導体素子の良品率が高いと判断して、ウェハ状態における個々の半導体素子のテストを省略することができる。
【００３６】
また、測定されたリーク電流が所定値以上の場合には、ブロック内の複数の半導体素子の良品率が低いと判断して、ウェハ状態における個々の半導体素子のテストを行う。
【００３７】
さらに、半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線との間に接続開閉素子を設け、スクライブライン部上に設けられた制御用信号配線を介して供給される制御信号によって接続開閉素子の開閉を制御することにより、電源用端子と電源用配線とを電気的に接続するか、または切り離す（遮断）ことが可能となる。
【００３８】
ウェハ状態における個々の半導体素子のテストを行う場合には、接続開閉素子を開状態として半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線とを電気的に切り離す。
【００３９】
また、ブロック内のリーク電流を一括して測定する場合には、接続開閉素子を閉状態として半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線とを電気的に接続する。
【００４０】
この接続開閉素子は、例えば一つのトランジスタで構成することができるため、スクライブライン幅を増大させる必要はない。
、半導体素子のロジック信号入力端子と電源用端子または接地用端子との間に入力端子電位固定素子を設けて、スクライブライン部上に設けられた制御用信号配線を介して供給される制御信号によって入力端子電位固定素子の開閉を制御することにより、ロジック信号入力端子の電位を電源電位または接地電位に固定することが可能となる。
【００４１】
通常動作時には、入力端子電位固定素子を開状態として半導体素子のロジック信号入力端子と半導体素子の電源電位または接地電位とを電気的に切り離して、ロジック信号入力端子の電位を固定しない。
【００４２】
また、ブロック内のリーク電流を一括して測定する場合には、入力端子電位固定素子を閉状態として半導体素子のロジック信号入力端子と電源用端子または接地用端子とを電気的に接続し、半導体素子のロジック信号入力端子の電位を電源電位または接地電位に固定する。
【００４３】
さらに、半導体素子（チップ）の端子（パッド）と接続されている引き込み配線に、腐蝕の心配がない非金属系の配線材（例えばポリシリコン材料）を用いることによって、ダイシングにより切り離しても、その断面から腐蝕される危険性はなく、信頼性に問題がない。
【発明の効果】
【００４４】
以上により、本発明によれば、スクライブライン部の幅を増大してウェハ単位の半導体素子の取り数を減少させることなく、ブロック単位でリーク試験を行うことができる。また、ブロック単位のリーク電流から、そのブロック毎の複数の半導体素子の良品率を推定して、その推定した良品率が高い場合には、その後の個別試験を省略できて、半導体集積回路ウェハのリーク試験の時間短縮化（工数低減）を図ることができる。
【００４５】
この場合に、スクライブライン部上に接続開閉素子を設けて、接続開閉素子を閉状態としてスクライブライン部上の電源用配線と半導体素子の電源用端子とを電気的に接続することにより、ブロック内のリーク電流を一括して測定することができる。また、ブロック内の半導体素子が低歩留まりと推定される場合には、接続開閉素子を開状態としてスクライブライン上の電源用配線と半導体素子の電源用端子とを電気的に切り離すことにより、個別に各半導体素子毎のリーク電流を測定することができるため、低歩留まりと推定されるブロックから良品の半導体素子を選別することができる。
【００４６】
このようにして、ウェハテストで複数の半導体素子をブロック化して、そのブロックのリーク電流によって半導体素子の良品率を推定することによって、ウェハテストの時間短縮化を図ると共に、その後のファイナルテストでの良品率を向上させることができる。さらに、ファイナルテストにて機能試験などを行うことによって、テストの時間短縮化と不良品排除を両立させることができる。
【００４７】
さらに、半導体素子（チップ）の端子（パッド）と接続される引き込み配線として、非金属系の配線材（例えばポリシリコン材料）を用いることによって、腐食の問題を解消して信頼性低下を防ぐことができる。
【発明を実施するための最良の形態】
【００４８】
以下に、本発明の半導体集積回路ウェハ、その試験方法および、これを用いた半導体集積回路部品の製造方法の各実施形態について、図面を参照しながら詳細に説明する。
【００４９】
図１（ａ）は、本発明の実施形態に係る半導体集積回路ウェハの要部構成例を示す平面図、図１（ｂ）は、図１（ａ）の点線で囲んだＡ部分の部分拡大図、図１（ｃ）は、図１（ｂ）の点線で囲んだＢ部分の部分拡大図、図１（ｄ）は、図１（ａ）の点線で囲んだＣ部分の部分拡大図である。
【００５０】
図１（ａ）〜図１（ｄ）において、半導体集積回路ウェハ１には、例えば液晶ドライバーなどの複数の半導体素子２（半導体チップ）が形成され、それらの各半導体素子２間にスクライブライン部であるスクライブライン３が縦横（または行列）にマトリクス状に形成されている。これら複数の半導体素子２は、一つまたは複数のブロック（ここではブロック１〜ブロック３）に分けられており、各ブロックには、一つまたは複数のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ；テスト・エレメン・トグループ）４が、本来、半導体素子２が形成されるべき場所に半導体素子２と入れ代えて配置されている。
【００５１】
ここでは、縦方向および横方向に整然とマトリクス状に配置された複数の半導体素子２の上２段がブロック１、中３段がブロック２、下２段がブロック３のように分けられてブロック化されている。また、ＴＥＧ４は、ウェハ特性やトランジスタ特性を比較評価するためのものであることから、各ブロック毎に配置すればよいが、各特性が安定化するように、図１（ａ）に示すようにウェハの略中央位置にブロック毎に配置されていることが望ましい。
【００５２】
次に、図１（ｂ）のＡ部拡大図に示すように、スクライブライン３上には、制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃが配置されている。このスクライブライン３上の配線３１ａ、配線３１ｂおよび配線３１ｃは、図１（ｃ）のＢ部拡大図に示すように、各ブロック内の複数の半導体素子２の制御信号用端子２１ａ、電源用端子２１ｂおよび接地用端子２１ｃにそれぞれ、各配線３２ａ〜３２ｃがそれぞれ接続されている。これらの配線３２ａ〜３２ｃから半導体素子２（半導体チップ）への引き込み接続は、腐食防止のために、非金属材料のポリシリコンにより行っている。また、スクライブライン３上の配線３１ａ、配線３１ｂおよび配線３１ｃは、抵抗を考慮してメタルにより行っている。
【００５３】
また、図１（ｂ）に示すように、各ブロック内の上下の半導体素子２は、縦方向の配線３１ａ〜３１ｃによって接続されている。また、各ブロック内の左右の半導体素子２は、図１（ｂ）に示すように横方向の各配線によってそれぞれ接続されている。さらに、ブロック間には縦方向の各配線が設けられておらず、ブロック間は始から切り離されている。
【００５４】
図１（ｃ）のＢ部拡大図に示すように、電源用端子３１ｂは、このスクライブライン３上に設けられた接続開閉素子（スイッチング素子）としてのＭＯＳトランジスタ３３を介して電源用配線３２ｂと接続されている。このＭＯＳトランジスタ３３は、後述するように、開状態（ＯＦＦ）にして、個々の半導体素子２のリーク電流や抵抗値などを測定する際に用いられるものである。
【００５５】
さらに、制御信号用端子２１ａには、電源電圧ＶｃｃレベルまたはＧＮＤレベルが供給されるものであり、ＭＯＳトランジスタ３３の開閉制御や、半導体素子２の内部状態を決定するために用いられる。この半導体素子２の内部状態、例えば、制御信号用端子２１ａは、リセット信号用端子または半導体素子２のロジック信号入力端子に接続され、これらを強制的に電源電圧Ｖｃｃまで上昇させて固定するか、または接地電圧ＧＮＤまで低下させて固定するために、制御信号用配線３１ａに接続されている。半導体素子２の入力部は、この制御信号用配線３１ａからの制御信号によってロジック信号入力端子が全て接地電圧ＧＮＤまたは電源電圧Ｖｃｃに固定されるように構成されている。例えば、半導体素子２のロジック信号入力部に電源電圧Ｖｃｃ（電源用端子２１ｂ）−入力端子間または入力端子―接地電圧ＧＮＤ（接地用端子２１ｃ）間に、入力端子電位固定素子として、図示しないＭＯＳトランジスタを配置させて、リーク測定時には制御信号によってこのＭＯＳトランジスタを閉（ＯＮ）状態として、入力端子の電位を電源電圧Ｖｃｃまたは接地電圧ＧＮＤに固定し、通常動作時にはその制御信号によってこのＭＯＳトランジスタを開（ＯＦＦ）状態として入力端子の電位を固定しないようにすることができる。
【００５６】
さらに、図１（ｄ）のＣ部のＴＥＧ拡大図に示すように、ＴＥＧ４内には、ウェハ特性やトランジスタ特性を比較評価するための素子が配置されている。図１（ｄ）では、テスト関係を一つにまとめたものであり、ＴＥＧ４内に各配線４１として、リーク測定用の測定用端子４１ａ〜４１ｃが設けられている。上記スクライブライン３上の配線３１ａ〜３１ｃはそれぞれ、各ブロックのＴＥＧ４内に設けられた測定用端子４１ａ〜４１ｃにそれぞれ接続されている。なお、このＴＥＧ４そのものの構成については本発明に直接関係がないため、ここではその説明を省略する。
【００５７】
以上のように、本実施形態の半導体集積回路ウェハ１では、スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃ、接続開閉素子であるＭＯＳトランジスタ３３が設けられており、各ブロック内のリーク電流を一括して測定できるように構成されている。
【００５８】
上記構成により、以下に、本発明の半導体集積回路ウェハ１の試験方法について詳細に説明する。
【００５９】
図２は、本発明の実施形態に係る半導体集積回路ウェハ１の試験方法について説明するためのフローチャートである。
【００６０】
図２に示すように、まず、ステップＳ１で、半導体集積回路ウェハ１に対して、測定したいブロックのＴＥＧ４内に設けられた測定用端子４１ａ〜４１ｃに一方の測定端としての試験用プローブを接触させて、その試験用プローブを介して電源電圧（例えばＶｃｃ）を供給し、他方の測定端として試験用プローブを介して接地電圧ＧＮＤを接続して、両試験用プローブを通じて流れる電源電流または接地用配線に流れる電流を外部で測定することによって所望のブロックのリーク電流を一括して測定することができる。
【００６１】
このステップＳ１では、複数の半導体素子２の電源用端子２１ｂ―接地用端子２１ｃ間のリーク電流を測定するが、このリーク電流測定時には、スクライブライン３上に設けた接続開閉素子（図１（ｃ）に示すＭＯＳトランジスタ３３）を、制御信号用配線３１ａから供給される制御信号によって閉状態として、半導体素子２の電源用端子２１ｂとスクライブライン３上の電源用配線３１ｂとを電気的に接続させる。また、半導体素子２の入力端子の電位を、制御信号によって電源電圧Ｖｃｃまたは接地電圧ＧＮＤに固定させ、CMOS回路の入力がオープン状態になることを防ぐ必要がある。CMOS回路の入力がオープン状態であると、回路に貫通電流が流れる場合があり、ステップＳ１でのリーク測定が正常にできないためである。入力をＶｃｃもしくはＧＮＤへ固定するのは、半導体素子２の内部回路の都合により決まり、リーク電流が流れない状態になるよう固定方向を設定すればよい。この状態設定により、半導体２のリーク電流がほぼ「０」になることが望ましい。入力の固定方法は例えば、制御信号によりオン、オフするスイッチを入力端子に設置し、ステップＳ１時にはスイッチをオンにしＶｃｃもしくは、ＧＮＤへ電位を固定する方法がある。また、入力にプルアップ抵抗もしくは、プルダウン抵抗を設け、入力がオープンである場合、プルアップ抵抗、もしくはプルダウン抵抗により電位を固定してもよい。
【００６２】
次に、ステップＳ２では、測定されたリーク電流を予め設定された所定値と比較して大小関係を判定する。この所定値は、リーク電流と歩留りとの相関を事前に測定しておくことによって最適な値を予め設定することができる。
【００６３】
ステップＳ２の処理において、測定されたリーク電流が所定値未満の場合には、ブロック内の半導体素子２の良品率が高いと判断し、ウェハ状態における個々の半導体素子２のテストを省略して次のステップＳ４の処理に進む。
【００６４】
一方、ステップＳ２の処理において、測定されたリーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、次のステップＳ３の処理に進み、ウェハ状態における個々の半導体素子２のテストを行う。
【００６５】
このステップＳ３の処理では、ステップＳ１の測定と異なり、半導体2のパッドへプローブを行い、１個ずつ測定を行う。図１では、２１a〜２３ｃにプロービングを行う。半導体2を単体で測定するためには、ブロック全体の半導体２につながる電源を切り離す必要がある。このため、スクライブライン３上に設けた接続開閉素子（図１（ｃ）に示すＭＯＳトランジスタ３３）を、パッド２１aから供給される制御信号によって開状態として、半導体素子２の電源用端子２１ｂとスクライブライン３上の電源用配線３１ｂとを電気的に切り離す。また、制御信号によりステップＳ１で述べた、入力固定用のスイッチを開状態にし、プロービングにより半導体２へ与えられるテスト信号が有効になるようにすることにより、半導体２のテストを行い、良品と不良品の判別を行うことにより、従来通りに個々の半導体素子２のテストを行うことができる。
【００６６】
その後、ステップＳ４の処理で、ウェハをスクライブライン３にて複数の半導体素子２にダイシング（分割）し、それをアセンブリ（組み立て）して、ステップＳ５でパッケージ状態での良品テスト（ファイナルテスト）を行う。これにより、本実施形態の液晶ドライバーなどの半導体集積回路部品の製造が完了する。
【００６７】
以上のように、本実施形態によれば、ブロック内の半導体素子２のリーク電流を一括して測定することができ、測定したリーク電流が所定値未満の場合には良品率（歩留り）が高いと判断して、ウェハテストで個々の半導体素子のテストを省略し、ファイナルテストだけを行うことによって、テスト時間およびそれにかかるコストの大幅な削減を図ることができる。また、測定されたリーク電流が所定値以上の場合には良品率が低いと判断して、従来の場合と同様に、各半導体素子の個別テストを行うため、ファイナルテストでの良品率低下を防ぐことができる。
【００６８】
なお、本実施形態では、特に説明しなかったが、スクライブライン３上に接続開閉素子が配置されるが、この接続開閉素子は、例えば図１（ｃ）に示すようにＭＯＳトランジスタ３３が半導体素子２１毎に１個でよく、非常に小さいものであることから、スクライブライン幅を大きくしなければならない要因にはならない。
【００６９】
また、スクライブライン３上の配線３１ａ〜３１ｃは、アルミニウムなどの金属配線や、ポリシリコン配線などの非金属配線を用いることができるが、抵抗を考慮すると、金属配線を用いることが好ましい。一方、スクライブライン３上の配線３１ａ〜３１ｃと半導体素子２の端子２１ａ〜２１ｃとを接続する配線３２ａ〜３２ｃは、ポリシリコン配線などの非金属配線を用いることが望ましい。これは、ウェハをダイシングして半導体素子（半導体チップ）を切り離した際に、金属配線では断面がむき出しになることから雰囲気中の水分によって腐蝕する危険性があるためであり、腐蝕の心配がない非金属系材料からなる配線を用いることが望ましい。この部分の配線３２ａ〜３２ｃは短いため、ポリシリコン配線であっても抵抗が大きく増大するという問題は生じない。
本実施形態では、ブロック単位で半導体素子２のリーク測定を行っているが、ウエハ全体を一括して測定しても良い。
また、電源用配線に対して、ブロック間にＭＯＳトランジスタなどの接続開閉素子を設けて、制御信号によって上下のブロックを電気的に切り離す（遮断する）ようにしてもよい。この場合、ウエハ全体でリークを測定し、測定したリーク電流が所定値以上の場合、ブロックを切り離し、各ブロックでリーク電流を再測定することにより、どのブロックの良品率が低いかを判断でき、良品率の低いブロックのみ通常のテストを行えばよく、テスト時間の短縮につながる。
【００７０】
さらに、本実施形態では、スクライブライン３上に制御信号用配線３１ａが設けられ、ブロック内の複数の半導体素子２の制御信号用端子２１ａが制御信号用配線３１ａに接続され、この制御信号用配線３１ａがブロックの制御信号用の測定用端子４１ａに接続されており、電源用端子２１ｂと電源用配線３１ｂ間に、制御信号用配線３１ａからの制御信号により開閉制御される接続開閉素子としてのＭＯＳトランジスタ３３が設けられているが、これに限らず、制御信号用端子２１ａ、制御信号用配線３１ａ、ＭＯＳトランジスタ３３および制御信号用の測定用端子４１ａを設けない場合にも、本発明のリーク電流テストを行って良品率を推定することができる。この場合に、本発明の半導体集積回路ウェハは、スクライブライン３上に電源用配線３１ｂおよび接地用配線３１ｃのみが配設され、複数の半導体素子２が一つまたは複数のブロックに分けられて、ブロック内の複数の半導体素子２の電源用端子２１ｂおよび接地用端子２１ｃがそれぞれ該電源用配線３１ｂおよび接地用配線３１ｃにそれぞれ接続され、これらの電源用配線３１ｂおよび接地用配線３１ｃがそれぞれブロック内の電源用の測定用端子４１ｂおよび接地用の測定用端子４１ｃにそれぞれ接続されている。
【００７１】
この場合の半導体集積回路ウェハの試験方法としては、測定対象のブロックの測定用端子４１ｂおよび４１ｃから、スクライブライン３上の各配線３１ｂおよび３１ｃを介して接続されたブロック内の複数の半導体素子２のリーク電流を一括して測定するリーク電流測定ステップと、この測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、このブロック内の複数の半導体素子２の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、このブロック内の複数の半導体素子２の良品率が低いと判定する良品率判定ステップとを有している。
【００７２】
なお、本実施形態で、前述し更に繰り返して説明するが、ブロック内の複数の半導体素子のリーク電流測定時には、電源用の測定用端子と電源用端子とが電源用配線および接続開閉素子を通して電気的に接続されると共に、接地用の測定用端子と接地用端子とが接地用配線を通して電気的に接続され、また、半導体素子毎の個別テスト時には、電源用端子と電源用配線とが接続開閉素子により電気的に遮断されるように、接続開閉素子が開閉制御可能とされている。個別テスト時は電源、GND、制御信号等信号は、個別デバイス（半導体２）のパッドから供給する。接地用端子は接地用の測定端子と接地用配線を通じ接続はしていても構わないが、必ずしも接続の必要はない。また、測定用パッドがのるTEG部はダイシング後使用しないので、腐食とは関係がない。また、ステップＳ３にもあるが、個別テスト時は接地は測定用端子と接続する必要はない。また、ステップＳ３の個別チップの測定時、信号はすべて、測定するチップのパッドから与える。
【００７３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７４】
本発明は、例えば液晶ドライバーなどのシステムＬＳＩに用いられ、ウェハ状態で複数の半導体素子のリークテストを実行可能とする半導体集積回路ウェハ、その試験方法および、これを用いて半導体集積回路部品を製造する半導体集積回路部品の製造方法の分野において、スクライブライン部の幅を増大してウェハ単位の半導体素子の取り数を減少させることなく、ブロック単位でリーク試験を行うことができる。また、ブロック単位のリーク電流から、そのブロック毎の複数の半導体素子の良品率を推定して、その推定した良品率が高い場合には、その後の個別試験を省略できて、半導体集積回路ウェハのリーク試験の時間短縮化（工数低減）を図ることができる。
【００７５】
この場合に、スクライブライン部上に接続開閉素子を設けて、接続開閉素子を閉状態としてスクライブライン部上の電源用配線と半導体素子の電源用端子とを電気的に接続することにより、ブロック内のリーク電流を一括して測定することができる。また、ブロック内の半導体素子が低歩留まりと推定される場合には、接続開閉素子を開状態としてスクライブライン上の電源用配線と半導体素子の電源用端子とを電気的に切り離すことにより、個別に各半導体素子毎のリーク電流を測定することができるため、低歩留まりと推定されるブロックから良品の半導体素子を選別することができる。
【００７６】
このようにして、ウェハテストで複数の半導体素子をブロック化して、そのブロックのリーク電流によって半導体素子の良品率を推定することによって、ウェハテストの時間短縮化を図ると共に、その後のファイナルテストでの良品率を向上させることができる。さらに、ファイナルテストにて機能試験などを行うことによって、テストの時間短縮化と不良品排除を両立させることができる。
【００７７】
さらに、半導体素子（チップ）の端子（パッド）と接続される引き込み配線として、非金属系の配線材（例えばポリシリコン材料）を用いることによって、腐食の問題を解消して信頼性低下を防ぐことができる。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は、本発明の実施形態に係る半導体集積回路ウェハの要部構成例を示す平面図、（ｂ）は、（ａ）の点線で囲んだＡ部分の部分拡大図、（ｃ）は、（ｂ）の点線で囲んだＢ部分の部分拡大図、（ｄ）は、（ａ）の点線で囲んだＣ部分の部分拡大図である。
【図２】図１の半導体集積回路ウェハの試験方法を説明するためのフローチャートである。
【図３】従来の半導体集積回路ウェハの試験方法を説明するためのフローチャートである。
【符号の説明】
【００７９】
１ 半導体集積回路ウェハ
２ 半導体素子
２１ａ 半導体素子の制御信号用端子
２１ｂ 半導体素子の電源用端子
２１ｃ 半導体素子の接地用端子
３ スクライブライン
３１ａ スクライブライン上の制御信号用配線
３１ｂ スクライブライン上の電源用配線
３１ｃ スクライブライン上の接地用配線
３２ａ〜３２ｃ スクライブライン上の配線と半導体素子の端子とを接続する配線
３３ ＭＯＳトランジスタ
４ ＴＥＧ
４１，４１ａ〜４１ｃ ＴＥＧ内の測定用端子
【技術分野】
【０００１】
本発明は、例えば液晶ドライバーなどのシステムＬＳＩに用いられ、ウェハ状態で複数の半導体素子のリークテストを実行可能とする半導体集積回路ウェハ、その試験方法および、これを用いて半導体集積回路部品を製造する半導体集積回路部品の製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体集積回路部品の製造方法では、シリコンウェハ上に多数の半導体素子からなるデバイスが形成される。しかしながら、シリコンウェハには結晶欠陥があり、また、製造時に生じるダストや傷によっても、半導体集積回路ウェハに形成された全てのデバイスが良品となるわけではない。
【０００３】
そこで、図３に示すように、ウェハ状態での良品テスト（ウェハテスト；ステップＳ１１）と、このウェハを、ステップＳ１２のダイシング・アセンブリ工程で、複数の半導体チップ（半導体素子）にダイシング（分割）し、それをアセンブリ（組み立て）したパッケージ状態での良品テスト（ファイナルテスト；ステップＳ１３）との２回の良品テストを行う必要がある。
【０００４】
近年、シリコンウェハの結晶欠陥は低減されて「０」に近くなり、製造工程の改善によって製造される半導体集積回路ウェハの大部分の良品率が１００％に近くなってきているため、ウェハテストを省略してファイナルテストのみを行って、ウェハテストの工数を削減することも考えられている。
【０００５】
しかしながら、製造工程での突発的な不具合は避けることができず、全てのウェハテストを省略すると、良品率が悪い半導体集積回路ウェハがアセンブリ工程に混入し、ファイナルテストでの良品率を下げる結果になる。
【０００６】
ファイナルテストでの不良品は、アセンブリ用のパッケージも含めて不良になり、完成品では損失が大きくなり過ぎるため、ファイナルテストの良品率を下げる要因はできる限り取り除く必要がある。
【０００７】
しかしながら、従来のウェハテスト方法では、図３に示すように、半導体集積回路ウェハ上の全ての半導体素子を個々にテストを行っているため、ウェハ１枚当たり数時間程度が必要とされ、時間がかかり過ぎるという問題がある。このように、ウェハテストとして、ウェハ状態にてチップ個々のテストを行った上で、ダイシング・アッセンブリ後、さらにファイナルテストを順次行っているのが現状である。
【０００８】
一方、特許文献１には、ウェハ状態で半導体チップ（半導体素子）の各パッド（端子）に対するリーク電流試験を行うために、各パッド間をフューズで接続しておく方法が開示されている。この方法では、複数のパッドをフューズのような切断可能な短絡手段で短絡しておき、一つのパッドに外部からプローブを接触させると、他のパッドもフューズを介して同電位になるため、プローブに接続されているパッドと共にプローブに接続されていない他のパッドに対しても一括してリーク電流の測定が可能となる。
【０００９】
特許文献２には、ウェハ上の各半導体素子に対して、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｎｔ Ｇｒｏｕｐ）回路を設けた構成が開示されている。この構成では、ウェハテスト時にＴＥＧ回路に設けられた内蔵テスト回路よって各半導体素子のウェハテストが行われ、ダイシング時にＴＥＧ回路と半導体素子との配線が切断されるようになっている。
【００１０】
特許文献３には、ウェハ上の各半導体素子に対して、ボンディングパッド形成領域よりも外側に半導体素子と同じ製造プロセスで検査用配線パターンを形成して、この配線パターンのリーク電流または抵抗を測定することにより、その内側の半導体素子の配線欠陥を検出する方法が開示されている。この方法では、各半導体素子毎の配線欠陥を、その外側の検査用配線パターンの配線欠陥から検出することができる。
【特許文献１】特開平１０−２８４５５４号公報
【特許文献２】特開２００１−８５４８０号公報
【特許文献３】特開２０００−３３２０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１では、予め各パッド間を予めフューズで接続しておく必要があり、また、良品が確認された後、フューズを切断する必要があることから、ウェハテストの工数が増加する。
【００１２】
特許文献２では、ＴＥＧ回路の内蔵テスト回路よって各半導体素子に対して複雑な試験を実施することが可能であるが、ＴＥＧ回路が多数設置されているため、同じウェハからの半導体素子の取り数が減少してしまう。
【００１３】
特許文献３では、検査用配線パターン（ＴＥＧ）の検査が行われており、実際の半導体素子のリーク電流または配線抵抗を正確に測定できるわけではない。
【００１４】
本発明は、上記従来の問題を解決するもので、ウェハからの半導体素子の取り数を減少させず、ウェハ段階で複数チップのリークテストを一括して行って良品率を簡単に予測してウェハテストを簡略化できる半導体集積回路ウェハ、その試験方法および、これを用いた半導体集積回路部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路ウェハは、複数の半導体素子が形成され、かつ、該複数の半導体素子の各半導体素子間にそれぞれスクライブライン部が設けられた半導体集積回路ウェハにおいて、該スクライブライン部上に少なくとも電源用配線および接地用配線が配設され、該複数の半導体素子が一つまたは複数のブロックに分けられて、該ブロック内の複数の半導体素子の電源用端子および接地用端子がそれぞれ該電源用配線および接地用配線にそれぞれ接続され、該電源用配線および接地用配線がそれぞれ該ブロックの電源用の測定用端子および接地用の測定用端子にそれぞれ接続されており、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明の半導体集積回路ウェハにおいて、前記スクライブライン部上に制御信号用配線が更に設けられ、前記ブロック内の複数の半導体素子の制御信号用端子が該制御信号用配線に接続され、該制御信号用配線が該ブロックの制御信号用の測定用端子に接続されている。
【００１７】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける電源用端子と前記電源用配線間に、前記制御信号用配線からの制御信号により開閉制御される接続開閉素子が設けられている。
【００１８】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける接続開閉素子はトランジスタである。
【００１９】
さらに、好ましくは、本発明の半導体集積回路ウェハにおいて、前記ブロック内の複数の半導体素子のリーク電流測定時には、前記電源用の測定用端子と前記電源用端子とが前記電源用配線および前記接続開閉素子を通して電気的に接続されると共に、前記接地用の測定用端子と前記接地用端子とが前記接地用配線を通して電気的に接続され、また、該半導体素子毎の個別テスト時には、該電源用端子と該電源用配線とが該接続開閉素子により電気的に遮断されるように、該接続開閉素子が開閉制御可能とされている。
【００２０】
さらに、好ましくは、本発明の半導体集積回路ウェハにおけるスクライブライン部上の各配線は金属材料で構成され、該各配線と前記半導体素子の各端子との間に接続される引き込み配線は非金属材料で構成されている。
【００２１】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける非金属材料はポリシリコン材料である。
【００２２】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける半導体素子のロジック信号入力部などの入力部に、前記制御信号用配線からの制御信号により制御されて、前記ブロック内の複数の半導体素子のリーク電流測定時に、該半導体素子のロジック信号入力端子などの入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている。
【００２３】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける半導体素子の入力部がオープン状態の場合、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている。
【００２４】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける入力端子電位固定素子は、前記リーク電流測定時には、前記制御信号によって前記ロジック信号入力端子と前記電源用端子または前記接地用端子間が電気的に接続され、また、前記半導体素子の通常動作時には、該制御信号によって該ロジック信号入力端子と該電源用端子または該接地用端子間が電気的に遮断されるようになっている。
【００２５】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける入力端子電位固定素子はトランジスタである。
【００２６】
さらに、好ましくは、本発明の半導体集積回路ウェハにおける測定用端子は、前記ブロック内のテスト・エレメント・グループに設けられている。
【００２７】
本発明の半導体集積回路ウェハの試験方法は、本発明の上記半導体集積回路ウェハに対して、測定対象のブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップとを有するものであり、そのことにより上記目的が達成される。
【００２８】
本発明の半導体集積回路ウェハの試験方法は、本発明の上記半導体集積回路ウェハに対して、測定対象のブロックの前記接続開閉素子を閉状態として、該ブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップと、該良品率が低いと判断した場合に、該接続開閉素子を開状態として該半導体素子の電源用端子と該スクライブライン上に設けられた電源用配線とを電気的に遮断し、ウェハ状態における各半導体素子毎の個別テストを行う個別テストステップとを有するものであり、そのことにより上記目的が達成される。
【００２９】
また、好ましくは、本発明の半導体集積回路ウェハの試験方法における所定値は、前記リーク電流と歩留まりとの相関を事前に測定した結果に基づいて設定されている。
【００３０】
さらに、好ましくは、本発明の半導体集積回路ウェハの試験方法において、前記電源用の測定用端子と接地用の測定用端子にそれぞれ、各測定端をそれぞれ介して電源電位および接地電位を供給し、該各測定端を通して流れる電流を測定することによりリーク電流を測定する。
【００３１】
本発明の半導体集積回路部品の製造方法は、本発明の上記半導体集積回路ウェハに対して、前記測定用端子から前記ブロック内のリーク電流を一括して測定するリークテストステップと、測定されたリーク電流が予め設定された所定値未満の場合には該ブロック内の複数の半導体素子の良品率が高いと判断し、また、該測定されたリーク電流が予め設定された所定値以上の場合には該ブロック内の複数の半導体素子の良品率が低いと判断し、該良品率が低い場合に、ウェハ状態における各半導体素子毎の個別テストを行うウェハテストステップと、ウェハテスト後、半導体集積回路ウェハをダイシングして該各半導体素子毎に分割し、アセンブリを行って半導体集積回路パッケージを作製するダイシング・アセンブリステップと、該半導体集積回路パッケージに対して良品テストを行うファイナルテストステップとを有するものであり、そのことにより上記目的が達成される。
【００３２】
上記構成により、以下に、本発明の作用について説明する。
【００３３】
本発明の半導体集積回路ウェハにあっては、スクライブライン部上に電源用配線、接地用配線および制御信号用配線のうち少なくとも電源用配線および接地用配線を配置して、ブロック内の複数の半導体素子の少なくとも電源用端子および接地用端子に接続させ、そのスクライブライン部上の各配線をブロック内に設けられた各測定用端子にそれぞれ接続させることにより、ブロック毎に一括してリーク電流を測定できるようにしている。
【００３４】
例えば、各ブロックのＴＥＧ内に設けられた各測定用端子に測定端としての測定用プローブを介して電源電圧Ｖｃｃを供給するか、または接地電圧ＧＮＤに接続して、半導体素子の電源用端子または接地用端子に電源電圧または接地電圧を供給し、電源用配線または接地用配線に流れる電流を測定することによって、ブロック内の複数の半導体素子のリーク電流を一括して測定することが可能となる。
【００３５】
測定されたリーク電流を予め設定された所定値と比較して、測定されたリーク電流が所定値未満の場合には、ブロック内の複数の半導体素子の良品率が高いと判断して、ウェハ状態における個々の半導体素子のテストを省略することができる。
【００３６】
また、測定されたリーク電流が所定値以上の場合には、ブロック内の複数の半導体素子の良品率が低いと判断して、ウェハ状態における個々の半導体素子のテストを行う。
【００３７】
さらに、半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線との間に接続開閉素子を設け、スクライブライン部上に設けられた制御用信号配線を介して供給される制御信号によって接続開閉素子の開閉を制御することにより、電源用端子と電源用配線とを電気的に接続するか、または切り離す（遮断）ことが可能となる。
【００３８】
ウェハ状態における個々の半導体素子のテストを行う場合には、接続開閉素子を開状態として半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線とを電気的に切り離す。
【００３９】
また、ブロック内のリーク電流を一括して測定する場合には、接続開閉素子を閉状態として半導体素子の電源用端子とスクライブライン部上に設けられた電源用配線とを電気的に接続する。
【００４０】
この接続開閉素子は、例えば一つのトランジスタで構成することができるため、スクライブライン幅を増大させる必要はない。
、半導体素子のロジック信号入力端子と電源用端子または接地用端子との間に入力端子電位固定素子を設けて、スクライブライン部上に設けられた制御用信号配線を介して供給される制御信号によって入力端子電位固定素子の開閉を制御することにより、ロジック信号入力端子の電位を電源電位または接地電位に固定することが可能となる。
【００４１】
通常動作時には、入力端子電位固定素子を開状態として半導体素子のロジック信号入力端子と半導体素子の電源電位または接地電位とを電気的に切り離して、ロジック信号入力端子の電位を固定しない。
【００４２】
また、ブロック内のリーク電流を一括して測定する場合には、入力端子電位固定素子を閉状態として半導体素子のロジック信号入力端子と電源用端子または接地用端子とを電気的に接続し、半導体素子のロジック信号入力端子の電位を電源電位または接地電位に固定する。
【００４３】
さらに、半導体素子（チップ）の端子（パッド）と接続されている引き込み配線に、腐蝕の心配がない非金属系の配線材（例えばポリシリコン材料）を用いることによって、ダイシングにより切り離しても、その断面から腐蝕される危険性はなく、信頼性に問題がない。
【発明の効果】
【００４４】
以上により、本発明によれば、スクライブライン部の幅を増大してウェハ単位の半導体素子の取り数を減少させることなく、ブロック単位でリーク試験を行うことができる。また、ブロック単位のリーク電流から、そのブロック毎の複数の半導体素子の良品率を推定して、その推定した良品率が高い場合には、その後の個別試験を省略できて、半導体集積回路ウェハのリーク試験の時間短縮化（工数低減）を図ることができる。
【００４５】
この場合に、スクライブライン部上に接続開閉素子を設けて、接続開閉素子を閉状態としてスクライブライン部上の電源用配線と半導体素子の電源用端子とを電気的に接続することにより、ブロック内のリーク電流を一括して測定することができる。また、ブロック内の半導体素子が低歩留まりと推定される場合には、接続開閉素子を開状態としてスクライブライン上の電源用配線と半導体素子の電源用端子とを電気的に切り離すことにより、個別に各半導体素子毎のリーク電流を測定することができるため、低歩留まりと推定されるブロックから良品の半導体素子を選別することができる。
【００４６】
このようにして、ウェハテストで複数の半導体素子をブロック化して、そのブロックのリーク電流によって半導体素子の良品率を推定することによって、ウェハテストの時間短縮化を図ると共に、その後のファイナルテストでの良品率を向上させることができる。さらに、ファイナルテストにて機能試験などを行うことによって、テストの時間短縮化と不良品排除を両立させることができる。
【００４７】
さらに、半導体素子（チップ）の端子（パッド）と接続される引き込み配線として、非金属系の配線材（例えばポリシリコン材料）を用いることによって、腐食の問題を解消して信頼性低下を防ぐことができる。
【発明を実施するための最良の形態】
【００４８】
以下に、本発明の半導体集積回路ウェハ、その試験方法および、これを用いた半導体集積回路部品の製造方法の各実施形態について、図面を参照しながら詳細に説明する。
【００４９】
図１（ａ）は、本発明の実施形態に係る半導体集積回路ウェハの要部構成例を示す平面図、図１（ｂ）は、図１（ａ）の点線で囲んだＡ部分の部分拡大図、図１（ｃ）は、図１（ｂ）の点線で囲んだＢ部分の部分拡大図、図１（ｄ）は、図１（ａ）の点線で囲んだＣ部分の部分拡大図である。
【００５０】
図１（ａ）〜図１（ｄ）において、半導体集積回路ウェハ１には、例えば液晶ドライバーなどの複数の半導体素子２（半導体チップ）が形成され、それらの各半導体素子２間にスクライブライン部であるスクライブライン３が縦横（または行列）にマトリクス状に形成されている。これら複数の半導体素子２は、一つまたは複数のブロック（ここではブロック１〜ブロック３）に分けられており、各ブロックには、一つまたは複数のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ；テスト・エレメン・トグループ）４が、本来、半導体素子２が形成されるべき場所に半導体素子２と入れ代えて配置されている。
【００５１】
ここでは、縦方向および横方向に整然とマトリクス状に配置された複数の半導体素子２の上２段がブロック１、中３段がブロック２、下２段がブロック３のように分けられてブロック化されている。また、ＴＥＧ４は、ウェハ特性やトランジスタ特性を比較評価するためのものであることから、各ブロック毎に配置すればよいが、各特性が安定化するように、図１（ａ）に示すようにウェハの略中央位置にブロック毎に配置されていることが望ましい。
【００５２】
次に、図１（ｂ）のＡ部拡大図に示すように、スクライブライン３上には、制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃが配置されている。このスクライブライン３上の配線３１ａ、配線３１ｂおよび配線３１ｃは、図１（ｃ）のＢ部拡大図に示すように、各ブロック内の複数の半導体素子２の制御信号用端子２１ａ、電源用端子２１ｂおよび接地用端子２１ｃにそれぞれ、各配線３２ａ〜３２ｃがそれぞれ接続されている。これらの配線３２ａ〜３２ｃから半導体素子２（半導体チップ）への引き込み接続は、腐食防止のために、非金属材料のポリシリコンにより行っている。また、スクライブライン３上の配線３１ａ、配線３１ｂおよび配線３１ｃは、抵抗を考慮してメタルにより行っている。
【００５３】
また、図１（ｂ）に示すように、各ブロック内の上下の半導体素子２は、縦方向の配線３１ａ〜３１ｃによって接続されている。また、各ブロック内の左右の半導体素子２は、図１（ｂ）に示すように横方向の各配線によってそれぞれ接続されている。さらに、ブロック間には縦方向の各配線が設けられておらず、ブロック間は始から切り離されている。
【００５４】
図１（ｃ）のＢ部拡大図に示すように、電源用端子３１ｂは、このスクライブライン３上に設けられた接続開閉素子（スイッチング素子）としてのＭＯＳトランジスタ３３を介して電源用配線３２ｂと接続されている。このＭＯＳトランジスタ３３は、後述するように、開状態（ＯＦＦ）にして、個々の半導体素子２のリーク電流や抵抗値などを測定する際に用いられるものである。
【００５５】
さらに、制御信号用端子２１ａには、電源電圧ＶｃｃレベルまたはＧＮＤレベルが供給されるものであり、ＭＯＳトランジスタ３３の開閉制御や、半導体素子２の内部状態を決定するために用いられる。この半導体素子２の内部状態、例えば、制御信号用端子２１ａは、リセット信号用端子または半導体素子２のロジック信号入力端子に接続され、これらを強制的に電源電圧Ｖｃｃまで上昇させて固定するか、または接地電圧ＧＮＤまで低下させて固定するために、制御信号用配線３１ａに接続されている。半導体素子２の入力部は、この制御信号用配線３１ａからの制御信号によってロジック信号入力端子が全て接地電圧ＧＮＤまたは電源電圧Ｖｃｃに固定されるように構成されている。例えば、半導体素子２のロジック信号入力部に電源電圧Ｖｃｃ（電源用端子２１ｂ）−入力端子間または入力端子―接地電圧ＧＮＤ（接地用端子２１ｃ）間に、入力端子電位固定素子として、図示しないＭＯＳトランジスタを配置させて、リーク測定時には制御信号によってこのＭＯＳトランジスタを閉（ＯＮ）状態として、入力端子の電位を電源電圧Ｖｃｃまたは接地電圧ＧＮＤに固定し、通常動作時にはその制御信号によってこのＭＯＳトランジスタを開（ＯＦＦ）状態として入力端子の電位を固定しないようにすることができる。
【００５６】
さらに、図１（ｄ）のＣ部のＴＥＧ拡大図に示すように、ＴＥＧ４内には、ウェハ特性やトランジスタ特性を比較評価するための素子が配置されている。図１（ｄ）では、テスト関係を一つにまとめたものであり、ＴＥＧ４内に各配線４１として、リーク測定用の測定用端子４１ａ〜４１ｃが設けられている。上記スクライブライン３上の配線３１ａ〜３１ｃはそれぞれ、各ブロックのＴＥＧ４内に設けられた測定用端子４１ａ〜４１ｃにそれぞれ接続されている。なお、このＴＥＧ４そのものの構成については本発明に直接関係がないため、ここではその説明を省略する。
【００５７】
以上のように、本実施形態の半導体集積回路ウェハ１では、スクライブライン３上に制御信号用配線３１ａ、電源用配線３１ｂおよび接地用配線３１ｃ、接続開閉素子であるＭＯＳトランジスタ３３が設けられており、各ブロック内のリーク電流を一括して測定できるように構成されている。
【００５８】
上記構成により、以下に、本発明の半導体集積回路ウェハ１の試験方法について詳細に説明する。
【００５９】
図２は、本発明の実施形態に係る半導体集積回路ウェハ１の試験方法について説明するためのフローチャートである。
【００６０】
図２に示すように、まず、ステップＳ１で、半導体集積回路ウェハ１に対して、測定したいブロックのＴＥＧ４内に設けられた測定用端子４１ａ〜４１ｃに一方の測定端としての試験用プローブを接触させて、その試験用プローブを介して電源電圧（例えばＶｃｃ）を供給し、他方の測定端として試験用プローブを介して接地電圧ＧＮＤを接続して、両試験用プローブを通じて流れる電源電流または接地用配線に流れる電流を外部で測定することによって所望のブロックのリーク電流を一括して測定することができる。
【００６１】
このステップＳ１では、複数の半導体素子２の電源用端子２１ｂ―接地用端子２１ｃ間のリーク電流を測定するが、このリーク電流測定時には、スクライブライン３上に設けた接続開閉素子（図１（ｃ）に示すＭＯＳトランジスタ３３）を、制御信号用配線３１ａから供給される制御信号によって閉状態として、半導体素子２の電源用端子２１ｂとスクライブライン３上の電源用配線３１ｂとを電気的に接続させる。また、半導体素子２の入力端子の電位を、制御信号によって電源電圧Ｖｃｃまたは接地電圧ＧＮＤに固定させ、CMOS回路の入力がオープン状態になることを防ぐ必要がある。CMOS回路の入力がオープン状態であると、回路に貫通電流が流れる場合があり、ステップＳ１でのリーク測定が正常にできないためである。入力をＶｃｃもしくはＧＮＤへ固定するのは、半導体素子２の内部回路の都合により決まり、リーク電流が流れない状態になるよう固定方向を設定すればよい。この状態設定により、半導体２のリーク電流がほぼ「０」になることが望ましい。入力の固定方法は例えば、制御信号によりオン、オフするスイッチを入力端子に設置し、ステップＳ１時にはスイッチをオンにしＶｃｃもしくは、ＧＮＤへ電位を固定する方法がある。また、入力にプルアップ抵抗もしくは、プルダウン抵抗を設け、入力がオープンである場合、プルアップ抵抗、もしくはプルダウン抵抗により電位を固定してもよい。
【００６２】
次に、ステップＳ２では、測定されたリーク電流を予め設定された所定値と比較して大小関係を判定する。この所定値は、リーク電流と歩留りとの相関を事前に測定しておくことによって最適な値を予め設定することができる。
【００６３】
ステップＳ２の処理において、測定されたリーク電流が所定値未満の場合には、ブロック内の半導体素子２の良品率が高いと判断し、ウェハ状態における個々の半導体素子２のテストを省略して次のステップＳ４の処理に進む。
【００６４】
一方、ステップＳ２の処理において、測定されたリーク電流が所定値以上の場合には、ブロック内の半導体素子の良品率が低いと判断して、次のステップＳ３の処理に進み、ウェハ状態における個々の半導体素子２のテストを行う。
【００６５】
このステップＳ３の処理では、ステップＳ１の測定と異なり、半導体2のパッドへプローブを行い、１個ずつ測定を行う。図１では、２１a〜２３ｃにプロービングを行う。半導体2を単体で測定するためには、ブロック全体の半導体２につながる電源を切り離す必要がある。このため、スクライブライン３上に設けた接続開閉素子（図１（ｃ）に示すＭＯＳトランジスタ３３）を、パッド２１aから供給される制御信号によって開状態として、半導体素子２の電源用端子２１ｂとスクライブライン３上の電源用配線３１ｂとを電気的に切り離す。また、制御信号によりステップＳ１で述べた、入力固定用のスイッチを開状態にし、プロービングにより半導体２へ与えられるテスト信号が有効になるようにすることにより、半導体２のテストを行い、良品と不良品の判別を行うことにより、従来通りに個々の半導体素子２のテストを行うことができる。
【００６６】
その後、ステップＳ４の処理で、ウェハをスクライブライン３にて複数の半導体素子２にダイシング（分割）し、それをアセンブリ（組み立て）して、ステップＳ５でパッケージ状態での良品テスト（ファイナルテスト）を行う。これにより、本実施形態の液晶ドライバーなどの半導体集積回路部品の製造が完了する。
【００６７】
以上のように、本実施形態によれば、ブロック内の半導体素子２のリーク電流を一括して測定することができ、測定したリーク電流が所定値未満の場合には良品率（歩留り）が高いと判断して、ウェハテストで個々の半導体素子のテストを省略し、ファイナルテストだけを行うことによって、テスト時間およびそれにかかるコストの大幅な削減を図ることができる。また、測定されたリーク電流が所定値以上の場合には良品率が低いと判断して、従来の場合と同様に、各半導体素子の個別テストを行うため、ファイナルテストでの良品率低下を防ぐことができる。
【００６８】
なお、本実施形態では、特に説明しなかったが、スクライブライン３上に接続開閉素子が配置されるが、この接続開閉素子は、例えば図１（ｃ）に示すようにＭＯＳトランジスタ３３が半導体素子２１毎に１個でよく、非常に小さいものであることから、スクライブライン幅を大きくしなければならない要因にはならない。
【００６９】
また、スクライブライン３上の配線３１ａ〜３１ｃは、アルミニウムなどの金属配線や、ポリシリコン配線などの非金属配線を用いることができるが、抵抗を考慮すると、金属配線を用いることが好ましい。一方、スクライブライン３上の配線３１ａ〜３１ｃと半導体素子２の端子２１ａ〜２１ｃとを接続する配線３２ａ〜３２ｃは、ポリシリコン配線などの非金属配線を用いることが望ましい。これは、ウェハをダイシングして半導体素子（半導体チップ）を切り離した際に、金属配線では断面がむき出しになることから雰囲気中の水分によって腐蝕する危険性があるためであり、腐蝕の心配がない非金属系材料からなる配線を用いることが望ましい。この部分の配線３２ａ〜３２ｃは短いため、ポリシリコン配線であっても抵抗が大きく増大するという問題は生じない。
本実施形態では、ブロック単位で半導体素子２のリーク測定を行っているが、ウエハ全体を一括して測定しても良い。
また、電源用配線に対して、ブロック間にＭＯＳトランジスタなどの接続開閉素子を設けて、制御信号によって上下のブロックを電気的に切り離す（遮断する）ようにしてもよい。この場合、ウエハ全体でリークを測定し、測定したリーク電流が所定値以上の場合、ブロックを切り離し、各ブロックでリーク電流を再測定することにより、どのブロックの良品率が低いかを判断でき、良品率の低いブロックのみ通常のテストを行えばよく、テスト時間の短縮につながる。
【００７０】
さらに、本実施形態では、スクライブライン３上に制御信号用配線３１ａが設けられ、ブロック内の複数の半導体素子２の制御信号用端子２１ａが制御信号用配線３１ａに接続され、この制御信号用配線３１ａがブロックの制御信号用の測定用端子４１ａに接続されており、電源用端子２１ｂと電源用配線３１ｂ間に、制御信号用配線３１ａからの制御信号により開閉制御される接続開閉素子としてのＭＯＳトランジスタ３３が設けられているが、これに限らず、制御信号用端子２１ａ、制御信号用配線３１ａ、ＭＯＳトランジスタ３３および制御信号用の測定用端子４１ａを設けない場合にも、本発明のリーク電流テストを行って良品率を推定することができる。この場合に、本発明の半導体集積回路ウェハは、スクライブライン３上に電源用配線３１ｂおよび接地用配線３１ｃのみが配設され、複数の半導体素子２が一つまたは複数のブロックに分けられて、ブロック内の複数の半導体素子２の電源用端子２１ｂおよび接地用端子２１ｃがそれぞれ該電源用配線３１ｂおよび接地用配線３１ｃにそれぞれ接続され、これらの電源用配線３１ｂおよび接地用配線３１ｃがそれぞれブロック内の電源用の測定用端子４１ｂおよび接地用の測定用端子４１ｃにそれぞれ接続されている。
【００７１】
この場合の半導体集積回路ウェハの試験方法としては、測定対象のブロックの測定用端子４１ｂおよび４１ｃから、スクライブライン３上の各配線３１ｂおよび３１ｃを介して接続されたブロック内の複数の半導体素子２のリーク電流を一括して測定するリーク電流測定ステップと、この測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、このブロック内の複数の半導体素子２の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、このブロック内の複数の半導体素子２の良品率が低いと判定する良品率判定ステップとを有している。
【００７２】
なお、本実施形態で、前述し更に繰り返して説明するが、ブロック内の複数の半導体素子のリーク電流測定時には、電源用の測定用端子と電源用端子とが電源用配線および接続開閉素子を通して電気的に接続されると共に、接地用の測定用端子と接地用端子とが接地用配線を通して電気的に接続され、また、半導体素子毎の個別テスト時には、電源用端子と電源用配線とが接続開閉素子により電気的に遮断されるように、接続開閉素子が開閉制御可能とされている。個別テスト時は電源、GND、制御信号等信号は、個別デバイス（半導体２）のパッドから供給する。接地用端子は接地用の測定端子と接地用配線を通じ接続はしていても構わないが、必ずしも接続の必要はない。また、測定用パッドがのるTEG部はダイシング後使用しないので、腐食とは関係がない。また、ステップＳ３にもあるが、個別テスト時は接地は測定用端子と接続する必要はない。また、ステップＳ３の個別チップの測定時、信号はすべて、測定するチップのパッドから与える。
【００７３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７４】
本発明は、例えば液晶ドライバーなどのシステムＬＳＩに用いられ、ウェハ状態で複数の半導体素子のリークテストを実行可能とする半導体集積回路ウェハ、その試験方法および、これを用いて半導体集積回路部品を製造する半導体集積回路部品の製造方法の分野において、スクライブライン部の幅を増大してウェハ単位の半導体素子の取り数を減少させることなく、ブロック単位でリーク試験を行うことができる。また、ブロック単位のリーク電流から、そのブロック毎の複数の半導体素子の良品率を推定して、その推定した良品率が高い場合には、その後の個別試験を省略できて、半導体集積回路ウェハのリーク試験の時間短縮化（工数低減）を図ることができる。
【００７５】
この場合に、スクライブライン部上に接続開閉素子を設けて、接続開閉素子を閉状態としてスクライブライン部上の電源用配線と半導体素子の電源用端子とを電気的に接続することにより、ブロック内のリーク電流を一括して測定することができる。また、ブロック内の半導体素子が低歩留まりと推定される場合には、接続開閉素子を開状態としてスクライブライン上の電源用配線と半導体素子の電源用端子とを電気的に切り離すことにより、個別に各半導体素子毎のリーク電流を測定することができるため、低歩留まりと推定されるブロックから良品の半導体素子を選別することができる。
【００７６】
このようにして、ウェハテストで複数の半導体素子をブロック化して、そのブロックのリーク電流によって半導体素子の良品率を推定することによって、ウェハテストの時間短縮化を図ると共に、その後のファイナルテストでの良品率を向上させることができる。さらに、ファイナルテストにて機能試験などを行うことによって、テストの時間短縮化と不良品排除を両立させることができる。
【００７７】
さらに、半導体素子（チップ）の端子（パッド）と接続される引き込み配線として、非金属系の配線材（例えばポリシリコン材料）を用いることによって、腐食の問題を解消して信頼性低下を防ぐことができる。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は、本発明の実施形態に係る半導体集積回路ウェハの要部構成例を示す平面図、（ｂ）は、（ａ）の点線で囲んだＡ部分の部分拡大図、（ｃ）は、（ｂ）の点線で囲んだＢ部分の部分拡大図、（ｄ）は、（ａ）の点線で囲んだＣ部分の部分拡大図である。
【図２】図１の半導体集積回路ウェハの試験方法を説明するためのフローチャートである。
【図３】従来の半導体集積回路ウェハの試験方法を説明するためのフローチャートである。
【符号の説明】
【００７９】
１ 半導体集積回路ウェハ
２ 半導体素子
２１ａ 半導体素子の制御信号用端子
２１ｂ 半導体素子の電源用端子
２１ｃ 半導体素子の接地用端子
３ スクライブライン
３１ａ スクライブライン上の制御信号用配線
３１ｂ スクライブライン上の電源用配線
３１ｃ スクライブライン上の接地用配線
３２ａ〜３２ｃ スクライブライン上の配線と半導体素子の端子とを接続する配線
３３ ＭＯＳトランジスタ
４ ＴＥＧ
４１，４１ａ〜４１ｃ ＴＥＧ内の測定用端子
【特許請求の範囲】
【請求項１】
複数の半導体素子が形成され、かつ、該複数の半導体素子の各半導体素子間にそれぞれスクライブライン部が設けられた半導体集積回路ウェハにおいて、
該スクライブライン部上に少なくとも電源用配線および接地用配線が配設され、
該複数の半導体素子が一つまたは複数のブロックに分けられて、該ブロック内の複数の半導体素子の電源用端子および接地用端子がそれぞれ該電源用配線および接地用配線にそれぞれ接続され、
該電源用配線および接地用配線がそれぞれ該ブロックの電源用の測定用端子および接地用の測定用端子にそれぞれ接続されている半導体集積回路ウェハ。
【請求項２】
前記スクライブライン部上に制御信号用配線が更に設けられ、前記ブロック内の複数の半導体素子の制御信号用端子が該制御信号用配線に接続され、該制御信号用配線が該ブロックの制御信号用の測定用端子に接続されている請求項１に記載の半導体集積回路ウェハ。
【請求項３】
前記電源用端子と前記電源用配線間に、前記制御信号用配線からの制御信号により開閉制御される接続開閉素子が設けられている請求項２に記載の半導体集積回路ウェハ。
【請求項４】
前記接続開閉素子はトランジスタである請求項３に記載の半導体集積回路ウェハ。
【請求項５】
前記ブロック内の複数の半導体素子のリーク電流測定時には、前記電源用の測定用端子と前記電源用端子とが前記電源用配線および前記接続開閉素子を通して電気的に接続されると共に、前記接地用の測定用端子と前記接地用端子とが前記接地用配線を通して電気的に接続され、また、該半導体素子毎の個別テスト時には、該電源用端子と該電源用配線とが該接続開閉素子により電気的に遮断されるように、該接続開閉素子が開閉制御可能とされている請求項３に記載の半導体集積回路ウェハ。
【請求項６】
前記スクライブライン部上の各配線は金属材料で構成され、該各配線と前記半導体素子の各端子との間に接続される引き込み配線は非金属材料で構成されている請求項１〜５のいずれかに記載の半導体集積回路ウェハ。
【請求項７】
前記非金属材料はポリシリコン材料である請求項６に記載の半導体集積回路ウェハ。
【請求項８】
前記半導体素子の入力部に、前記制御信号用配線からの制御信号により制御されて、前記ブロック内の複数の半導体素子のリーク電流測定時に、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている請求項２、３および５のいずれかに記載の半導体集積回路
【請求項９】
前記半導体素子の入力部がオープン状態の場合、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている請求項２、３および５のいずれかに記載の半導体集積回路
【請求項１０】
前記入力端子電位固定素子は、前記リーク電流測定時には、前記制御信号によって前記ロジック信号入力端子と前記電源用端子または前記接地用端子間が電気的に接続され、また、前記半導体素子の通常動作時には、該制御信号によって該ロジック信号入力端子と該電源用端子または該接地用端子間が電気的に遮断されるようになっている請求項８または９に記載の半導体集積回路ウェハ。
【請求項１１】
前記入力端子電位固定素子はトランジスタである請求項８または９に記載の半導体集積回路ウェハ。
【請求項１２】
前記測定用端子は、前記ブロック内のテスト・エレメント・グループに設けられている請求項１、２、５、８および９のいずれかに記載の半導体集積回路ウェハ。
【請求項１３】
請求項１または２に記載の半導体集積回路ウェハに対して、
測定対象のブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、
測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップとを有する半導体集積回路ウェハの試験方法。
【請求項１４】
請求項３〜５のいずれかに記載の半導体集積回路ウェハに対して、
測定対象のブロックの前記接続開閉素子を閉状態として、該ブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、
測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップと、
該良品率が低いと判断した場合に、該接続開閉素子を開状態として該半導体素子の電源用端子と該スクライブライン上に設けられた電源用配線とを電気的に遮断し、ウェハ状態における各半導体素子毎の個別テストを行う個別テストステップとを有する半導体集積回路ウェハの試験方法。
【請求項１５】
前記所定値は、前記リーク電流と歩留まりとの相関を事前に測定した結果に基づいて設定されている請求項１３または１４に記載の半導体集積回路ウェハの試験方法。
【請求項１６】
前記電源用の測定用端子と接地用の測定用端子にそれぞれ、各測定端をそれぞれ介して電源電位および接地電位を供給し、該各測定端を通して流れる電流を測定することによりリーク電流を測定する請求項１３〜１５のいずれかに記載の半導体集積回路ウェハの試験方法。
【請求項１７】
請求項１〜１２のいずれかに記載の半導体集積回路ウェハに対して、前記測定用端子から前記ブロック内のリーク電流を一括して測定するリークテストステップと、
測定されたリーク電流が予め設定された所定値未満の場合には該ブロック内の複数の半導体素子の良品率が高いと判断し、また、該測定されたリーク電流が予め設定された所定値以上の場合には該ブロック内の複数の半導体素子の良品率が低いと判断し、該良品率が低い場合に、ウェハ状態における各半導体素子毎の個別テストを行うウェハテストステップと、
ウェハテスト後、半導体集積回路ウェハをダイシングして該各半導体素子毎に分割し、アセンブリを行って半導体集積回路パッケージを作製するダイシング・アセンブリステップと、
該半導体集積回路パッケージに対して良品テストを行うファイナルテストステップとを有する半導体集積回路部品の製造方法。
【請求項１】
複数の半導体素子が形成され、かつ、該複数の半導体素子の各半導体素子間にそれぞれスクライブライン部が設けられた半導体集積回路ウェハにおいて、
該スクライブライン部上に少なくとも電源用配線および接地用配線が配設され、
該複数の半導体素子が一つまたは複数のブロックに分けられて、該ブロック内の複数の半導体素子の電源用端子および接地用端子がそれぞれ該電源用配線および接地用配線にそれぞれ接続され、
該電源用配線および接地用配線がそれぞれ該ブロックの電源用の測定用端子および接地用の測定用端子にそれぞれ接続されている半導体集積回路ウェハ。
【請求項２】
前記スクライブライン部上に制御信号用配線が更に設けられ、前記ブロック内の複数の半導体素子の制御信号用端子が該制御信号用配線に接続され、該制御信号用配線が該ブロックの制御信号用の測定用端子に接続されている請求項１に記載の半導体集積回路ウェハ。
【請求項３】
前記電源用端子と前記電源用配線間に、前記制御信号用配線からの制御信号により開閉制御される接続開閉素子が設けられている請求項２に記載の半導体集積回路ウェハ。
【請求項４】
前記接続開閉素子はトランジスタである請求項３に記載の半導体集積回路ウェハ。
【請求項５】
前記ブロック内の複数の半導体素子のリーク電流測定時には、前記電源用の測定用端子と前記電源用端子とが前記電源用配線および前記接続開閉素子を通して電気的に接続されると共に、前記接地用の測定用端子と前記接地用端子とが前記接地用配線を通して電気的に接続され、また、該半導体素子毎の個別テスト時には、該電源用端子と該電源用配線とが該接続開閉素子により電気的に遮断されるように、該接続開閉素子が開閉制御可能とされている請求項３に記載の半導体集積回路ウェハ。
【請求項６】
前記スクライブライン部上の各配線は金属材料で構成され、該各配線と前記半導体素子の各端子との間に接続される引き込み配線は非金属材料で構成されている請求項１〜５のいずれかに記載の半導体集積回路ウェハ。
【請求項７】
前記非金属材料はポリシリコン材料である請求項６に記載の半導体集積回路ウェハ。
【請求項８】
前記半導体素子の入力部に、前記制御信号用配線からの制御信号により制御されて、前記ブロック内の複数の半導体素子のリーク電流測定時に、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている請求項２、３および５のいずれかに記載の半導体集積回路
【請求項９】
前記半導体素子の入力部がオープン状態の場合、該半導体素子の入力端子の電位を電源電位または接地電位に固定するための入力端子電位固定素子が設けられている請求項２、３および５のいずれかに記載の半導体集積回路
【請求項１０】
前記入力端子電位固定素子は、前記リーク電流測定時には、前記制御信号によって前記ロジック信号入力端子と前記電源用端子または前記接地用端子間が電気的に接続され、また、前記半導体素子の通常動作時には、該制御信号によって該ロジック信号入力端子と該電源用端子または該接地用端子間が電気的に遮断されるようになっている請求項８または９に記載の半導体集積回路ウェハ。
【請求項１１】
前記入力端子電位固定素子はトランジスタである請求項８または９に記載の半導体集積回路ウェハ。
【請求項１２】
前記測定用端子は、前記ブロック内のテスト・エレメント・グループに設けられている請求項１、２、５、８および９のいずれかに記載の半導体集積回路ウェハ。
【請求項１３】
請求項１または２に記載の半導体集積回路ウェハに対して、
測定対象のブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、
測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップとを有する半導体集積回路ウェハの試験方法。
【請求項１４】
請求項３〜５のいずれかに記載の半導体集積回路ウェハに対して、
測定対象のブロックの前記接続開閉素子を閉状態として、該ブロックの前記測定用端子から、前記スクライブライン部上の各配線を介して接続された該ブロック内の複数の半導体素子のリーク電流を一括して測定するリーク電流測定ステップと、
測定されたリーク電流を予め設定された所定値と比較し、該測定されたリーク電流が該所定値未満の場合に、該ブロック内の複数の半導体素子の良品率が高いと判定し、また、該測定されたリーク電流が該所定値以上の場合に、該ブロック内の複数の半導体素子の良品率が低いと判定する良品率判定ステップと、
該良品率が低いと判断した場合に、該接続開閉素子を開状態として該半導体素子の電源用端子と該スクライブライン上に設けられた電源用配線とを電気的に遮断し、ウェハ状態における各半導体素子毎の個別テストを行う個別テストステップとを有する半導体集積回路ウェハの試験方法。
【請求項１５】
前記所定値は、前記リーク電流と歩留まりとの相関を事前に測定した結果に基づいて設定されている請求項１３または１４に記載の半導体集積回路ウェハの試験方法。
【請求項１６】
前記電源用の測定用端子と接地用の測定用端子にそれぞれ、各測定端をそれぞれ介して電源電位および接地電位を供給し、該各測定端を通して流れる電流を測定することによりリーク電流を測定する請求項１３〜１５のいずれかに記載の半導体集積回路ウェハの試験方法。
【請求項１７】
請求項１〜１２のいずれかに記載の半導体集積回路ウェハに対して、前記測定用端子から前記ブロック内のリーク電流を一括して測定するリークテストステップと、
測定されたリーク電流が予め設定された所定値未満の場合には該ブロック内の複数の半導体素子の良品率が高いと判断し、また、該測定されたリーク電流が予め設定された所定値以上の場合には該ブロック内の複数の半導体素子の良品率が低いと判断し、該良品率が低い場合に、ウェハ状態における各半導体素子毎の個別テストを行うウェハテストステップと、
ウェハテスト後、半導体集積回路ウェハをダイシングして該各半導体素子毎に分割し、アセンブリを行って半導体集積回路パッケージを作製するダイシング・アセンブリステップと、
該半導体集積回路パッケージに対して良品テストを行うファイナルテストステップとを有する半導体集積回路部品の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−３１０４９５（Ｐ２００６−３１０４９５Ａ）
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願番号】特願２００５−１３０４８８（Ｐ２００５−１３０４８８）
【出願日】平成１７年４月２７日（２００５．４．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願日】平成１７年４月２７日（２００５．４．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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