半導体ウエハ、その製造方法及びマスク
【課題】 半導体素子のパターン寸法を検証する際の検証精度を高め、且つ、その歩留ま りを損なうことなく検証するためのＴＥＧを形成する。
【解決手段】 半導体ウエハの製造にあたり、２つの素子形成領域１２と、素子形成領域１２を相互に区画するスクライブ線領域１３とが１つのレチクルショット１１で形成される。各レチクルショット１１の４隅のスクライブ線領域１３上、及び、中央のスクライブ線領域１３上に、スクライブ線領域１３の幅の１／２以下の寸法を有するＴＥＧ１４を形成する。各ＴＥＧ１４には、素子形成領域１２内の半導体素子のパターンと同じ形状で、且つ、相互に同一形状のパターンが形成される。各スクライブ線領域１３上で隣接する２つのＴＥＧ１４は、スクライブ線領域１３の長手方向に離間して配置される。
【解決手段】 半導体ウエハの製造にあたり、２つの素子形成領域１２と、素子形成領域１２を相互に区画するスクライブ線領域１３とが１つのレチクルショット１１で形成される。各レチクルショット１１の４隅のスクライブ線領域１３上、及び、中央のスクライブ線領域１３上に、スクライブ線領域１３の幅の１／２以下の寸法を有するＴＥＧ１４を形成する。各ＴＥＧ１４には、素子形成領域１２内の半導体素子のパターンと同じ形状で、且つ、相互に同一形状のパターンが形成される。各スクライブ線領域１３上で隣接する２つのＴＥＧ１４は、スクライブ線領域１３の長手方向に離間して配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ、その製造方法及びマスクに関し、更に詳しくは、半導体ウエハの製造プロセスを検証するために利用されるＴＥＧ(Test Element Group)を有する半導体ウエハ、その製造方法及び該製造方法で使用するマスクに関する。
【背景技術】
【０００２】
半導体素子の微細化および高密度化は依然として精力的に進められ、現在では９０ｎｍルールの設計基準で、或いは、それ以下の設計基準で作製されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の超高集積半導体デバイスが開発試作されている。
【０００３】
半導体装置を製造する際には、一般に、縮小投影露光装置（以下、ステッパー及びスキャナーと呼ぶ）を使用して、ホトレジスト膜のパターニングを実施することにより、半導体ウエハ上の素子形成領域に多数の半導体素子を含むＬＳＩを形成している。近年、ＬＳＩの高集積化に伴い、半導体装置内の各半導体素子の占有面積が年々縮小されており、この目的のための微細加工化が進むにつれ、素子寸法精度に対する要求は増加する一方である。このため、半導体装置の製造過程で、素子形成領域内に形成されている素子パターンに対する寸法測定は必要不可欠である。この寸法測定では、従来から、走査電子顕微鏡（SEM: Scanning Electron Microscope）を用いることにより、素子形成領域内に形成された半導体素子に対する自動測定方法が主流となっている。
【０００４】
ところで、ホトレジストのリソグラフィー工程に後続して、走査電子顕微鏡（SEM: Scanning Electron Microscope）による寸法測定を素子形成領域内で実施すると、電子線照射に伴ってレジストパターンが収縮する問題がある。このパターン縮小は、例えば、コンタクト径の拡大に伴う分離幅の減少による隣接コンタクト間の短絡や、配線パターンの細りによる断線等により、デバイス特性の不良などを引き起こすおそれがある。このような不良は、半導体装置の歩留まり低下につながり、微細化が更に進むにつれて深刻な問題となる。この問題は、他のレジスト（Ｉ線、ＫｒＦ）と比較して、電子線照射によるレジスト収縮が大きいＡｒＦ技術の適用時に特に顕著と考えられる。
【０００５】
レジストパターンに対する収縮の問題は、走査電子顕微鏡のグリッドグとアノード間に加える電圧（加速電圧）を下げることにより、ある程度抑えることが可能となる。しかし、この場合には、測定パターン表面から励起される２次電子の発生量が減少することによって、原理的に寸法測定精度そのものが低下するという問題がある。
【０００６】
レジストパターンに対する収縮の問題は、予めスクライブ線領域内に配置された各種デバイス特性評価を目的としたＴＥＧを代用することでも回避できる。スクライブ線領域内に、ＴＥＧを形成する技術は、例えば、特許文献１、特許文献２、及び、特許文献３に記載されている。
【０００７】
図７は、スクライブ線領域上に形成した、ＭＯＳＦＥＴの特性測定用のＴＥＧパターンの一例を示している。素子形成領域１２の相互間を分離するスクライブ線領域１３には、素子形成領域１２に形成されるＭＯＳＦＥＴと同じサイズ及び形状のＭＯＳＦＥＴ５１が形成され、ＭＯＳＦＥＴ５１を接続する配線５２には、特性測定用のパッド５３が形成されている。
【特許文献１】特開２００４−１５８５１５号公報（段落０１５３）
【特許文献２】特開平６−２９５０５４号公報（段落０００５）
【特許文献３】特開平１１−１８６３５３号公報（段落００２７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＴＥＧにおけるパターン寸法の測定に際し、その測定精度を上げるためには、ＴＥＧパターンをレチクルショット内の複数箇所に配置し、ホトリソグラフィ工程に際してショット内の寸法バラツキを正確に検出することが要請される。しかしながら、デバイスの特性評価を目的とした、図７に示した従来のＴＥＧパターンのＭＯＳＦＥＴ５１は、アルミ等からなる金属配線５２を介して複数の特性測定用パッド５３に導通している構成上、かなり大きな面積を必要とする。このため、スクライブ線領域１３上にＴＥＧパターンを配置する際には、レチクルショットの周辺部に配置される１／２幅のスクライブ線領域上には配置できない等、ＴＥＧパターンの配置上の制約が大きくなる。
【０００９】
本発明は、上記に鑑み、ステッパー及びスキャナーを利用したパターニングに後続し、当該パターニングで形成された半導体素子パターンの寸法を検証する目的で使用されるＴＥＧによる検証精度を向上できる、改良された半導体ウエハの製造方法、その製造方法で用いられるマスク、及び、その製造方法で形成される半導体ウエハを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体ウエハは、半導体素子を含む集積回路がそれぞれ内部に形成されている複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とが、ホトリソグラフィを用いたパターニングによって形成された半導体ウエハにおいて、
前記ホトリソグラフィに際して１回のレチクルショットで形成された矩形状の各露光領域には、複数のＴＥＧが前記スクライブ線領域上に配置されており、該複数のＴＥＧが、前記素子形成領域内に形成された半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を、半導体ウエハ上に繰り返し形成する、半導体装置の製造方法において、
前記矩形状の各露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【００１２】
更に、本発明のマスクは、半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を半導体ウエハ上に形成するためのマスクであって、
前記矩形状の露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体ウエハ、半導体ウエハの製造法、及び、マスクによると、スクライブ線上に配置された複数のＴＥＧが、素子形成領域内に形成される半導体素子パターンと同一形状及びサイズのパターンを含む構成により、半導体ウエハ内に形成されているチップ面積を増大することなく、パターン寸法の検証における検証精度が向上する効果がある。
【００１４】
本発明の半導体ウエハ及びその製造方法の好適な態様では、前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域上に形成されるＴＥＧを含む。露光領域の４隅では、特にステッパー及びスキャナーによる露光に際して寸法精度が低下し勝ちであるので、この４隅のスクライブ線領域上にＴＥＧを配置することにより、検証精度が特に向上する。
【００１５】
また、隣接する２つの露光領域内にそれぞれ形成され、且つ、相互に隣接する２つの前記ＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置されることも本発明の好ましい態様である。この場合、自動寸法測定に際して誤ったＴＥＧで測定を行う不具合が解消できる。
【００１６】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される２つのＴＥＧを含むことも本発明の好ましい態様である。露光領域の中央部分にＴＥＧを配置し、４隅のＴＥＧにおける測定寸法と中央部分のＴＥＧにおける測定寸法とを比較検証することで、不具合が発生した際にその場所や原因の特定がより容易になると共に、ＥＢ（Electron Beam）描画等により作製されたレチクルショット内での寸法バラツキ（マスク製造バラツキ）や、ステッパー及びスキャナーのレンズ特性に起因するレチクルショット内での寸法バラツキに対する検証精度は更に向上する。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照し、本発明の実施形態に基づいて本発明を更に説明する。図１は、本発明の一実施形態に係る半導体ウエハの一部を示す平面図である。同図には、半導体ウエハ１０上で同じマスクパターンを用いて形成された４つの露光領域（レチクルショット）１１を示している。各露光領域１１には、２つの素子形成領域１２と、これら素子形成領域を区画するスクライブ線領域１３と、露光領域１１の４隅及び中央部分にそれぞれ形成されたＴＥＧ１４とが含まれる。各ＴＥＧ１４は、全て同一のパターン形状及びサイズを有し、これら各パターンは、素子形成領域１２に形成された集積回路に含まれる半導体素子や容量素子等（本明細書では、これら素子は全て半導体素子と総称する）の各パターンと同一形状 及び同一大きさに形成されている。
【００１８】
各レチクルショット１１における中央部の２つのＴＥＧ１４は、同じスクライブ線領域１３上に形成されており、そのスクライブ線領域１３の中心線の両側に、且つ、スクライブ線領域１３の長手方向にずらして配置される。また、図面上で上下方向に並ぶ２つの露光領域１１内にそれぞれ含まれ、同じスクライブ線領域１３上に且つ隣接して形成される２つのＴＥＧ１４は、そのスクライブ線領域１３の中心線の両側に、且つ、スクライブ線領域１３の長手方向ににずらして配置される。
【００１９】
図２は、図１の半導体ウエハ１０で、隣接する２つの露光領域１１内に形成され、且つ、同じスクライブ線領域１３上に隣接して配置される２つのＴＥＧ１４の配置詳細を示している。２つのＴＥＧ１４は、露光領域１１の境界部を構成するスクライブ線領域１３の中心線１５の両側に分かれて配置され、中心線１５に沿った方向にＷ１２の距離だけ離され、中心線１５上の点Ｘに関して点対称に配置される。各ＴＥＧ１４には、半導体素子と同じパターン形状に形成される素子寸法測定用パターンが形成される。ＴＥＧ１４内に形成される各パターンは、レジストパターンのパターニング工程に後続し、或いは、レジストパターンをエッチングマスクとする半導体素子のパターニング工程に後続し、そのパターニング工程の検証の目的で、電子線照射によるパターン寸法の測定が行われる。
【００２０】
例えば、スクライブ線領域１３の幅Ｗ１０は１００μｍ、ＴＥＧ１４の１辺の長さは２０〜４０μｍ、スクライブ線領域１３と素子形成領域１２との境界線１６から素子寸法測定パターンを構成するＴＥＧ１４までの幅Ｗ１１は５〜１５μｍ、ＴＥＧ１４のスクライブ線領域１３の長手方向に沿う離隔距離Ｗ１２は１０〜３０μｍである。露光領域１１の中央部に形成された２つのＴＥＧ１４の配置も、 図２に示した配置と同様である。
【００２１】
上記のように、ＴＥＧ１４をスクライブ線領域１３の長手方向に沿って離隔させるのは、以下の理由による。つまり、半導体デバイスの製造工程に際して、ホトリソグラフィ工程に後続して寸法測定を行う工程では、走査電子顕微鏡の利用による自動寸法測定が主流となっている。自動寸法測定では、前もって記憶させておいた特定箇所のパターン画像と、実際の測定ウェハ上での同一座標上の画像とを比較することによりパターン認識を行なっている。ウェハアライメント（原点補正）を行った後に、所望の座標位置に移動し、自動測定を行う際、露光機のフォーカス変動（デフォーカス）等の発生に起因した測定対象パターンの形状変化によりコントラストが低下し、正確な画像認識（マッチング処理）が困難となる。この場合、測定機自ら周辺の座標へ移動し、予め記憶させておいたパターン画像と一致する箇所を自動的に探す処理がなされる。例えば、図３の比較例に示すように、隣接する双方のＴＥＧ１４を中心線１５に関して対称に配置する場合には、双方のＴＥＧ１４内のパターンの近接によって、自動認識装置が誤って他方のレチクルショットのＴＥＧを指定する不具合が生じることがあるためである。
【００２２】
図４は、上記実施形態の半導体ウエハ１０をパターニングする際に使用されるレチクルマスクの一例を示している。本レチクルマスク２０は、２つの半導体チップ（素子形成領域）２２を一度に露光する露光領域２１を有する。露光領域２１の４隅のコーナーに隣接してＴＥＧパターン２４が配置され、また、中央部のスクライブ線領域パターン２３上にもＴＥＧパターン２４が配置されている。各ＴＥＧパターン２４は、同一サイズ及び同形状の寸法測定用パターンであり、ほぼ正方形状の領域内に形成されている。４隅のＴＥＧパターン２４の内で、図面上で縦方向に並ぶ２つの隅部に隣接するＴＥＧパターン２４は、一方のＴＥＧパターン２４の縁部が素子形成領域パターン２２の縁部に整列し、他方のＴＥＧパターン２４の縁部は、前記一方のＴＥＧパターン２４の他方の縁部よりも更に素子形成領域パターン２２の縁部から離れて配置される。図面上で横方向に並ぶ２つのＴＥＧパターン２４についても、一方のＴＥＧパターン２４の縁部が素子形成領域パターン２２の縁部と整列し、他方のＴＥＧパターン２４の縁部はこれよりも離れて配置される。
【００２３】
以下、上記実施形態に係る半導体ウエハの製造方法について、図５及び図６を参照して説明する。図５（ａ）は、シリコン窒化膜を形成した段階における、スクライブ線領域に形成されるＴＥＧの近傍を示す平面図である。また、図５（ｂ）は、同図（ａ）に示したＴＥＧの一部分“Ｃ”を示すＡ−Ａ’断面図である。まず、図５（ａ）及び（ｂ）に示すように、例えばＰ型半導体基板であるシリコン基板３０上に、熱酸化法による厚さ１０ｎｍ程度のシリコン酸化膜（ＰＡＤ酸化膜）３１を、次いで、ＣＶＤ法による１５０ｎｍ程度のシリコン窒化膜（フィールド窒化膜）３２を、素子形成領域１２と、ＴＥＧ１４及びアライメントマークを形成するスクライブ線領域１３とに形成する。これらの図に示すように、スクライブ線領域１３のＴＥＧ１４には、素子形成領域１２と同じ絶縁膜３１、３２が形成される。
【００２４】
次いで、ホトレジスト膜を、素子形成領域及びスクライブ占領域を含むウエハ全面に堆積し、ホトリソグラフィ技術を用いてこれをパターニングしてレジストパターン３３を形成する。図６（ａ）は、図５（ａ）に示したＴＥＧ１４の一部分“Ｃ”のホトレジストパターンを示しており、このパターンは、素子形成領域１２内に形成されたパターンと同じ形状及びサイズを有するものである。また、図６（ｂ）は、その一部分“Ｃ”のＡ−Ａ’線に沿う断面図である。このように、本実施形態でＴＥＧ１４に形成されるパターンは、寸法測定用に特化したパターンであり、素子形成領域１２に形成されるパターンとサイズ及び形状が全く同じパターンである。このように、寸法測定用に特化したパターンは、アルミ等からなる金属配線層を介して複数の特性測定用パッドを必要としないため、従来の特性測定に使用されるＴＥＧに比して小さな面積で足りる。
【００２５】
図６に示したレジストパターン３３をエッチングマスクとし、シリコン窒化膜３２をパターニングする。これによって、素子形成領域１２内にＭＯＳＦＥＴの拡散層を形成する領域を区画すると共に、同じパターンをスクライブ線領域１３内のＴＥＧ１４にも形成する。
【００２６】
ＴＥＧ１４は、１回のレチクルショットで、そのレチクルショット１１の４隅に各１つと、中央部に２つとが形成される。各ＴＥＧ１４には、同様なパターンがその工程段階毎に形成される。例えば、絶縁膜及び配線層の全てについて、素子形成領域１２に形成される半導体素子パターンと同じ形状及び配置で最小の幅を持つパターンが形成され、その都度各パターンの寸法測定が行われることにより、パターニングが精度よく行われたか否かが判定される。
【００２７】
例えばＤＲＡＭ装置を製造する際には、スクライブ線領域１３上のＴＥＧ１４には、数ｋ〜数十ｋビット分のメモリセルパターンが形成される。このとき、ＴＥＧの一辺の大きさは、例えば２０〜４０μｍである。形成されるＴＥＧには、拡散層を初めとして、多結晶シリコンからなるワード線、ビット線などのパターンも含まれる。ＴＥＧ１４には、このようにして数ｋ〜数十ｋビットのメモリセルが擬似的に形成され、各パターンについて寸法測定が行われる。しかし、従来の半導体素子の特性測定用のパターンに比して、小さなサイズ（面積）の パターンで足りるので、 スクライブ線領域１３の半分の幅内に収まるパターンが、各露光領域１１内に複数形成できる。
【００２８】
形成された複数のＴＥＧ１４で、同じパターンの寸法を測定し且つこれらを相互に比較することにより、各レチクルショットのどの部分で寸法精度が不足するかなど、きめ細かな判断が可能になる。ある部分で寸法精度が不足すれば、それがステッパー及びスキャナーのレンズに起因するのか、レチクル基板上に作製した際に描画装置で生じているかなどの原因が追及できる。その結果、従来のホトグラフィ工程に工程を追加することなく、検証精度を高めることが出来る。特にスクライブ線領域上にＴＥＧを形成したことにより、走査電子顕微鏡による素子寸法測定で、レジストパターンの縮小などに起因する不良発生の恐れがない。
【００２９】
スクライブ線領域の幅の１／２以下の大きさのＴＥＧを形成することにより、特にレチクルショットにおける４隅のスクライブ線領域上にＴＥＧを配置でき、レチクルショットの周縁部分で特に生じやすい寸法精度の低下が検出可能である。また、これらを中央部に配置した測定パターン結果と比較することで、周辺部のパターンの何れが寸法不良を起こしているかが容易に判断でき、それに基づいてレチクルや露光機を調査することで不良原因の判定が容易になると共に、寸法モニタ精度を向上することが可能になる。
【００３０】
上記実施形態では、半導体プロセスにおける従来の工程数を追加することなく、ホトリソグラフィー工程での走査電子顕微鏡による素子寸法測定時に際して、素子寸法測定パターンを利用することにより、素子形成領域１２内に形成された素子パターンに対して、直接電子線を照射することを回避することが出来る。このため、レジストパターンの収縮に起因する、コンタクト径の拡大に伴う分離幅の減少による短絡故障や、配線パターンの細りによる断線やデバイス特性不良の発生等が防止できるので、半導体装置の歩留まり低下を防ぐことが可能になる。また、走査電子顕微鏡のグリットとアノード間に加える電圧（加速電圧）を下げる必要がないので、寸法測定精度を低下させることなく、素子形成領域に形成されるパターン寸法の制御が可能になる。
【００３１】
本実施形態では、素子形成領域１２と同じ最小設計寸法を有する素子パターンから形成される素子寸法測定パターンを、マスク回路パターン描画範囲内のスクライブ線領域上に同時に複数箇所配置している。このため、マスク製造バラツキや、ステッパーおよびスキャナーのレンズ特性に起因するショット内での寸法バラツキに対して容易にモニタが可能になると共に、チップ面積の増大を招き、且つ製品コストを大きく引き上げるといった問題を容易に回避することが可能になる。
【００３２】
更に、レチクルショット境界でのスクライブ線領域１３の中心線上の点に関して点対称となるように、隣接するＴＥＧの間に例えば１０〜３０μｍ程度の一定距離を設ける構造とすることにより、ホトリソグラフィ工程での自動測定時に於ける誤測定を容易に回避する効果を得ることが可能になる。
【００３３】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体ウエハ、その製造方法及びマスクは、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
【産業上の利用可能性】
【００３４】
本発明は、ＤＲＡＭやシステムＬＳＩなどの半導体装置を製造する際に製作される半導体ウエハ、その製造方法、及び、その製造に使用されるレチクルに利用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る半導体ウエハの一部平面図。
【図２】図１のスクライブ線領域のＴＥＧの詳細配置を示す平面図。
【図３】図２の配置と比較するための比較例のＴＥＧの配置を示す平面図。
【図４】図１の半導体ウエハを露光する際に使用されるレチクルマスクのパターン平面図。
【図５】（ａ）は半導体ウエハの一製造段階におけるスクライブ線領域のＴＥＧの近傍を示す平面図、（ｂ）は同図（ａ）のＴＥＧの一部を示す断面図。
【図６】（ａ）は、ＴＥＧの一部のホトレジストパターンの平面図、（ｂ）は（ａ）の Ａ−Ａ’線に沿う断面図。
【図７】従来のスクライブ線領域上に形成した、素子特性測定用のＴＥＧを示す平面図。
【符号の説明】
【００３６】
１０：半導体ウエハ
１１：レチクルショット（露光領域）
１２：素子形成領域
１３：スクライブ線領域
１４：ＴＥＧ（寸法測定パターン形成領域）
１５：スクライブ線領域の中心線
１６：素子形成領域とスクライブ線領域との間の境界線
２０：レチクルマスク
２１：露光領域
２２：素子形成領域パターン
２３：スクライブ線領域パターン
２４：ＴＥＧパターン（寸法測定パターン形成領域）
３０：シリコン基板
３１：シリコン酸化膜
３２：シリコン窒化膜
３３：レジストパターン
５１：ＭＯＳＦＥＴ（デバイス特性評価用ＴＥＧ）
５２：配線
５３：特性測定用パッド
【技術分野】
【０００１】
本発明は、半導体ウエハ、その製造方法及びマスクに関し、更に詳しくは、半導体ウエハの製造プロセスを検証するために利用されるＴＥＧ(Test Element Group)を有する半導体ウエハ、その製造方法及び該製造方法で使用するマスクに関する。
【背景技術】
【０００２】
半導体素子の微細化および高密度化は依然として精力的に進められ、現在では９０ｎｍルールの設計基準で、或いは、それ以下の設計基準で作製されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の超高集積半導体デバイスが開発試作されている。
【０００３】
半導体装置を製造する際には、一般に、縮小投影露光装置（以下、ステッパー及びスキャナーと呼ぶ）を使用して、ホトレジスト膜のパターニングを実施することにより、半導体ウエハ上の素子形成領域に多数の半導体素子を含むＬＳＩを形成している。近年、ＬＳＩの高集積化に伴い、半導体装置内の各半導体素子の占有面積が年々縮小されており、この目的のための微細加工化が進むにつれ、素子寸法精度に対する要求は増加する一方である。このため、半導体装置の製造過程で、素子形成領域内に形成されている素子パターンに対する寸法測定は必要不可欠である。この寸法測定では、従来から、走査電子顕微鏡（SEM: Scanning Electron Microscope）を用いることにより、素子形成領域内に形成された半導体素子に対する自動測定方法が主流となっている。
【０００４】
ところで、ホトレジストのリソグラフィー工程に後続して、走査電子顕微鏡（SEM: Scanning Electron Microscope）による寸法測定を素子形成領域内で実施すると、電子線照射に伴ってレジストパターンが収縮する問題がある。このパターン縮小は、例えば、コンタクト径の拡大に伴う分離幅の減少による隣接コンタクト間の短絡や、配線パターンの細りによる断線等により、デバイス特性の不良などを引き起こすおそれがある。このような不良は、半導体装置の歩留まり低下につながり、微細化が更に進むにつれて深刻な問題となる。この問題は、他のレジスト（Ｉ線、ＫｒＦ）と比較して、電子線照射によるレジスト収縮が大きいＡｒＦ技術の適用時に特に顕著と考えられる。
【０００５】
レジストパターンに対する収縮の問題は、走査電子顕微鏡のグリッドグとアノード間に加える電圧（加速電圧）を下げることにより、ある程度抑えることが可能となる。しかし、この場合には、測定パターン表面から励起される２次電子の発生量が減少することによって、原理的に寸法測定精度そのものが低下するという問題がある。
【０００６】
レジストパターンに対する収縮の問題は、予めスクライブ線領域内に配置された各種デバイス特性評価を目的としたＴＥＧを代用することでも回避できる。スクライブ線領域内に、ＴＥＧを形成する技術は、例えば、特許文献１、特許文献２、及び、特許文献３に記載されている。
【０００７】
図７は、スクライブ線領域上に形成した、ＭＯＳＦＥＴの特性測定用のＴＥＧパターンの一例を示している。素子形成領域１２の相互間を分離するスクライブ線領域１３には、素子形成領域１２に形成されるＭＯＳＦＥＴと同じサイズ及び形状のＭＯＳＦＥＴ５１が形成され、ＭＯＳＦＥＴ５１を接続する配線５２には、特性測定用のパッド５３が形成されている。
【特許文献１】特開２００４−１５８５１５号公報（段落０１５３）
【特許文献２】特開平６−２９５０５４号公報（段落０００５）
【特許文献３】特開平１１−１８６３５３号公報（段落００２７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＴＥＧにおけるパターン寸法の測定に際し、その測定精度を上げるためには、ＴＥＧパターンをレチクルショット内の複数箇所に配置し、ホトリソグラフィ工程に際してショット内の寸法バラツキを正確に検出することが要請される。しかしながら、デバイスの特性評価を目的とした、図７に示した従来のＴＥＧパターンのＭＯＳＦＥＴ５１は、アルミ等からなる金属配線５２を介して複数の特性測定用パッド５３に導通している構成上、かなり大きな面積を必要とする。このため、スクライブ線領域１３上にＴＥＧパターンを配置する際には、レチクルショットの周辺部に配置される１／２幅のスクライブ線領域上には配置できない等、ＴＥＧパターンの配置上の制約が大きくなる。
【０００９】
本発明は、上記に鑑み、ステッパー及びスキャナーを利用したパターニングに後続し、当該パターニングで形成された半導体素子パターンの寸法を検証する目的で使用されるＴＥＧによる検証精度を向上できる、改良された半導体ウエハの製造方法、その製造方法で用いられるマスク、及び、その製造方法で形成される半導体ウエハを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体ウエハは、半導体素子を含む集積回路がそれぞれ内部に形成されている複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とが、ホトリソグラフィを用いたパターニングによって形成された半導体ウエハにおいて、
前記ホトリソグラフィに際して１回のレチクルショットで形成された矩形状の各露光領域には、複数のＴＥＧが前記スクライブ線領域上に配置されており、該複数のＴＥＧが、前記素子形成領域内に形成された半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を、半導体ウエハ上に繰り返し形成する、半導体装置の製造方法において、
前記矩形状の各露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【００１２】
更に、本発明のマスクは、半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を半導体ウエハ上に形成するためのマスクであって、
前記矩形状の露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体ウエハ、半導体ウエハの製造法、及び、マスクによると、スクライブ線上に配置された複数のＴＥＧが、素子形成領域内に形成される半導体素子パターンと同一形状及びサイズのパターンを含む構成により、半導体ウエハ内に形成されているチップ面積を増大することなく、パターン寸法の検証における検証精度が向上する効果がある。
【００１４】
本発明の半導体ウエハ及びその製造方法の好適な態様では、前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域上に形成されるＴＥＧを含む。露光領域の４隅では、特にステッパー及びスキャナーによる露光に際して寸法精度が低下し勝ちであるので、この４隅のスクライブ線領域上にＴＥＧを配置することにより、検証精度が特に向上する。
【００１５】
また、隣接する２つの露光領域内にそれぞれ形成され、且つ、相互に隣接する２つの前記ＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置されることも本発明の好ましい態様である。この場合、自動寸法測定に際して誤ったＴＥＧで測定を行う不具合が解消できる。
【００１６】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される２つのＴＥＧを含むことも本発明の好ましい態様である。露光領域の中央部分にＴＥＧを配置し、４隅のＴＥＧにおける測定寸法と中央部分のＴＥＧにおける測定寸法とを比較検証することで、不具合が発生した際にその場所や原因の特定がより容易になると共に、ＥＢ（Electron Beam）描画等により作製されたレチクルショット内での寸法バラツキ（マスク製造バラツキ）や、ステッパー及びスキャナーのレンズ特性に起因するレチクルショット内での寸法バラツキに対する検証精度は更に向上する。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照し、本発明の実施形態に基づいて本発明を更に説明する。図１は、本発明の一実施形態に係る半導体ウエハの一部を示す平面図である。同図には、半導体ウエハ１０上で同じマスクパターンを用いて形成された４つの露光領域（レチクルショット）１１を示している。各露光領域１１には、２つの素子形成領域１２と、これら素子形成領域を区画するスクライブ線領域１３と、露光領域１１の４隅及び中央部分にそれぞれ形成されたＴＥＧ１４とが含まれる。各ＴＥＧ１４は、全て同一のパターン形状及びサイズを有し、これら各パターンは、素子形成領域１２に形成された集積回路に含まれる半導体素子や容量素子等（本明細書では、これら素子は全て半導体素子と総称する）の各パターンと同一形状 及び同一大きさに形成されている。
【００１８】
各レチクルショット１１における中央部の２つのＴＥＧ１４は、同じスクライブ線領域１３上に形成されており、そのスクライブ線領域１３の中心線の両側に、且つ、スクライブ線領域１３の長手方向にずらして配置される。また、図面上で上下方向に並ぶ２つの露光領域１１内にそれぞれ含まれ、同じスクライブ線領域１３上に且つ隣接して形成される２つのＴＥＧ１４は、そのスクライブ線領域１３の中心線の両側に、且つ、スクライブ線領域１３の長手方向ににずらして配置される。
【００１９】
図２は、図１の半導体ウエハ１０で、隣接する２つの露光領域１１内に形成され、且つ、同じスクライブ線領域１３上に隣接して配置される２つのＴＥＧ１４の配置詳細を示している。２つのＴＥＧ１４は、露光領域１１の境界部を構成するスクライブ線領域１３の中心線１５の両側に分かれて配置され、中心線１５に沿った方向にＷ１２の距離だけ離され、中心線１５上の点Ｘに関して点対称に配置される。各ＴＥＧ１４には、半導体素子と同じパターン形状に形成される素子寸法測定用パターンが形成される。ＴＥＧ１４内に形成される各パターンは、レジストパターンのパターニング工程に後続し、或いは、レジストパターンをエッチングマスクとする半導体素子のパターニング工程に後続し、そのパターニング工程の検証の目的で、電子線照射によるパターン寸法の測定が行われる。
【００２０】
例えば、スクライブ線領域１３の幅Ｗ１０は１００μｍ、ＴＥＧ１４の１辺の長さは２０〜４０μｍ、スクライブ線領域１３と素子形成領域１２との境界線１６から素子寸法測定パターンを構成するＴＥＧ１４までの幅Ｗ１１は５〜１５μｍ、ＴＥＧ１４のスクライブ線領域１３の長手方向に沿う離隔距離Ｗ１２は１０〜３０μｍである。露光領域１１の中央部に形成された２つのＴＥＧ１４の配置も、 図２に示した配置と同様である。
【００２１】
上記のように、ＴＥＧ１４をスクライブ線領域１３の長手方向に沿って離隔させるのは、以下の理由による。つまり、半導体デバイスの製造工程に際して、ホトリソグラフィ工程に後続して寸法測定を行う工程では、走査電子顕微鏡の利用による自動寸法測定が主流となっている。自動寸法測定では、前もって記憶させておいた特定箇所のパターン画像と、実際の測定ウェハ上での同一座標上の画像とを比較することによりパターン認識を行なっている。ウェハアライメント（原点補正）を行った後に、所望の座標位置に移動し、自動測定を行う際、露光機のフォーカス変動（デフォーカス）等の発生に起因した測定対象パターンの形状変化によりコントラストが低下し、正確な画像認識（マッチング処理）が困難となる。この場合、測定機自ら周辺の座標へ移動し、予め記憶させておいたパターン画像と一致する箇所を自動的に探す処理がなされる。例えば、図３の比較例に示すように、隣接する双方のＴＥＧ１４を中心線１５に関して対称に配置する場合には、双方のＴＥＧ１４内のパターンの近接によって、自動認識装置が誤って他方のレチクルショットのＴＥＧを指定する不具合が生じることがあるためである。
【００２２】
図４は、上記実施形態の半導体ウエハ１０をパターニングする際に使用されるレチクルマスクの一例を示している。本レチクルマスク２０は、２つの半導体チップ（素子形成領域）２２を一度に露光する露光領域２１を有する。露光領域２１の４隅のコーナーに隣接してＴＥＧパターン２４が配置され、また、中央部のスクライブ線領域パターン２３上にもＴＥＧパターン２４が配置されている。各ＴＥＧパターン２４は、同一サイズ及び同形状の寸法測定用パターンであり、ほぼ正方形状の領域内に形成されている。４隅のＴＥＧパターン２４の内で、図面上で縦方向に並ぶ２つの隅部に隣接するＴＥＧパターン２４は、一方のＴＥＧパターン２４の縁部が素子形成領域パターン２２の縁部に整列し、他方のＴＥＧパターン２４の縁部は、前記一方のＴＥＧパターン２４の他方の縁部よりも更に素子形成領域パターン２２の縁部から離れて配置される。図面上で横方向に並ぶ２つのＴＥＧパターン２４についても、一方のＴＥＧパターン２４の縁部が素子形成領域パターン２２の縁部と整列し、他方のＴＥＧパターン２４の縁部はこれよりも離れて配置される。
【００２３】
以下、上記実施形態に係る半導体ウエハの製造方法について、図５及び図６を参照して説明する。図５（ａ）は、シリコン窒化膜を形成した段階における、スクライブ線領域に形成されるＴＥＧの近傍を示す平面図である。また、図５（ｂ）は、同図（ａ）に示したＴＥＧの一部分“Ｃ”を示すＡ−Ａ’断面図である。まず、図５（ａ）及び（ｂ）に示すように、例えばＰ型半導体基板であるシリコン基板３０上に、熱酸化法による厚さ１０ｎｍ程度のシリコン酸化膜（ＰＡＤ酸化膜）３１を、次いで、ＣＶＤ法による１５０ｎｍ程度のシリコン窒化膜（フィールド窒化膜）３２を、素子形成領域１２と、ＴＥＧ１４及びアライメントマークを形成するスクライブ線領域１３とに形成する。これらの図に示すように、スクライブ線領域１３のＴＥＧ１４には、素子形成領域１２と同じ絶縁膜３１、３２が形成される。
【００２４】
次いで、ホトレジスト膜を、素子形成領域及びスクライブ占領域を含むウエハ全面に堆積し、ホトリソグラフィ技術を用いてこれをパターニングしてレジストパターン３３を形成する。図６（ａ）は、図５（ａ）に示したＴＥＧ１４の一部分“Ｃ”のホトレジストパターンを示しており、このパターンは、素子形成領域１２内に形成されたパターンと同じ形状及びサイズを有するものである。また、図６（ｂ）は、その一部分“Ｃ”のＡ−Ａ’線に沿う断面図である。このように、本実施形態でＴＥＧ１４に形成されるパターンは、寸法測定用に特化したパターンであり、素子形成領域１２に形成されるパターンとサイズ及び形状が全く同じパターンである。このように、寸法測定用に特化したパターンは、アルミ等からなる金属配線層を介して複数の特性測定用パッドを必要としないため、従来の特性測定に使用されるＴＥＧに比して小さな面積で足りる。
【００２５】
図６に示したレジストパターン３３をエッチングマスクとし、シリコン窒化膜３２をパターニングする。これによって、素子形成領域１２内にＭＯＳＦＥＴの拡散層を形成する領域を区画すると共に、同じパターンをスクライブ線領域１３内のＴＥＧ１４にも形成する。
【００２６】
ＴＥＧ１４は、１回のレチクルショットで、そのレチクルショット１１の４隅に各１つと、中央部に２つとが形成される。各ＴＥＧ１４には、同様なパターンがその工程段階毎に形成される。例えば、絶縁膜及び配線層の全てについて、素子形成領域１２に形成される半導体素子パターンと同じ形状及び配置で最小の幅を持つパターンが形成され、その都度各パターンの寸法測定が行われることにより、パターニングが精度よく行われたか否かが判定される。
【００２７】
例えばＤＲＡＭ装置を製造する際には、スクライブ線領域１３上のＴＥＧ１４には、数ｋ〜数十ｋビット分のメモリセルパターンが形成される。このとき、ＴＥＧの一辺の大きさは、例えば２０〜４０μｍである。形成されるＴＥＧには、拡散層を初めとして、多結晶シリコンからなるワード線、ビット線などのパターンも含まれる。ＴＥＧ１４には、このようにして数ｋ〜数十ｋビットのメモリセルが擬似的に形成され、各パターンについて寸法測定が行われる。しかし、従来の半導体素子の特性測定用のパターンに比して、小さなサイズ（面積）の パターンで足りるので、 スクライブ線領域１３の半分の幅内に収まるパターンが、各露光領域１１内に複数形成できる。
【００２８】
形成された複数のＴＥＧ１４で、同じパターンの寸法を測定し且つこれらを相互に比較することにより、各レチクルショットのどの部分で寸法精度が不足するかなど、きめ細かな判断が可能になる。ある部分で寸法精度が不足すれば、それがステッパー及びスキャナーのレンズに起因するのか、レチクル基板上に作製した際に描画装置で生じているかなどの原因が追及できる。その結果、従来のホトグラフィ工程に工程を追加することなく、検証精度を高めることが出来る。特にスクライブ線領域上にＴＥＧを形成したことにより、走査電子顕微鏡による素子寸法測定で、レジストパターンの縮小などに起因する不良発生の恐れがない。
【００２９】
スクライブ線領域の幅の１／２以下の大きさのＴＥＧを形成することにより、特にレチクルショットにおける４隅のスクライブ線領域上にＴＥＧを配置でき、レチクルショットの周縁部分で特に生じやすい寸法精度の低下が検出可能である。また、これらを中央部に配置した測定パターン結果と比較することで、周辺部のパターンの何れが寸法不良を起こしているかが容易に判断でき、それに基づいてレチクルや露光機を調査することで不良原因の判定が容易になると共に、寸法モニタ精度を向上することが可能になる。
【００３０】
上記実施形態では、半導体プロセスにおける従来の工程数を追加することなく、ホトリソグラフィー工程での走査電子顕微鏡による素子寸法測定時に際して、素子寸法測定パターンを利用することにより、素子形成領域１２内に形成された素子パターンに対して、直接電子線を照射することを回避することが出来る。このため、レジストパターンの収縮に起因する、コンタクト径の拡大に伴う分離幅の減少による短絡故障や、配線パターンの細りによる断線やデバイス特性不良の発生等が防止できるので、半導体装置の歩留まり低下を防ぐことが可能になる。また、走査電子顕微鏡のグリットとアノード間に加える電圧（加速電圧）を下げる必要がないので、寸法測定精度を低下させることなく、素子形成領域に形成されるパターン寸法の制御が可能になる。
【００３１】
本実施形態では、素子形成領域１２と同じ最小設計寸法を有する素子パターンから形成される素子寸法測定パターンを、マスク回路パターン描画範囲内のスクライブ線領域上に同時に複数箇所配置している。このため、マスク製造バラツキや、ステッパーおよびスキャナーのレンズ特性に起因するショット内での寸法バラツキに対して容易にモニタが可能になると共に、チップ面積の増大を招き、且つ製品コストを大きく引き上げるといった問題を容易に回避することが可能になる。
【００３２】
更に、レチクルショット境界でのスクライブ線領域１３の中心線上の点に関して点対称となるように、隣接するＴＥＧの間に例えば１０〜３０μｍ程度の一定距離を設ける構造とすることにより、ホトリソグラフィ工程での自動測定時に於ける誤測定を容易に回避する効果を得ることが可能になる。
【００３３】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体ウエハ、その製造方法及びマスクは、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
【産業上の利用可能性】
【００３４】
本発明は、ＤＲＡＭやシステムＬＳＩなどの半導体装置を製造する際に製作される半導体ウエハ、その製造方法、及び、その製造に使用されるレチクルに利用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る半導体ウエハの一部平面図。
【図２】図１のスクライブ線領域のＴＥＧの詳細配置を示す平面図。
【図３】図２の配置と比較するための比較例のＴＥＧの配置を示す平面図。
【図４】図１の半導体ウエハを露光する際に使用されるレチクルマスクのパターン平面図。
【図５】（ａ）は半導体ウエハの一製造段階におけるスクライブ線領域のＴＥＧの近傍を示す平面図、（ｂ）は同図（ａ）のＴＥＧの一部を示す断面図。
【図６】（ａ）は、ＴＥＧの一部のホトレジストパターンの平面図、（ｂ）は（ａ）の Ａ−Ａ’線に沿う断面図。
【図７】従来のスクライブ線領域上に形成した、素子特性測定用のＴＥＧを示す平面図。
【符号の説明】
【００３６】
１０：半導体ウエハ
１１：レチクルショット（露光領域）
１２：素子形成領域
１３：スクライブ線領域
１４：ＴＥＧ（寸法測定パターン形成領域）
１５：スクライブ線領域の中心線
１６：素子形成領域とスクライブ線領域との間の境界線
２０：レチクルマスク
２１：露光領域
２２：素子形成領域パターン
２３：スクライブ線領域パターン
２４：ＴＥＧパターン（寸法測定パターン形成領域）
３０：シリコン基板
３１：シリコン酸化膜
３２：シリコン窒化膜
３３：レジストパターン
５１：ＭＯＳＦＥＴ（デバイス特性評価用ＴＥＧ）
５２：配線
５３：特性測定用パッド
【特許請求の範囲】
【請求項１】
半導体素子を含む集積回路がそれぞれ内部に形成されている複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とが、ホトリソグラフィを用いたパターニングによって形成された半導体ウエハにおいて、
前記ホトリソグラフィに際して１回のレチクルショットで形成された矩形状の各露光領域には、複数のＴＥＧが前記スクライブ線領域上に配置されており、該複数のＴＥＧが、前記素子形成領域内に形成された半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする半導体ウエハ。
【請求項２】
前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域上に形成されるＴＥＧを含む、請求項１に記載の半導体ウエハ。
【請求項３】
隣接する２つの露光領域内にそれぞれ形成され、且つ、相互に隣接する２つの前記ＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される、請求項２に記載の半導体ウエハ。
【請求項４】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される２つのＴＥＧを含む、請求項２又は３に記載の半導体ウエハ。
【請求項５】
半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を、半導体ウエハ上に繰り返し形成する、半導体装置の製造方法において、
前記矩形状の各露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする、半導体装置の製造方法。
【請求項６】
前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域に形成されている、請求項５に記載の半導体装置の製造方法。
【請求項７】
隣接する２つの前記露光領域にそれぞれ形成され、且つ、相互に隣接する２つのＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向にずらして配置される２つのＴＥＧを含む、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を半導体ウエハ上に形成するためのマスクであって、
前記矩形状の露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とするマスク。
【請求項１】
半導体素子を含む集積回路がそれぞれ内部に形成されている複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とが、ホトリソグラフィを用いたパターニングによって形成された半導体ウエハにおいて、
前記ホトリソグラフィに際して１回のレチクルショットで形成された矩形状の各露光領域には、複数のＴＥＧが前記スクライブ線領域上に配置されており、該複数のＴＥＧが、前記素子形成領域内に形成された半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする半導体ウエハ。
【請求項２】
前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域上に形成されるＴＥＧを含む、請求項１に記載の半導体ウエハ。
【請求項３】
隣接する２つの露光領域内にそれぞれ形成され、且つ、相互に隣接する２つの前記ＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される、請求項２に記載の半導体ウエハ。
【請求項４】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される２つのＴＥＧを含む、請求項２又は３に記載の半導体ウエハ。
【請求項５】
半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を、半導体ウエハ上に繰り返し形成する、半導体装置の製造方法において、
前記矩形状の各露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とする、半導体装置の製造方法。
【請求項６】
前記複数のＴＥＧが、前記露光領域の４隅のスクライブ線領域に形成されている、請求項５に記載の半導体装置の製造方法。
【請求項７】
隣接する２つの前記露光領域にそれぞれ形成され、且つ、相互に隣接する２つのＴＥＧは、同じスクライブ線領域上で、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向に位置をずらして配置される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記複数のＴＥＧが更に、前記各露光領域の中央部分のスクライブ線領域上に形成され、該スクライブ線領域の中心線を挟んで両側に別れ且つ該中心線が延びる方向にずらして配置される２つのＴＥＧを含む、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
半導体素子を含む集積回路がそれぞれ内部に形成される複数の素子形成領域と、該複数の素子形成領域を相互に区画するスクライブ線領域とを含む矩形状の露光領域を半導体ウエハ上に形成するためのマスクであって、
前記矩形状の露光領域が、前記スクライブ線領域上に配置される複数のＴＥＧを含み、該複数のＴＥＧが、前記素子形成領域内に形成される半導体素子パターンと同じ形状及び同じ大きさであって、且つ、相互に同じ形状のパターンを少なくとも１つ含むことを特徴とするマスク。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−３３２１７７（Ｐ２００６−３３２１７７Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５０９０６（Ｐ２００５−１５０９０６）
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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