【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。 （もっと読む）

【課題】半導体装置の製造において基板の金属汚染を抑える。
【解決手段】半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、前記半導体素子形成面に設けられた金属含有膜を加工する工程と、前記金属含有膜の加工後に前記保護膜を除去する工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）

電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】消費電力を抑制することにより特性を向上させる不揮発性メモリおよび不揮発性メモリの製造方法を提供する。
【解決手段】第１の配線１０と第２の配線１１とに接続された記憶セル８０ａを備え、前記記憶セル８０ａは、複数の層を有し、前記複数の層は、記憶層である抵抗変化膜２４と、前記記憶層に接し複数のカーボンナノチューブ２３ｃを含むカーボンナノチューブ含有層２３とを有し、カーボンナノチューブ２３ｃが抵抗変化膜２４の電極として機能する。 （もっと読む）

【課題】不揮発性記憶装置の記憶セル間のショートを抑制し、その特性のばらつきを抑制する。
【解決手段】基板上に配置させた第１の配線層の上層に、記憶セル層を形成し、記憶セル層を第２の方向に分離すると共に、第１の方向に延在する第１の配線を基板上に形成するために、第１の方向に連通する第１のトレンチを形成し、第１のトレンチ内に第１の素子分離層を埋設し、記憶セル層及び第１の素子分離層の上層に、第２の配線層を形成し、第２の配線層を加工し、第２の方向に延在する第２の配線を形成し、第１の素子分離層をエッチングして、第１の素子分離層の上面を所定の位置まで降下させて、記憶セル層を第１の方向に分離するために、第２の方向に連通する第２のトレンチを形成する。 （もっと読む）

【課題】トンネル磁気抵抗効果膜を積層した積層体の加工をイオンミリング等で行なう場合、トンネル磁気抵抗効果膜を構成する材料の飛散物が、当該積層体の側壁等に付着したり、当該加工を行なう装置内を汚染する。従って、磁性記憶素子或いはこうした磁性記憶素子を搭載した半導体装置を安定的な特性で製造することが困難であった。
【解決手段】トンネル磁気抵抗効果膜の上部に配置した導体層の側壁に側壁スペーサを形成し、且つ側壁スペーサに、加工中のトンネル磁気抵抗効果膜を構成する材料の飛散物を付着させた後に、側壁スペーサを除去することで前記材料の付着物をも除去する。一種類の側壁スペーサを用いる方法と、２種類の側壁スペーサを用いる方法がしめされる。 （もっと読む）

【課題】 簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】 基板上に第１絶縁層を形成する工程と、第１絶縁層の上に素子を形成する工程と、第１絶縁層の上に、素子を覆う第２絶縁層を形成することで、素子の上に第２絶縁層の突出部を形成する工程と、第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、第２絶縁層の突出部が露出するまでレジスト層を削除する工程と、レジスト層をマスクとして素子の上面が露出するまで第２絶縁層をエッチングする工程と、を含み、第２絶縁層及び素子上に配線層を形成する工程を更に備える。 （もっと読む）

メモリセルを含むメモリおよびメモリセルを製造する方法が示される。メモリは、第１の面に基板を含んでいる。第２の面で伸びる第１の金属接続が提供される。第２の面は、第１の面に本質的に垂直である。磁気トンネル接合（ＭＴＪ）は、ＭＴＪの第１の層が第２の面に沿って方向が合わされるように、金属接続につながれる第１の層を有して提供される。 （もっと読む）

【課題】記録層を有する積層構造体の微細加工を可能とする磁気抵抗効果を有するメモリ素子の製造方法を提供する。
【解決手段】記録層５３を有する積層構造体５０、積層構造体５０の下部に電気的に接続された第１の配線４１、及び、積層構造体５０の上部に接続部６２を介して接続された第２の配線６２を備えた磁気抵抗効果を有するメモリ素子の製造方法は、（Ａ）第１の配線４１上に、パターニングされていない積層構造体５０Ａを形成した後、（Ｂ）積層構造体５０Ａの上に、接続部６２を形成すべき部分に開口部７３が設けられたレジスト層７１を形成し、次いで、（Ｃ）レジスト層７１に設けられた開口部７３内に接続部６２を形成した後、レジスト層７１を除去し、その後、（Ｄ）接続部６２をマスクとして、少なくとも積層構造体５０Ａを構成する記録層５３Ａをパターニングする工程を具備する。 （もっと読む）

【課題】製造が容易で動作安定性に優れた磁気記録素子とその製造方法及び磁気メモリを提供する。
【解決手段】膜面に対して略垂直な第１の方向に磁化が固着された第１の磁性層と、膜面に対して略垂直で前記第１の方向とは反対の第２の方向に磁化が固着された第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられ磁化の方向が可変の第３の磁性層と、前記第１の磁性層と前記第３の磁性層との間に設けられた第１の中間層Ｂ１と、前記第３の磁性層と前記第２の磁性層との間に設けられた第２の中間層Ｂ２と、を有する積層体Ｓと、前記積層体の前記膜面に対して略垂直な方向に電流を通電可能とした一対の電極５と、を備え、前記第１の磁性層の膜厚の中間点における膜面に対して平行な方向の断面積は、前記第２の磁性層の膜厚の中間点における膜面に対して平行な方向の断面積よりも大きいことを特徴とする磁気記録素子１０が提供される。 （もっと読む）

【課題】絶縁層上および保護側壁内部に形成した固着層を有するＭＲＡＭデバイスを提供すること。
【解決手段】本発明は、トレンチなしのＭＲＡＭデバイスに関し、本発明のＭＲＡＭデバイスは、基板上に形成した保護側壁内部に固着層を有する。保護側壁が、自己整合によるＭＲＡＭ構造の形成を助長する。本発明のＲＡＭデバイスは、基板１０と、基板１０上に設けられ、側壁２４とこの側壁の間に配列された層からなる絶縁層１６と、側壁２４の間に配列された層上に設けられた第１導電性層２０と、この導電性層２０上で、かつ側壁２４の間に設けられた第１磁性層２２と、この第１磁性層２２の領域上に設けられた第２磁性層３０とを備えている。 （もっと読む）

【課題】高温処理を行った場合でも素子の信頼性の劣化を抑制する。
【解決手段】磁気ランダムアクセスメモリは、磁化方向が固定された固定層１１と磁化方向が反転可能な記録層１３と固定層及び記録層の間に設けられた非磁性層１２とを有する磁気抵抗効果素子ＭＴＪを具備するメモリセルアレイであって、磁気抵抗効果素子の下方に配置された前記メモリセルアレイ内の全ての導電層２、４、５は、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｚｒ、Ｎｂ、Ｃｒ、Ｈｆ、Ｖ、Ｃｏ、Ｎｉからなる群の中から選択された元素を含む材料で形成されている。 （もっと読む）

【課題】 素子サイズが０．７μｍ以下の場合においても、書き込み電流を減少可能な磁気メモリを提供する。
【解決手段】 個々の記憶領域Ｐは、個々の磁気抵抗効果素子４の固定層及びフリー層の一方に電気的に接続された読み出し／書き込み制御兼用のトランジスタ３４と、個々の磁気抵抗効果素子４の固定層及びフリー層の他方に電気的に接続された配線１１と、配線１１を囲みフリー層に磁界を与える磁気ヨーク１２とを有しており、個々の記憶領域Ｐ（ｘ，ｙ）内のトランジスタ３４の数は１つである。 （もっと読む）

【課題】不揮発性磁気記憶装置の製造方法において、リソグラフィーを行わずに自己整合的な形成方法で磁気記憶素子を製造することを可能とする。
【解決手段】磁気記憶素子３を備えた不揮発性磁気記憶装置の製造方法であって、基板上に形成された第１絶縁膜４１に表面が露出する導電体５１を形成し、この導電体５１の上部を除去して、導電体５１上の第１絶縁膜４１に凹部５２を形成し、この凹部５２内を含む第１絶縁膜４１上に、磁気記憶素子３を形成するための磁気記憶素子膜６１およびキャップ膜３７を、導電体５１上のキャップ膜３７上面に窪み３８を有するように形成し、窪み３８内に第２絶縁膜４２を形成した後、第２絶縁膜４２をマスクにしてキャップ層３７および磁気記憶素子膜６１を除去加工して、凹部５２内に残した磁気記憶素子膜６１で、キャップ膜３７を載せた磁気記憶素子３を形成する。 （もっと読む）

感知装置は、センサーと、制御ユニットと、入出力（Ｉ／Ｏ）インタフェースと、１又はそれ以上のメモリセルを有する不揮発性磁気メモリ装置とを含み、この不揮発性磁気メモリ装置の各メモリセルは、磁気構成要素とこの磁気構成要素の近くに配置されて、この磁気構成要素における残留磁気極性を作り出すために十分な電流を受けるように連結された書込みコイルとを含む磁気スイッチと、この磁気構成要素の近くに配置されて記憶データビットを表す残留磁気極性を検出するためのホールセンサーとを含む。
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【課題】磁気デバイス製造のための諸技法を提供すること。
【解決手段】一態様では、少なくとも１つの、たとえば不揮発性の材料をパターン形成する方法に、以下の諸ステップが含まれる。ここでハード・マスク構造が、パターン形成される材料の少なくとも１つの表面上に形成される。ハード・マスク構造は、材料の最も近くに基底部を有し、基底部の反対側に上面部を有するように構成される。基底部の少なくとも１部分が上面部を越えて水平にかなりの距離だけ外側に延在するように、基底部は、ハード・マスク構造の上面部の１つまたは複数の水平寸法よりも大きい、１つまたは複数の水平寸法を有する。ハード・マスク構造の上面部は、エッチングされる材料からの垂直距離が基底部よりも長い。次に材料はエッチングされる。 （もっと読む）

【課題】 不揮発性磁気メモリデバイスを作製する単純化された方法を提供する。
【解決手段】 １つまたはそれ以上のメモリセルを有する不揮発性磁気メモリデバイスであって、メモリセルの各々は、磁気コンポーネントと、磁気コンポーネントに近接した位置にあり、磁気コンポーネントに残留磁気極性を生じさせるのに十分な電流を受けるように連結された書き込みコイルとを含む磁気スイッチと、記憶データビットを表す残留磁気極性を検出するために、磁気コンポーネントに近接して配置したホールセンサとを含む。 （もっと読む）