チェックポイントデータを不揮発性メモリに保存するための方法及びシステムが説明される。一実施形態によれば、データ保存方法は、処理回路部を使用してアプリケーションを実行すること、及び、実行中に、アプリケーションの実行によって生成されたデータを揮発性メモリに書き込むことを含む。データを書き込んだ後に、チェックポイントの表示が提供される。表示が提供された後、この方法は、揮発性メモリから不揮発性メモリへデータをコピーすること、及び、コピー後に、アプリケーションの実行を続行することを含む。 （もっと読む）

【課題】回路構成用データを書き換える際に、何らかの理由で書き換え作業が中断するしたり、誤ったデータを書き換えてしまった場合には、次回電源起動時より、ＰＬＤがＰＣＩバスに対応した制御回路として動作しなくなり、メインボード側からのソフトウェアによる記憶媒体上の回路構成データの更新手段が無くなり、再度動作させることが不可能となる。
【解決手段】ＰＬＤを用いた制御基板の回路構成用データを更新することを保証した回路構成用データを用意し、自動または手動で使用する回路構成用データを切り替えて、ＰＬＤの回路構成のデータにトラブルが発生した場合の復帰方法を備える。 （もっと読む）

本願発明の情報処理装置は、情報処理装置本体が、電源操作部の電源投入操作に基づき、記憶メディアドライブの電源投入を制御する主制御部を有する。そして、記憶メディアドライブは、情報の書込みおよび情報の読出しが可能な複数の記憶領域を有する記憶メモリと、電源投入に基づいてカウント値がインクリメントされるカウンタを有し、記憶記憶メモリへのアクセス要求があったときカウント値に基づいて定まる記憶メモリの記憶領域にアクセス要求の内容を記憶するメモリコントローラとしての制御部とを備える。
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本願発明の情報処理装置は、電源投入時、情報処理装置本体が、リアルタイムクロックの時刻情報をＳＳＤに出力する。ＳＳＤは、この時刻情報と、カウンタの値とから、電源投入時および電源遮断時の時刻、ならびに前回の電源遮断時から今回の電源投入時までの経過時間を算出して管理する。そして、ＳＳＤは、この算出した経過時間に基づいて、ＮＡＮＤメモリのリテンションチェックを実行制御する。
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【課題】ブート処理の完了を待たずにプロセッサがメモリ上のプログラム実行を開始することができる情報処理装置を提供する。
【解決手段】ＨＤＤ装置５に記憶されているデータを、ＤＲＡＭ７にＤＭＡ転送するＤＭＡコントローラ４と、ＤＭＡ転送が実行された転送済領域を、記憶するＤＭＡ開始アドレスレジスタ６３３及びＤＭＡ済サイズレジスタ６３４と、プロセッサの出力したアドレスが、ＤＭＡ開始アドレスレジスタ６３３及びＤＭＡ済サイズレジスタ６３４により記憶されている転送済領域を示すとき、当該アクセスを許可し、当該アドレスが、ＤＭＡ開始アドレスレジスタ６３３及びＤＭＡ済サイズレジスタ６３４により記憶されている転送済領域の範囲外を示すとき、当該アクセスを待たせるメモリアクセス制御部６１１とを備えた。 （もっと読む）

情報処理装置は、情報処理装置本体と、前記情報処理装置本体内に収容される不揮発性半導体メモリドライブとを含む。不揮発性半導体メモリドライブは、不揮発性半導体メモリと、論理ブロックアドレスそれぞれと前記不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルと、制御部とを含む。制御部は、前記情報処理装置本体からのリード要求の受信に応答して前記アドレス管理テーブルを参照し、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていない場合、所定値のデータを前記情報処理装置本体に出力する。
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【課題】ＲＯＭを有さない第１半導体チップに、第２半導体チップのＲＯＭから第１半導体チップ用のプログラムを転送した後、長期間、プログラムのベリファイを行なう機会が無いので、プログラムの信頼性が低下する。
【解決手段】電池の装着時など、携帯端末の使用を開始するときに、第２半導体チップのＲＯＭから第１半導体チップのＲＡＭにプログラムの転送を行ない、その後、待ち受け状態において、着信の頻度に応じて決定されたベリファイ周期に基づいて、周期的に第１半導体チップのＲＡＭに記憶されたプログラムのベリファイを実行する。 （もっと読む）

【課題】予め指定された記憶装置以外の記憶装置を検出した場合に当該情報処理装置を起動しないようにした情報処理装置を提供する。
【解決手段】主記憶２及びハードディスク９は、予め定められたシリアル番号２１、９１を備える。フラッシュメモリ５は、主記憶２及びハードディスク９をそのシリアル番号２１、９１と共に登録する。ＢＩＯＳ６０は、主記憶２及びハードディスク９からシリアル番号２１、９１を読み出して、読み出したシリアル番号２１、９１がフラッシュメモリ５に登録されていない場合に、情報処理装置を使用不可の状態とする。 （もっと読む）

【課題】最後にユーザが車両の電源状態を変化させた際のバッテリ１０の電圧がＥＥＰＲＯＭ２の書き込み可能電圧より低く、その後に電源制御部６がリセットされた際にも実際の車両の電源状態と電源制御部６で認識される電源状態とを一致させることのできる電源状態検出装置を提供する。
【解決手段】ＥＥＰＲＯＭ２の書き込み可能電圧より低い電圧に書き込み可能電圧を有するＲＡＭ７を備える。このような電源状態検出装置によれば、ＲＡＭ７を備えているので、バッテリ１０の電圧がＥＥＰＲＯＭ２の書き込み可能電圧より低い際に車両の電源状態が変化されてもＲＡＭ７に車両の電源状態に関するデータを記憶させることができる。このため、この後に電源制御部６がリセットされても、電源制御部６はＲＡＭ７に記憶させたデータから車両の電源状態を認識することができ、実際の車両の電源状態と電源制御部６で認識された車両の電源状態とを一致させることができる。 （もっと読む）

【課題】情報処理装置におけるデータ異常箇所を特定する。
【解決手段】情報処理装置１０は、別体のバックアップ記憶装置２０を接続自在な接続部１５と、データを記憶するデータ記憶部１３と、データ記憶部に記憶されたデータをバックアップ記憶装置にバックアップする処理部１１と、を備える。処理部１１は、データ記憶部に記憶されたデータをバックアップ記憶装置２０にバックアップした後に、データ記憶部１３において変更されたデータを特定するデータ変更記録を生成して蓄積し、バックアップ記憶装置２０が接続された状態において、データ記憶部１３に記憶されたデータの中でバックアップ記憶装置２０に記憶されたデータと相違するデータ相違部分を検出し、データ相違部分がデータ変更記録と整合するものであるか否かを判定し、データ相違部分がデータ変更記録と整合しない不整合データ相違部分である場合に、当該不整合データ相違部分が異常データであることを判別する。 （もっと読む）

【課題】フラッシュＲＯＭの破壊時、対応を待つ間のデッドタイムを短縮する。
【解決手段】フラッシュＲＯＭ２を論理的に上位ビット領域と下位ビット領域に分割し、同一データとする。ＲＯＭ２の最上位アドレス信号をスイッチＳＷで切り替えることで各領域を論理的に入れ換えることができる。ＣＰＵ１にＳＷより反転・非反転選択信号BOOT_RESCUEを入力する。主電源ＯＮによりブートが開始され、ＳＷオフではＲＯＭ２の最上位アドレス信号Ａ２１は非反転で、上位ビット領域よりブートが開始される。ＳＷオンではＡ２１が反転されて下位ビット領域よりブートが開始される。ＣＰＵ１はBOOT_RESCUEが１であれば、通常のシステム起動処理を実行する。BOOT_RESCUEが０であれば、ＲＯＭ２に問題が発生したのでＳＷを操作する。この場合は下位ビット領域のデータを上位ビット領域に全てコピーして上位ビット領域を修復する。 （もっと読む）

【課題】１つの接続確認用の端子で複数種類の接続確認を可能として、構成の簡易化を図ることを目的とする。
【解決手段】半導体装置１０であって、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。各端子に接続される電子部品群は、第１段部Ｓ１と第２段部Ｓ２を備える。第１段部Ｓ１は、ＰＮＰ型の第１のトランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成される。第１のトランジスタＱ１は、電源端子からの給電開始時に、第２段部Ｓ２により所定時間だけターンオフされる。 （もっと読む）

【課題】電子装置に対する半導体記憶装置の装着位置の誤りの判定を、簡単な構成で且つ高速に判定すること。
【解決手段】複数の半導体記憶装置１０は、バス接続されており、それぞれは、接続確認入力端子ＣＩＴ、接続確認出力端子ＣＯＴ、トランジスタＱ１〜Ｑ５、抵抗器Ｒ１〜Ｒ３を備えている。内部回路２０は、自身宛のアクセスを受けたか否かを判定するＩＤ判定部を備えている。ＩＤ判定部は、自身宛のアクセスを受けたとき、制御信号Ｐ１をトランジスタＱ１〜Ｑ５に出力して、トランジスタＱ１〜Ｑ５をオフに切り替える。 （もっと読む）

【課題】データの書き込み中に電源遮断が発生した場合でも、データの書き換え回数を低減する。
【解決手段】メモリシステム１は、複数のデータブロックと、複数のデータブロックの管理情報を格納する管理ブロックとを含み、各ブロックはデータ消去の単位でありかつ複数のページから構成される、不揮発性メモリ１１と、起動時に電源遮断による不揮発性メモリ１１への影響を確認し、電源遮断による影響がある場合、管理ブロック内の電源遮断による影響がないページに管理情報を書き込むコントローラ１２とを含む。 （もっと読む）

【課題】メモリチェックを行いながらも起動時間の短縮を図り、始動性を向上させることができる車両用制御装置を提供することである。
【解決手段】車両を制御するためのプログラムを格納しているフラッシュＲＯＭ２７と、フラッシュＲＯＭ２７に格納されているプログラムを実行するＣＰＵ２１と、フラッシュＲＯＭ２７のチェック結果を格納するＥＥＰＲＯＭ４とを備え、装置起動直後のイニシャル処理においてＥＥＰＲＯＭ４から前回のチェック結果を読み出し、そのチェック結果が正常である場合、フラッシュＲＯＭ２７から制御プログラムを読み出して実行すると共に、所定のタイミングでフラッシュＲＯＭ２７のメモリチェックを実行してそのチェック結果をＥＥＰＲＯＭ４に記憶させる。 （もっと読む）

【課題】増設メモリの動作チェックの実行頻度を低下させつつ，できるだけ高い信頼性を確保することのできる情報処理装置及びこれを備えた電子機器を提供すること。
【解決手段】当該情報処理装置の電源が切られている間に，増設メモリを着脱するための開かれるカバー部材が開かれたことが検知されていない場合は（Ｓ１のＮｏ側），当該情報処理装置の起動時に標準メモリのみの動作チェックを実行し（Ｓ３），当該情報処理装置の電源が切られている間に前記カバー部材が開かれたことが検知された場合は（Ｓ１のＹｅｓ側），当該情報処理装置の起動時に前記標準メモリ及び前記増設メモリの動作チェックを実行する（Ｓ１１）ように構成される。 （もっと読む）

【課題】メモリチェックに要する時間の短縮化を図るとともに、メモリチェックの確実性を向上させることのできる情報処理装置を提供する。
【解決手段】外部メモリ３に書き込むライトデータを擬似乱数生成処理で生成するデータ生成回路１０と、前記ライトデータを書き込むアドレスを擬似乱数生成処理で生成するアドレス生成回路９と、各アドレスに前記ライトデータが書き込まれると、データを読み出すアドレスを擬似乱数生成処理により生成するアドレス生成回路１１１と、該生成回路１１１で生成されたアドレスからリードデータを読み出すデータ読出し回路１１２と、擬似乱数生成処理で基準値を生成する基準値生成回路１１３と、アドレス生成回路１１１で生成されたアドレスごとに前記リードデータと前記基準値とを比較し、両者が不一致のとき異常信号を出力する比較回路１１４とを有するメモリテスト回路７をＡＳＩＣ４に備えた。 （もっと読む）

【課題】装置の起動時間を短縮するとともにメモリへの信頼性を低下させないメモリ診断を実行することができる画像処理装置およびメモリ診断プログラムを提供する。
【解決手段】起動プログラムのメモリ診断モジュールがメモリ全体において装置の起床時に最低限必要な起動プログラム使用エリア、制御プログラム起床時使用エリアおよびメモリ診断管理エリアに対してメモリ診断する。制御プログラムのメモリ診断モジュールは一定周期で未診断エリア内の周期メモリ診断エリアに対してメモリ診断する。未診断エリアに対する周期メモリ診断を続けることで、アイドル状態の間にメモリの全エリアに対してメモリ診断する。タスク実行時に未診断エリアがある場合、未診断エリア内のタスク実行時に最低限必要なタスク使用エリアに対してメモリ診断する。 （もっと読む）

【課題】信頼性を向上させることのできるメモリシステム、及びそのウェアレベリング方法を提供する。
【解決手段】各々が複数のメモリセルで構成されるメモリユニットを有するフラッシュメモリ装置、及びフラッシュメモリ装置を制御するように構成されるメモリコントローラを含み、メモリコントローラは各メモリユニットの消去イベント情報及びＥＣＣイベント情報に基づいてメモリユニットに対するウェアレベリング動作を遂行するメモリシステムを提供する。 （もっと読む）

【課題】 ＮＶ−ＲＡＭの適切な初期化の実現。
【解決手段】 初期処理において更新される情報を記憶する不揮発性記憶手段と、不揮発性記憶手段に記憶された情報に対する初期処理を行うための初期処理プログラム、及び不揮発性記憶手段に記憶された情報をフォーマットするフォーマットプログラムが記憶されたプログラムメモリ手段と、所定時点で初期処理プログラムに基づいて初期処理を実行するとともに、初期処理実行時であっても、入力されたフォーマット指示に基づいて、フォーマットプログラムに基づいたフォーマット処理を実行することができるようにされた制御手段と、所定の通信フォーマットによるデータバスを介して接続されることで、データバス上に存在する１以上の外部電子機器と通信可能とされる通信手段を備え、フォーマット指示は、上記通信手段により入力されるようにする。 （もっと読む）