半導体装置およびそれを備えた印刷記録材収容体、並びに制御装置
【課題】１つの接続確認用の端子で複数種類の接続確認を可能として、構成の簡易化を図ることを目的とする。
【解決手段】半導体装置１０であって、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。各端子に接続される電子部品群は、第１段部Ｓ１と第２段部Ｓ２を備える。第１段部Ｓ１は、ＰＮＰ型の第１のトランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成される。第１のトランジスタＱ１は、電源端子からの給電開始時に、第２段部Ｓ２により所定時間だけターンオフされる。
【解決手段】半導体装置１０であって、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。各端子に接続される電子部品群は、第１段部Ｓ１と第２段部Ｓ２を備える。第１段部Ｓ１は、ＰＮＰ型の第１のトランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成される。第１のトランジスタＱ１は、電源端子からの給電開始時に、第２段部Ｓ２により所定時間だけターンオフされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と、半導体装置を備える印刷記録材収容体と、半導体装置が搭載され得る制御装置とに関する。
【背景技術】
【０００２】
制御装置の一例であるインクジェット方式の印刷装置には、通常、取り外し可能なインク容器が装着される。インク容器には、記憶素子を備える半導体装置が設けられているものがある。記憶素子には、例えば、インク容器内のインクの残量やインクの色などの種々の情報が記憶されている。この構成例においては、印刷装置のキャリッジに外部端子が配置され、キャリッジに対して半導体装置を備えたインク容器が装着されると、半導体装置の接触端子と外部端子とが接触する。このように、外部端子と接触する接触端子を有する半導体装置においては、外部端子と接触端子との接触状態が良好であることが望まれる。
【０００３】
端子間における接触不良を検出する技術として、例えば、電源端子に近接して検出端子を配置し、電源電圧の監視を行うことで、外部電源端子と半導体装置の電源端子との間における接触不良を検出する技術が知られている（例えば、特許文献１）。
【０００４】
【特許文献１】特開２００１−２２２６８９号公報
【０００５】
しかしながら、前記従来の技術では、前記検出端子は、電源端子間の接触不良を検出するための専用の端子であり、他の接続確認用として利用することができなかった。半導体装置においては、電源端子以外の端子、例えばデータ端子の接続を確認することも必要であり、この要求に応えるには、上記従来の技術のように、１つの接続確認用の端子で１種の接続確認を行うだけでは、接続確認用の端子を多数用意する必要があり、構成が複雑化するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来の課題の少なくとも一部を解決するためになされた発明であり、１つの接続確認用の端子で複数種類の接続確認を可能として、構成の簡易化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００８】
［適用例１］
制御装置に設けられた装着部に装着され得る半導体装置であって、
電力の供給を受けるための電源端子と、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
前記電源端子からの給電開始時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力する給電開始時指令回路と
を備える半導体装置。
【０００９】
適用例１の半導体装置によれば、電源端子からの給電開始時、すなわち、電源端子から半導体装置の内部に電力が供給された時に、第１のスイッチング素子は、給電開始時指令回路からの指令を受けて、前記入力端子と出力端子との間を所定期間だけ開放し、その後、短絡する。このために、前記半導体装置が装着され得る制御装置では、半導体装置への電力供給の開始時に、前記入力端子と出力端子との間の電位差の変動を検出することで、給電開始時指令回路が作動したか否かを判定することが可能となる。給電開始時指令回路は、電源端子からの給電開始時に作動するものであることから、上記制御装置は、上記電位差変動を検出することで、半導体装置の内部に電力供給がなされたか否かを判定することができる。したがって、上記制御装置は、電源端子接続の確認を行うことができる。
【００１０】
また、適用例１の半導体装置では、前記第１のスイッチング素子は、指令を与えることで逐次開放させることができることから、接続確認のその時々で前記指令を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、電源端子接続の確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００１１】
［適用例２］
適用例１に記載の半導体装置であって、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記給電開始時指令回路に電気的に接続され、前記給電開始時指令回路は、前記開放を実行させる指令として前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する構成である、半導体装置。この構成によれば、ＰＮＰ型のトランジスタといった簡単な構成によってスイッチング素子を構成することができる。
【００１２】
［適用例３］
適用例２に記載の半導体装置であって、前記給電開始時指令回路は、前記電源端子と前記トランジスタのベースとの間を電気的に開放／短絡することにより前記トランジスタをオンオフ制御する第２のスイッチング素子を備え、前記第２のスイッチング素子に接続される抵抗器およびコンデンサとの充電時定数によって前記第２のスイッチング素子の短絡時間を定めた構成である、半導体装置。
【００１３】
上記給電開始時指令回路では、電源端子が接続される第２のスイッチング素子を備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、給電開始時指令回路を簡易な構成により実現することができる。
【００１４】
［適用例４］
適用例１に記載の半導体装置であって、当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路とを備える半導体装置。
【００１５】
この構成の半導体装置が装着され得る制御装置では、前記半導体装置を特定する識別情報を含むデータを出力することにより前記半導体装置へのアクセスを行い、このときの入力端子の電圧を観察することで、装着された半導体装置が所望のものであるか否かを判定することが可能となる。半導体装置では、制御装置から送られてくる識別情報が識別情報記憶部に記憶されている識別情報と一致しない場合、すなわち自身宛のアクセスでないと判定した場合に、アクセス時指令回路から上記指令を出力しないことから、入力端子に識別情報が一致する場合と異なる電圧波形を送信するためである。したがって、上記半導体装置によれば、１つの接続確認用の入力端子だけで、電源端子接続の確認以外にも、制御装置に装着された半導体装置が所望のものであるか否かの確認が可能となる。
【００１６】
［適用例５］
適用例４に記載の半導体装置であって、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、前記アクセス時指令回路は、入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、前記アクセス判定部は、外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【００１７】
上記アクセス時指令回路では、電源端子が入力信号端子に接続されるスリーステートバッファを備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、アクセス時指令回路を簡易な構成により実現することができる。
【００１８】
［適用例６］
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【００１９】
適用例６に記載の制御装置が装着され得る制御装置では、前記半導体装置を特定する識別情報を含むデータを出力することにより前記半導体装置へのアクセスを行い、このときの入力端子と出力端子との間の電位差の変動を観察することで、装着された半導体装置が所望のものであるか否かを判定することが可能となる。半導体装置では、制御装置から送られてくる識別情報が識別情報記憶部に記憶されている識別情報と一致しない場合、すなわち自身宛のアクセスでないと判定した場合に、アクセス時指令回路から上記指令を出力しないことから、入力端子に識別情報が一致する場合と異なる電圧波形を送信するためである。したがって、上記半導体装置によれば、接続確認用の入力端子から、制御装置側で半導体装置が所望のものであるか否かの確認を行うことができる。
【００２０】
また、適用例６の半導体装置では、前記第１のスイッチング素子は、指令を与えることで逐次開放させることができることから、接続確認のその時々で前記指令を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、装着された半導体装置が所望のものであるか否かの確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００２１】
［適用例７］
適用例６に記載の半導体装置であって、電力の供給を受けるための電源端子を備え、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、前記アクセス時指令回路は、入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、前記アクセス判定部は、外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【００２２】
上記アクセス時指令回路では、電源端子が入力信号端子に接続されるスリーステートバッファを備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、アクセス時指令回路を簡易な構成により実現することができる。
【００２３】
［適用例８］
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
エミッタが前記入力端子に電気的に接続され、コレクタが前記出力端子に電気的に接続されるノーマルクローズのＰＮＰ型のトランジスタと
を備える半導体装置。
【００２４】
適用例８に記載の半導体装置が装着され得る制御装置では、前記半導体装置の装着時に前記入力端子に接続される制御装置側入力端子と、その制御装置側入力端子に所定のインピーダンスを介して電力を供給する電源線とを用意することで、装着部に半導体装置が装着されているか否かを判定することが可能となる。半導体装置が装着されていない場合、制御装置側入力端子には何も接続されていない状態となることから、前記電源線からの電力の供給を受けて、制御装置側入力端子はハイ（Ｈ）の状態となる。一方、装着部５１に対して半導体装置１０が装着されている場合には、ＰＮＰ型のトランジスタのベース−コレクタ間が短絡してこの間の電位差である約０．７［Ｖ］が前記入力端子から検出することができることから制御装置側入力端子はロー（Ｌ）の状態となる。したがって、制御装置側入力端子の電圧を検出することで、装着部に半導体装置が装着されているか否かを判定することができる。なお、この判定は、半導体装置１０に対して電源を供給する前に実行することができる。
【００２５】
また、適用例８の半導体装置では、前記ＰＮＰ型のトランジスタは、ベースに指令信号を与えることでターンオフさせることができることから、接続確認のその時々で前記指令信号を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、装着部に半導体装置が装着されているか否の確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００２６】
［適用例９］
適用例１ないし８のいずれかに記載の半導体装置と、印刷記録材を収容するための収容部とを備える印刷記録材収容体。この構成によれば、印刷装置において、印刷記録材収容体についての装着判定を行うことができる。
【００２７】
［適用例１０］
適用例１ないし５のいずれかに記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記電源端子と接続される制御装置側電源端子と、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記制御装置側電源端子への電力の供給を行う電力供給部と、
前記電力供給部による電力供給の開始時に、前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置に対して電力供給がなされているか否かを判定する接続判定部と
を備える制御装置。
【００２８】
適用例１０の制御装置によれば、適用例１ないし５のいずれかに記載の半導体装置が装着されることで、半導体装置に対して電力供給がなされているか否かの判定が可能となる。
【００２９】
［適用例１１］
適用例６または７に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記半導体装置に対して該半導体装置を特定する識別情報を含むデータを出力することにより、前記半導体装置へのアクセスを行うアクセス実行部と、
前記アクセス実行部によるアクセスの開始時に、前記電位差検出部により検出される電位差の変動に基づいて、当該制御装置に装着された半導体装置が所望のものであるか否かを判定する接続判定部と
を備える制御装置。
【００３０】
適用例１１の制御装置によれば、適用例６または７に記載の半導体装置が装着されることで、その装着された半導体装置が所望のものか否かの判定が可能となる。
【００３１】
［適用例１２］
適用例８に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置が当該制御装置に装着されたか否かを判定する接続判定部と
を備える制御装置。
【００３２】
適用例１２の制御装置によれば、適用例８に記載の半導体装置を用いることで、半導体装置が当該制御装置に装着されたか否かの判定が可能となる。
【００３３】
［適用例１３］
適用例１０ないし１２のいずれかに記載の制御装置であって、前記半導体装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、前記印刷記録材を用いた印刷を行う印刷装置である制御装置。この構成によれば、印刷装置としての制御装置において、印刷記録材収容体についての装着判定を行うことができる。
【００３４】
本発明は、上記以外の種々の適用例又は形態で実現可能であり、例えば、適用例である制御装置を含む電子装置またはシステムの形態、適用例である印刷記録材収容体が装着され得る液体噴射装置としての形態等で実現することが可能である。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る半導体装置について、図面を参照しつつ、実施例に基づいて説明する。
【００３６】
１．第１実施例：
図１は、第１実施例に係る半導体装置および制御装置を模式的に示す説明図である。図示するように、本実施例に係る半導体装置１０は、制御装置５０に装着されて用いられる。本実施例において、装着とは、半導体装置１０の接点と制御装置５０の接点とが接触して用いられ得る態様を意味し、搭載、配置といった用語が用いられても良い。
【００３７】
１−１．半導体装置の構成：
半導体装置１０は、いわゆるメモリモジュールであり、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。電源端子ＶＴは電源線ＶＬを介して、リセット端子ＲＴはリセット信号線ＲＬを介して、クロック端子ＣＴはクロック信号線ＣＬを介して、データ端子ＤＴはデータ信号線ＤＬを介して、接地端子ＧＴは接地線ＧＬを介してそれぞれ内部回路２０と接続されている。接続確認入力端子ＣＩＴは、接続確認入力信号線ＣＩＬを介して電子部品群と接続されている。なお、接地端子ＧＴは、本発明でいう「前記入力端子と対になる出力端子」に相当する。
【００３８】
上記電子部品群は、第１段部Ｓ１、第２段部Ｓ２、第３段部Ｓ３の３群に別れる。第１段部Ｓ１は、第１のトランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成される。第１のトランジスタＱ１は、ＰＮＰ型のトランジスタであり、エミッタが接続確認入力信号線ＣＩＬに、コレクタが接地線ＧＬに、ベースが指令入力信号線ＢＬにそれぞれ接続されている。第１の抵抗器Ｒ１は、第１のトランジスタＱ１のエミッタ−ベース間に設けられている。第２の抵抗器Ｒ２は、第１のトランジスタＱ１のベースと接地線ＧＬとの間に設けられており、ベースは第２の抵抗器Ｒ２によってプルダウンされている。第１の抵抗器Ｒ１は例えば４７０［ｋΩ］であり、第２の抵抗器Ｒ２は例えば１００［ｋΩ］である。
【００３９】
指令入力信号線ＢＬから第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１は、後述する第２段部Ｓ２と第３段部Ｓ３との構成により、ハイインピーダンス（Ｈｉ−Ｚ）とハイ（Ｈ）のいずれかを取り得る。ＰＮＰ型である第１のトランジスタＱ１は、通常時、すなわち、指令信号Ｐ１がＨｉ−Ｚの状態であるとき、接続確認入力信号線ＣＩＬと接地線ＧＬ、すなわち、接続確認入力端子ＣＩＴと接地端子ＧＴ、とを短絡（トランジスタはオン）し、指令信号Ｐ１がＨの状態であるとき、接続確認入力信号線ＣＩＬと接地線ＧＬ、すなわち、接続確認入力端子ＣＩＴと接地端子ＧＴ、とを電気的に開放（トランジスタはオフ）する。すなわち、第１のトランジスタＱ１は、Ｈの指令信号Ｐ１を受けたときに接続確認入力端子ＣＩＴと接地端子ＧＴとの間を電気的に開放するノーマルクローズのスイッチング素子を構成する。
【００４０】
第２段部Ｓ２は、第１段部Ｓ１の後ろ側（内部回路２０側）に設けられており、第２のトランジスタＱ２と２つの抵抗器Ｒ３，Ｒ４とコンデンサＣ１とから構成される。第２のトランジスタＱ２は、ＰＮＰ型のトランジスタであり、エミッタが第３の抵抗器Ｒ３を介して電源線ＶＬに、コレクタが指令入力信号線ＢＬにそれぞれ接続されている。ベースは、第４の抵抗器Ｒ４およびコンデンサＣ１を介して（ベースからこの順に）接地線ＧＬに接続されている。第３の抵抗器Ｒ３は例えば１０［ｋΩ］であり、第４の抵抗器Ｒ４は例えば１［ＭΩ］であり、コンデンサＣ１は例えば１００［ｐＦ］である。なお、第２段部Ｓ２は、本発明の備える「給電開始時指令回路」に相当する。
【００４１】
電源端子ＶＴに電源が投入された時、すなわち、電源端子ＶＴからの給電開始時、第２のトランジスタＱ２は、エミッタ−コレクタ間を短絡する。この結果、指令入力信号線ＢＬは電源端子ＶＴの電位となることから、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。上記給電開始時以後は、第３および第４の抵抗器Ｒ３，Ｒ４の総抵抗値とコンデンサＣ１の容量とから定まる充電時定数によって定まる所定時間だけエミッタ−コレクタ間を短絡し、その後、エミッタ−コレクタ間をターンオフ（開放）する。この結果、上記給電開始時から前記所定時間だけ、指令入力信号線ＢＬは電源端子ＶＴの電位となり、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。その所定時間以後は、指令信号Ｐ１はロー（Ｌ）となる。
【００４２】
第３段部Ｓ３は、第２段部Ｓ２の後ろ側（内部回路２０側）に設けられており、スリーステートバッファＢＦにより構成されている。スリーステートバッファＢＦは、入力信号をそのまま出力するかハイインピーダンス（Ｈｉ−Ｚ）にするかを切り替えることができる回路であり、入力信号端子Ｔ１が電源線ＶＬに、出力信号端子Ｔ２が指令入力信号線ＢＬに、制御信号端子Ｔ３が内部回路２０のＩＤ判定部２４にそれぞれ接続されている。なお、第３段部Ｓ２は、本発明の備える「アクセス時指令回路」に相当する。
【００４３】
ＩＤ判定部２４は、スリーステートバッファＢＦの制御信号端子Ｔ３に対してイネーブル信号Ｐ２を出力する。イネーブル信号Ｐ２は、出力をハイインピーダンスにしないことを指示する信号、すなわち、入力信号をそのまま出力することを指示する信号であり、ロー（Ｌ）とハイ（Ｈ）のいずれかを取り得る。スリーステートバッファＢＦは、ロー（Ｌ）のイネーブル信号Ｐ２を受けたとき、出力信号端子Ｔ２をハイインピーダンス（Ｈｉ−Ｚ）とする。これにより、出力信号端子Ｔ２が接続される指令入力信号線ＢＬはハイインピーダンス（Ｈｉ−Ｚ）となり、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はＨｉ−Ｚとなる。一方、スリーステートバッファＢＦは、ハイ（Ｈ）のイネーブル信号Ｐ２を受けたとき、入力信号をそのまま出力する。これにより、出力信号端子Ｔ２が接続される指令入力信号線ＢＬは電源端子ＶＴの電位となることから、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。
【００４４】
内部回路２０は、記憶素子（いわゆるメモリチップ）２２、記憶素子２２の駆動回路（図示せず）およびＩＤ判定部２４を備える。なお、内部回路２０は、その他の論理回路を備えていても良い。記憶素子２２は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、これら信号線ＲＬ、ＣＬ、ＤＬからの信号に基づいて記憶素子２２に対する読み書き（アクセス）が行なわれる。なお、記憶素子２２には、自身（換言すれば半導体装置１０）を識別するための識別情報（ＩＤ）が予め記憶されている。
【００４５】
ＩＤ判定部２４は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、制御装置５０から送られてくるデータ列に含まれる識別情報が、記憶素子２２に格納されている識別情報と一致するか否かを判定する。記憶素子２２に対する読み書きは、受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ許容される。また、ＩＤ判定部２４は、スリーステートバッファＢＦに送る上述したイネーブル信号Ｐ２を出力する信号出力回路２４ａを備える。信号出力回路２４ａは、イネーブル信号Ｐ２として、通常、ロー（Ｌ）を出力しており、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、クロック信号線ＣＬからの信号によって定まる１クロックの間、ハイ（Ｈ）を出力する。換言すれば、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、入力信号をそのまま出力することを指示するイネーブル信号Ｐ２をハイ（Ｈ）として出力する。こうした結果、半導体装置１０においては、記憶素子２２に格納されている識別情報と一致するアクセスがあったとき、１クロック分の期間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフすることになる。なお、本実施例では、イネーブル信号Ｐ２をハイとする期間は１クロック分としていたが、これに換えて、複数の所定数のクロック分としてもよい。
【００４６】
１−２．制御装置の構成：
本実施例に係る半導体装置１０が装着されて用いられる制御装置５０について説明する。図１に示すように、制御装置５０は、半導体装置１０を装着するための装着部５１と制御回路５５を備えている。装着部５１には、半導体装置１０が備える接続端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＣＩＴ、ＣＯＴ、ＧＴ）と接触する装置側端子群、すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄ、装置側接地端子ＧＴｄが設けられている。
【００４７】
制御回路５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄ、接続確認信号供給線ＣＩＬｄを含むフラットフレキシブルケーブルを介して、装着部５１に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄとそれぞれ電気的に接続されている。なお、外部電源線ＶＬｄの途中には、第６の抵抗器Ｒ６および第３のトランジスタＱ３が設けられている。第３のトランジスタＱ３のエミッタは図示しない電源にプルアップされている。また、接続確認信号供給線ＣＩＬｄは、第５の抵抗器Ｒ５を途中に備える電力供給線ＶＶｄにより、図示しない電源にプルアップされている。さらに、装着部５１に備えられている装置側接地端子ＧＴｄは、外部接地線ＧＬｄにより接地されている。第５の抵抗器Ｒ５は例えば１０［ｋΩ］である。
【００４８】
図２は、制御回路５５の内部構成を示す説明図である。図示するように、制御回路５５は、内には、演算処理を実行するための中央演算装置（ＣＰＵ）６１と、演算結果および装着判定処理実行プログラム等を記憶するメモリ６２と、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄおよび外部データ信号線ＤＬｄを電気的に接続する入出力インターフェース６３とが備えられている。また、ＣＰＵ６１、メモリ６２および入出力インターフェース６３は内部バス６４によって相互に接続されている。
【００４９】
メモリ６２は、実装着判定モジュールＭ１、給電判定モジュールＭ２、ＩＤ判定モジュールＭ３を備えている。実装着判定モジュールＭ１は、装着部５１に半導体装置１０が装着されているか否かを判定するためにＣＰＵ６１によって実行される。給電判定モジュールＭ２は、半導体装置１０において正常に給電がなされているか否かを判定するためにＣＰＵ６１によって実行される。ＩＤ判定モジュールＭ３は、装着されている半導体装置１０が所望のＩＤを備えるものであるか否かを判定するためにＣＰＵ６１によって実行される。これらモジュールＭ１〜Ｍ３によって装着判定処理実行プログラムは構成される。
【００５０】
本実施例では、図１に示すように、制御回路５５は、外部電源線ＶＬｄに対して電源信号ＶＤＤを出力し、外部リセット信号線ＲＬｄに対してリセット信号ＲＳＴを出力し、外部クロック信号線ＣＬｄに対してクロック信号ＳＣＫを出力し、外部データ信号線ＤＬｄを介してデータ信号ＳＤＡを出力する。さらに、制御回路５５は、接続確認信号供給線ＣＩＬｄから、接地点からの電位差である電圧を示す確認結果信号ＣＯを得る。ここで、リセット信号ＲＳＴの出力とは、外部リセット信号線ＲＬｄの信号レベルをロー（０）またはハイ（１）に切り替えることを意味する。また、電源信号ＶＤＤの出力とは、外部電源線ＶＬｄにロー（０）またはハイ（１）の信号を出力することにより第３のトランジスタＱ３をオフ／オン制御して、装置側電源端子ＶＴｄの電位を０またはＶ（１）に切り替えることを意味する。また、接地端子ＧＴが本発明でいう「前記入力端子と対になる出力端子」に相当すると考えると、確認結果信号ＣＯで示される電圧は、本発明でいう「前記制御装置側入力端子と制御装置側出力端子との間の電位差」であることを意味する。
【００５１】
１−３．半導体装置の装着判定処理：
図３は、制御回路５５において実行される、半導体装置１０の装着判定処理を示すフローチャートである。この装着判定処理は、前記装着判定実行プログラムに従って実行される。本処理ルーチンは、例えば、制御装置５０の電源がオンされるタイミング、あるいは、半導体装置１０の脱着、交換が実行されるタイミングにて実行される。なお、この装着判定処理を説明するに際し、図４のタイミングチャートを逐次参照するものとする。図４は、この装着判定処理時における各種のデータ信号波形を示すタイミングチャートである。
【００５２】
図３に示すように、本処理ルーチンが開始されると、制御回路５５のＣＰＵ６１は、まず、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出する（ステップＳ１００）。なお、このときには、制御回路５５からはロー（０）の電源信号ＶＤＤが出力され、装置側電源端子ＶＴｄの電位は０、すなわち半導体記憶装置１０に向かって電力が供給されていない状態である。
【００５３】
次いで、ＣＰＵ６１は、ステップＳ１１０で検出した確認結果信号ＣＯがロー（Ｌ）であるか否かを判定する（ステップＳ１２０）。前述したように、接続確認信号供給線ＣＩＬｄには、第３の抵抗器Ｒ３を介して電力供給線ＶＶｄにより電源が接続されていることから、装着部５１に対して半導体装置１０が装着されていない場合、ステップＳ１００で検出される確認結果信号ＣＯはハイ（Ｈ）となる。一方、装着部５１に対して半導体装置１０が装着されている場合には、次の理由により、ステップＳ１００で検出される確認結果信号ＣＯはロー（Ｌ）となる。このため、ステップＳ１２０では、確認結果信号ＣＯがロー（Ｌ）であるか否かを判定することにより、装着部５１に対して半導体装置１０が装着されているか否かを判定している。
【００５４】
半導体装置１０が装着されている場合、前述したように、この時点では制御回路５５からは半導体装置１０に対して電源が供給されていないことから、半導体装置１０に備えられる第２段部Ｓ２および第３段部Ｓ３は第１段部Ｓ１に対して影響を与えず、第１段部Ｓ１の回路だけで確認結果信号ＣＯが定まる。第１段部Ｓ１においては、第１のトランジスタＱ１のベースに対してハイ（Ｈ）の指令信号Ｐ１が入力されることになることから、第１のトランジスタＱ１は、エミッタ−コレクタ間を短絡する。このときのベース−コレクタ間の電位差は、０．７［Ｖ］程度であることから、図４に示すように、確認結果信号ＣＯはロー（Ｌ）となる（時刻ｔ１）。
【００５５】
ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、装着部５１に対して半導体装置１０が装着されているものとして、ステップＳ１３０に処理を進める。一方、ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、装着部５１に対して半導体装置１０が装着されていないと判断し（ステップＳ１２５）、本処理ルーチンを終了する。なお、制御回路５５は、半導体装置１０が装着されていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００５６】
ステップＳ１３０では、ＣＰＵ６１は、外部電源線ＶＬｄにハイ（Ｈ）の信号を出力し第３のトランジスタＱ３をターンオンすることにより、半導体装置１０への電力供給を開始する。次いで、ＣＰＵ６１はタイマをスタートする（ステップＳ１４０）。続いて、タイマの計時が所定時間経過するまで（ステップＳ１７０）、ＣＰＵ６１は、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ１５０）、確認結果信号ＣＯがハイ（Ｈ）であるか否かを判定する（ステップＳ１６０）。タイマの計時が所定時間経過後、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ１８０）、確認結果信号ＣＯがロー（Ｌ）に切り替わったか否かを判定する（ステップＳ１９０）。
【００５７】
半導体装置１０に備えられる第２段部Ｓ２は、前述したように、給電開始時から所定時間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフする。この結果、図４に示すように、確認結果信号ＣＯは、給電開始時である時刻ｔ２にハイ（Ｈ）となり、上記所定時間Ｔａだけハイ（Ｈ）の状態を維持し、その後にロー（Ｌ）となる（時刻ｔ３）。図３のステップＳ１５０ないしＳ１９０の処理は、給電開始時からの確認結果信号ＣＯの変動を観察し、その観察の結果が、上記の時刻ｔ２〜ｔ３の波形変動と一致するか否かを判定するものである。
【００５８】
ステップＳ１６０で否定判定されたとき、またはステップＳ１９０で否定判定されたときは、確認結果信号ＣＯの変動は上記の時刻ｔ２〜ｔ３の波形変動と一致しないということであることから、電源端子ＶＴからの給電が正常に行われていないことが考えられる。そこで、ステップＳ１６０で否定判定されたとき、またはステップＳ１９０で否定判定されたときには、エラーを報知して（ステップＳ１９５）、本処理ルーチンを終了する。エラー報知の一例としては、半導体装置１０において正常に給電がなされていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００５９】
ステップＳ１９０で肯定判定されたときには、半導体装置１０において正常に給電がなされたとして、ＣＰＵ６１は、処理をステップＳ２００に進める。ステップＳ２００では、ＣＰＵ６１は、半導体装置１０に対してアクセスを行う（ステップＳ１４０）。具体的には、装着部５１に装着されている半導体装置１０に対して、半導体装置１０を特定する識別情報を含むデータ列のデータ信号ＳＤＡを外部データ信号線ＤＬｄに送信することによりそのアクセスを行う。
【００６０】
その後、ＣＰＵ６１はタイマをスタート（０からスタート）する（ステップＳ２１０）。続いて、タイマの計時が制御回路５５で規定する１クロック分の時間を経過するまで（ステップＳ２４０）、ＣＰＵ６１は、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ２２０）、確認結果信号ＣＯがハイ（Ｈ）であるか否かを判定する（ステップＳ２３０）。タイマの計時がクロック分の時間経過後、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ２５０）、確認結果信号ＣＯがロー（Ｌ）に切り替わったか否かを判定する（ステップＳ２６０）。
【００６１】
半導体装置１０に備えられる第３段部Ｓ３は、前述したように、制御装置５０からのアクセスが記憶素子２２に格納されている識別情報と一致するものである場合、すなわち自身宛のアクセスがあった場合に、１クロック分の時間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフする。この結果、図４に示すように、確認結果信号ＣＯは、自身宛のアクセスがあった時である時刻ｔ４にハイ（Ｈ）となり、上記１クロック分の時間Ｔｂだけハイ（Ｈ）の状態を維持し、その後にロー（Ｌ）となる（時刻ｔ５）。図３のステップＳ２１０ないしＳ２９０の処理は、アクセスがあった時からの確認結果信号ＣＯの変動を観察し、その観察の結果が、上記の時刻ｔ４〜ｔ５の波形変動と一致するか否かを判定するものである。
【００６２】
ステップＳ２３０で否定判定されたとき、またはステップＳ２６０で否定判定されたときは、確認結果信号ＣＯの変動は上記の時刻ｔ４〜ｔ５の波形変動と一致しないということであることから、制御装置５０からのアクセスが記憶素子２２に格納されている識別情報と一致せずに、スリーステートバッファＢＦに対してハイ（Ｈ）のイネーブル信号Ｐ２が送られなかったことが考えられる。そこで、ステップＳ２３０で否定判定されたとき、またはステップＳ２６０で否定判定されたときには、エラーを報知して（ステップＳ２６５）、本処理ルーチンを終了する。エラー報知の一例としては、装着部５１に装着されている半導体装置１０が所望のものでない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００６３】
一方、ステップＳ２６０で肯定判定されたときには、本装着判定処理ルーチンで判定可能な全てのチェック項目が良好であると判定し（ステップＳ２７０）、本処理ルーチンを終了する。なお、上記構成の装着判定処理におけるステップＳ１１０〜Ｓ１２５の処理が実装着判定モジュールＭ１（図２参照）に、ステップＳ１３０〜Ｓ１９５の処理が給電判定モジュールＭ２（図２参照）に、ステップＳ２００〜Ｓ２６５の処理がＩＤ判定モジュールＭ３（図３参照）にそれぞれ対応する。
【００６４】
１−４．実施例効果：
以上説明したように、本実施例に係る半導体装置１０および制御装置５０によれば、制御装置５０の装着部５１に対して半導体装置１０が装着されているか否かを判定することができる。なお、この判定は、半導体装置１０に対して電源を供給する前に実行することができる。また、本実施例に係る半導体装置１０および制御装置５０によれば、半導体装置の内部に電力供給がなされているか否かの判定、すなわち電源端子接続がなされているか否かの判定を行うことができる。さらに、その装着された半導体装置が所望のものか否かの判定を行なうことができる。その上、本実施例に係る半導体装置１０および制御装置５０によれば、１つの接続確認入力端子ＣＩＴだけで、これら複数の判定が可能となることから、構成の簡易化を図ることができる。
【００６５】
１−５．応用例：
図５および図６を参照して、第１実施例に係る半導体装置１０および制御装置５０の応用例について説明する。図５は第１実施例に係る半導体装置を備えるインクカートリッジを示す説明図である。図６は第１実施例に係る制御装置としての印刷装置の機能構成を模式的に示す説明図である。
【００６６】
インクカートリッジ（印刷記録材収容体）ＣＡには、第１実施例に係る半導体装置１０がそれぞれ装着されている。インクカートリッジＣＡは、内部にインクを格納するためのインク収容部を有し、インク収容部に収容されているインクに関する情報（インクの残量やインクの色など）は、半導体装置１０の記憶素子２２に格納されている。
【００６７】
印刷装置５００は、第１実施例に係る制御装置５０に対応し、図６に示すように、制御回路５１０（第１実施例の制御回路５５に対応）、操作部５２０、印刷部を備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。
【００６８】
キャリッジ５０１には４種類のインクカートリッジＣＡが装着される装着部が形成されている。４種類のインクカートリッジＣＡを以下ＣＡ１〜ＣＡ４と呼ぶ。インクカートリッジＣＡ１には黒（Ｋ）インクが収容され、インクカートリッジＣＡ２にはシアン（Ｃ）インク、インクカートリッジＣＡ３にはマゼンタ（Ｍ）インク、インクカートリッジＣＡ４にはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジＣＡが装着されても良い。なお、インクカートリッジＣＡ１〜ＣＡ４は、前述したほぼ同一の構成を備え、相違する点は、インク収容部に収容されるインクの色と、半導体装置１０の記憶素子２２に格納されるインクの色にある。さらに、半導体装置１０の記憶素子２２に記憶される識別情報についても、半導体装置１０毎、すなわちキャリッジ５０１毎に固有の識別情報となっている。
【００６９】
キャリッジ５０１の各装着部には上述の外部端子群が備えられており、インクカートリッジＣＡ１〜ＣＡ４に備えられている各半導体装置１０の端子群と接触することによって、制御回路５１０は、記憶素子２２に対するデータの書き込み、記憶素子２２からのデータの読み出しが可能となる。具体的には、制御回路５１０は、第１実施例で説明した、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを介して、各半導体装置１０の装着部５１に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄとそれぞれ電気的に接続されている。すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄによりバス接続されている。なお、接続確認信号供給線ＣＩＬｄについては、各半導体装置１０用として４本用意し、これら４本の接続確認信号供給線ＣＩＬｄにより、制御回路５１０と各半導体装置１０に対応する装置側接続確認入力端子ＣＩＴｄとそれぞれ接続されている。
【００７０】
制御回路５１０は、印刷装置５００における印刷処理、記憶素子２２に対するデータの読み書きを実行する。制御回路５１０は、制御回路５５が備えるように、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。
【００７１】
操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。制御回路５１０は、前述してきた各種のエラー表示を表示部５２１上に表示しても良い。あるいは、印刷装置５００が装着部に対応する表示灯を備えている場合には、制御回路５１０は、装着にエラーがあった半導体装置１０の装着部に対応する表示灯を点灯、点滅、消灯させても良い。
【００７２】
２．第２実施例：
前記第１実施例の応用例では、制御装置としての印刷装置５００は、複数のインクカートリッジＣＡ１〜ＣＡ４と接続するに際し、各半導体装置１０に対応する装置側接続確認入力端子ＣＩＴｄと制御回路５１０との間を、４本の接続確認信号供給線ＣＩＬｄにより個別に接続するように構成されていたが、これに替えて、第２実施例では、制御回路には、接続確認信号供給線ＣＩＬｄが１本だけ接続され、各半導体装置１０に備えられる接続確認入力端子ＣＩＴがディジーチェイン接続（数珠繋ぎの接続）された構成とした。以下、詳細に説明する。
【００７３】
図７は、第２実施例に係る半導体装置６１０を模式的に示す説明図である。半導体装置６１０は、第１実施例の半導体装置１０と比較して、接続確認用として、接続確認入力端子ＣＩＴ以外に接続確認出力端子ＣＯＴを備える点が相違する。この接続確認出力端子ＣＯＴには、第１のトランジスタＱ１のコレクタが接続されている。この構成以外には、第１実施例の半導体装置１０と同一の構成である。図示において、第１実施例と同一の部分には同じ符号を付けた。
【００７４】
図８は、第２実施例に係る制御装置６５０を模式的に示す説明図である。制御装置６５０は、半導体装置１０を装着するための装着部６５１と制御回路６５５を備えており、本実施例では各半導体装置６１０（１）〜６１０（４）に対応する複数の装着部として、第１ないし第４の装着部６５１（１）〜６５１（４）を備えている。各装着部６５１（１）〜６５１（４）には、半導体装置６１０が備える接続端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＣＩＴ、ＣＯＴ、ＧＴ）と接触する装置側端子群、すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄ、装置側接続確認出力端子ＣＯＴｄ、装置側接地端子ＧＴｄが設けられている。なお、図中最も上方に設けられた装着部６５１（１）を第１番目の装着部６５１（１）と呼び、上から２つ目に設けられた装着部６５１（２）を第２番目の装着部６５１（２）と呼び、上から３つ目に設けられた装着部６５１（３）を第３番目の装着部６５１（３）と呼び、最も下方に設けられた装着部６５１（４）を第４番目の装着部６５１（４）と呼ぶ。
【００７５】
隣接する装着部６５１の装置側接続確認出力端子ＣＯＴｄと装置側接続確認入力端子ＣＩＴｄとは、信号線によって電気的に接続されている。すなわち、第１番目の装着部６５１（１）の装置側接続確認出力端子ＣＯＴｄと第２番目の装着部６５１（２）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ１によって接続されており、第２番目の装着部６５１（２）の装置側接続確認出力端子ＣＯＴｄと第３番目の装着部６５１（３）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ２によって接続されており、第３番目の装着部６５１（３）の装置側接続確認出力端子ＣＯＴｄと第４番目の装着部６５１（４）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ３によって接続されており、各半導体装置６１０（１）〜６１０（４）は所定の順序でディジーチェイン接続（数珠繋ぎの接続）されている。換言すれば、最初の装着部６５１（１）の装置側接続確認入力端子ＣＩＴｄおよび最後の装着部６５１（４）の装置側接続確認出力端子ＣＯＴｄを除き、隣接する２つの装着部の装置側接続確認入力端子ＣＩＴｄと装置側接続確認出力端子ＣＯＴｄとはそれぞれ電気的に接続されている。
【００７６】
制御回路６５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを含むフラットフレキシブルケーブルＦＦＣを介して、各装着部６５１（１）〜６５１（４）に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄと電気的に接続されている。すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄによりバス接続されている。
【００７７】
制御回路６５５は、また、接続確認信号供給線ＣＩＬｄを介して最初の装着部６５１（１）が備える装置側接続確認入力端子ＣＩＴｄと電気的に接続されている。接続確認信号供給線ＣＩＬｄは、第１実施例と同様に、第５の抵抗器Ｒ５を途中に備える電力供給線ＶＶｄにより、図示しない電源にプルアップされている。さらに、各装着部６５１（１）〜６５１（４）に備えられている装置側接地端子ＧＴｄは、外部接地線ＧＬｄにより接地されている。最後の装着部６５１（４）が備える装置側接続確認出力端子ＣＯＴｄもまた、接続線ＣＣ４により外部接地線ＧＬｄと結ばれることで、接地されている。上記接続確認信号供給線ＣＩＬｄ、外部接地線ＧＬｄ、信号線ＣＣ１〜ＣＣ４等も上記フラットフレキシブルケーブルＦＦＣに含まれる。
【００７８】
制御装置６５０に装着され得る各半導体装置６１０（１）〜６１０（４）は、図７を用いて説明した半導体装置６１０に代表されるものであり共通の構成であり、個々に相違する点は、記憶素子２２に格納される識別情報が相違するだけである。
【００７９】
制御回路６５５は、第１実施例の制御回路５５と同様の構成であり、第１実施例と同様に、接続確認信号供給線ＣＩＬｄから得られる確認結果信号ＣＯに基づいて半導体装置１０の装着を判定する装着判定処理を実行する。この装着判定処理は、第１実施例と同様に、実装着判定モジュール、給電判定モジュールＭ２、ＩＤ判定モジュールにより構成されている。実装着判定モジュールおよび給電判定モジュールは第１実施例と同一のものである。
【００８０】
ＩＤ判定モジュールは、複数の装着部６５１（１）〜６５１（４）に備えられている各半導体装置６１０（１）〜６１０（４）に対して順次アクセスを行い、そのアクセスを行う毎に確認結果信号ＣＯを取得し、その確認結果信号ＣＯに基づいて、複数の装着部６５１（１）〜６５１（４）に対する複数の半導体装置６１０（１）〜６１０（４）の装着位置が正しいか否かを判定する構成である。なお、正しい装着位置は、第１番目の半導体装置１０（１）〜第４番目の半導体装置１０（４）が、第１番目の装着部５１（１）〜第４番目の装着部５１（４）にそれぞれ装着されている状態を示す。換言すれば、正しい装着位置で半導体装置１０が装着されているときの第１番目の装着部５１（１）に装着される半導体装置１０を第１番目の半導体装置１０（１）と呼び、以下、第２番目の半導体装置１０（２）、第３番目の半導体装置１０（３）、第４番目の半導体装置１０（４）と呼ぶ。
【００８１】
以上のように構成された第２実施例に係る半導体装置６１０および制御装置６５０によれば、実装着判定モジュールによって、制御装置６５０の装着部６５１（１）〜６５１（４）の全てに対して半導体装置６１０（１）〜６１０（４）が装着されているか否かを判定することができる。また、給電判定モジュールＭ２によって、半導体装置６１０（１）〜６１０（４）の全てについてその内部に電力供給がなされているか否かの判定、すなわち全半導体装置６１０（１）〜６１０（４）についての電源端子接続がなされているか否かの判定を行うことができる。
【００８２】
さらに、ＩＤ判定モジュールによって、半導体装置６１０（１）〜６１０（４）のそれぞれに装着された半導体装置が所望のものか否かの判定を行なうことができる。その理由は次の通りである。いま、所定の半導体装置６１０に対してアクセスがなされたとする。各半導体装置６１０に備えられる第１のトランジスタＱ１はターンオフする。第１のトランジスタＱ１がオフ状態となると、所定の半導体装置６１０よりもディジーチェイン接続において上流側に位置する各半導体装置６１０では、出力端子が電気を流し難くなることから、第２の抵抗器Ｒ２により入力端子からの電気は所定のインピーダンスを介して接地点に流れる。
【００８３】
上記所定の半導体装置６１０がディジーチェイン接続において何番目に当たるかによって、ディジーチェイン接続において上流側に位置する半導体装置６１０の数が変わり、第２の抵抗器Ｒ２で定まる上記所定のインピーダンスが幾つ分関わるかが変わってくることから、確認結果信号ＣＯは、上記所定の半導体装置６１０の装着位置に応じた値となる。具体的には、複数の装着部６５１（１）〜６５１（４）に備えられている各半導体装置６１０（１）〜６１０（４）に対してこの順にアクセスを行なったときの確認結果信号ＣＯの各値をＨ１〜Ｈ４としたとき、装着位置が正しい場合に、Ｈ１＞Ｈ２＞Ｈ３＞Ｈ４の関係を満たす。この関係を満たすか否かから、複数の装着部６５１（１）〜６５１（４）に対する半導体装置６１０（１）〜６１０（４）の装着位置が正しいか否かを判定することができる。
【００８４】
３．他の実施形態：
（１）上記第１実施例において用いられる第１のトランジスタＱ１はＰＮＰ型トランジスタであるが、この実施例において要求されるスイッチ機能を有すれば良く、ＮＰＮ型トランジスタ、Ｐ型ＭＯＳトランジスタまたはＮ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。なお、ＰＮＰ型トランジスタを第１のトランジスタＱ１に用いた場合には、装着部に半導体装置が装着されているか否かの判定を、半導体装置１０に対して電源を供給する前に行うことができる。
【００８５】
（２）上記各実施例では、半導体装置１０、６１０および制御装置５０、６６０は、直流電源が供給される回路構成であったが、これに替えて、交流電源が供給される回路構成としても良い。この場合には、バイパス回路を構成する抵抗器Ｒ２，Ｒ３等は、インダクタンスを持つコイルにより構成されることになる。
【００８６】
（３）上記第２実施例では、複数の半導体装置のディジーチェイン接続の終点である接続確認出力端子ＣＯＴを直接、接地する構成としていたが、これに替えて、前記終点である接続確認出力端子ＣＯＴを接地点に所定のインピーダンスを介して接続する構成としてもよい。
【００８７】
（４）上記各実施例で例示した各抵抗器Ｒ１〜Ｒ５の抵抗値、コンデンサＣの容量は、あくまでも一例であり、種々の大きさに替えることができる。また、回路構成も上記各実施例の回路構成に限定されるわけではなく、本発明の要旨を逸脱しない範囲において種々の回路構成を取り得る。
【００８８】
（５）上記各実施例に係る半導体装置１０，６１０は、第１段部Ｓ１、第２段部Ｓ２、第３段部Ｓ３の３群を備える構成であったが、これに替えて、第１段部Ｓ１と第２段部Ｓ２を備えた構成、第１段部Ｓ１と第３段部Ｓ３を備えた構成、あるいは第１段部Ｓ１だけを備えた構成としてもよい。また、それらに対応して、各実施例に係る制御装置５０，６５０は、装着判定処理として、実装着判定モジュールＭ１と給電判定モジュールＭ２を実現する構成、実装着判定モジュールＭ１とＩＤ判定モジュールＭ３を実現する構成、あるいは実装着判定モジュールＭ１だけを実現する構成としてもよい。
【００８９】
（６）上記実施例では、給電開始時指令回路は、トランジスタと抵抗器とコンデンサとにより構成していたが、他の構成に換えることもできる。また、アクセス時指令回路は、スリーステートバッファにより構成していたが、他の構成に換えることもできる。
【００９０】
（７）上記実施例では、半導体装置１０の適用例として、インクカートリッジを例にとって説明したが、この他にもトナーカートリッジ、インクリボンカートリッジ等に適用可能である。また、制御装置としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等の印刷装置あるいは液体噴射装置として実現されても良い。
【００９１】
以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施例に係る半導体装置１０および制御装置５０を模式的に示す説明図である。
【図２】制御回路５５の内部構成を示す説明図である。
【図３】制御回路５５において実行される半導体装置１０の装着判定処理を示すフローチャートである。
【図４】装着判定処理時における各種のデータ信号波形を示すタイミングチャートである。
【図５】第１実施例に係る半導体装置１０を備えるインクカートリッジＣＡを示す説明図である。
【図６】第１実施例に係る制御装置としての印刷装置５００の機能構成を模式的に示す説明図である。
【図７】第２実施例に係る半導体装置６１０を模式的に示す説明図である。
【図８】第２実施例に係る制御装置６５０を模式的に示す説明図である。
【符号の説明】
【００９３】
１０…半導体装置
２０…内部回路
２２…記憶素子
２４…ＩＤ判定部
２４ａ…信号出力回路
５０…制御装置
５１…装着部
５５…制御回路
６１…ＣＰＵ
６２…メモリ
６３…入出力インターフェース
６４…内部バス
Ｍ１…実装着判定モジュール
Ｍ２…給電判定モジュール
Ｍ３…ＩＤ判定モジュール
５００…印刷装置
５０１…キャリッジ
５０２…キャリッジモータ
５０４…プラテン
５０５…モータ
５０６…摺動軸
５０７…駆動ベルト
５０８…プーリ
５１０…制御回路
５２０…操作部
５２１…表示部
６１０…半導体装置
６５０…制御装置
６５１…装着部
６５５…制御回路
ＶＴ…電源端子
ＶＴｄ…装置側電源端子
ＲＴ…リセット端子
ＲＴｄ…装置側リセット端子
ＣＴ…クロック端子
ＣＴｄ…装置側クロック端子
ＤＴ…データ端子
ＤＴｄ…装置側データ端子
ＣＩＴ…接続確認入力端子
ＣＩＴｄ…装置側接続確認入力端子
ＣＯＴ…接続確認出力端子
ＣＯＴｄ…装置側接続確認出力端子
ＧＴ…接地端子
ＧＴｄ…装置側接地端子
ＶＬ…電源線
ＶＬｄ…外部電源線
ＲＬ…リセット信号線
ＲＬｄ…外部リセット信号線
ＣＬ…クロック信号線
ＣＬｄ…外部クロック信号線
ＤＬ…データ信号線
ＤＬｄ…外部データ信号線
ＣＩＬ…接続確認入力信号線ＣＩＬ
ＣＩＬｄ…接続確認信号供給線
ＣＯＬ…接続確認出力信号線
ＣＣ１〜ＣＣ４…信号線
ＶＶｄ…電力供給線
Ｑ１、Ｑ２…ＰＮＰ型トランジスタ
Ｒ１〜Ｒ５…抵抗器
Ｐ１…指令信号
Ｐ２…イネーブル信号
【技術分野】
【０００１】
本発明は、半導体装置と、半導体装置を備える印刷記録材収容体と、半導体装置が搭載され得る制御装置とに関する。
【背景技術】
【０００２】
制御装置の一例であるインクジェット方式の印刷装置には、通常、取り外し可能なインク容器が装着される。インク容器には、記憶素子を備える半導体装置が設けられているものがある。記憶素子には、例えば、インク容器内のインクの残量やインクの色などの種々の情報が記憶されている。この構成例においては、印刷装置のキャリッジに外部端子が配置され、キャリッジに対して半導体装置を備えたインク容器が装着されると、半導体装置の接触端子と外部端子とが接触する。このように、外部端子と接触する接触端子を有する半導体装置においては、外部端子と接触端子との接触状態が良好であることが望まれる。
【０００３】
端子間における接触不良を検出する技術として、例えば、電源端子に近接して検出端子を配置し、電源電圧の監視を行うことで、外部電源端子と半導体装置の電源端子との間における接触不良を検出する技術が知られている（例えば、特許文献１）。
【０００４】
【特許文献１】特開２００１−２２２６８９号公報
【０００５】
しかしながら、前記従来の技術では、前記検出端子は、電源端子間の接触不良を検出するための専用の端子であり、他の接続確認用として利用することができなかった。半導体装置においては、電源端子以外の端子、例えばデータ端子の接続を確認することも必要であり、この要求に応えるには、上記従来の技術のように、１つの接続確認用の端子で１種の接続確認を行うだけでは、接続確認用の端子を多数用意する必要があり、構成が複雑化するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来の課題の少なくとも一部を解決するためになされた発明であり、１つの接続確認用の端子で複数種類の接続確認を可能として、構成の簡易化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００８】
［適用例１］
制御装置に設けられた装着部に装着され得る半導体装置であって、
電力の供給を受けるための電源端子と、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
前記電源端子からの給電開始時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力する給電開始時指令回路と
を備える半導体装置。
【０００９】
適用例１の半導体装置によれば、電源端子からの給電開始時、すなわち、電源端子から半導体装置の内部に電力が供給された時に、第１のスイッチング素子は、給電開始時指令回路からの指令を受けて、前記入力端子と出力端子との間を所定期間だけ開放し、その後、短絡する。このために、前記半導体装置が装着され得る制御装置では、半導体装置への電力供給の開始時に、前記入力端子と出力端子との間の電位差の変動を検出することで、給電開始時指令回路が作動したか否かを判定することが可能となる。給電開始時指令回路は、電源端子からの給電開始時に作動するものであることから、上記制御装置は、上記電位差変動を検出することで、半導体装置の内部に電力供給がなされたか否かを判定することができる。したがって、上記制御装置は、電源端子接続の確認を行うことができる。
【００１０】
また、適用例１の半導体装置では、前記第１のスイッチング素子は、指令を与えることで逐次開放させることができることから、接続確認のその時々で前記指令を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、電源端子接続の確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００１１】
［適用例２］
適用例１に記載の半導体装置であって、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記給電開始時指令回路に電気的に接続され、前記給電開始時指令回路は、前記開放を実行させる指令として前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する構成である、半導体装置。この構成によれば、ＰＮＰ型のトランジスタといった簡単な構成によってスイッチング素子を構成することができる。
【００１２】
［適用例３］
適用例２に記載の半導体装置であって、前記給電開始時指令回路は、前記電源端子と前記トランジスタのベースとの間を電気的に開放／短絡することにより前記トランジスタをオンオフ制御する第２のスイッチング素子を備え、前記第２のスイッチング素子に接続される抵抗器およびコンデンサとの充電時定数によって前記第２のスイッチング素子の短絡時間を定めた構成である、半導体装置。
【００１３】
上記給電開始時指令回路では、電源端子が接続される第２のスイッチング素子を備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、給電開始時指令回路を簡易な構成により実現することができる。
【００１４】
［適用例４］
適用例１に記載の半導体装置であって、当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路とを備える半導体装置。
【００１５】
この構成の半導体装置が装着され得る制御装置では、前記半導体装置を特定する識別情報を含むデータを出力することにより前記半導体装置へのアクセスを行い、このときの入力端子の電圧を観察することで、装着された半導体装置が所望のものであるか否かを判定することが可能となる。半導体装置では、制御装置から送られてくる識別情報が識別情報記憶部に記憶されている識別情報と一致しない場合、すなわち自身宛のアクセスでないと判定した場合に、アクセス時指令回路から上記指令を出力しないことから、入力端子に識別情報が一致する場合と異なる電圧波形を送信するためである。したがって、上記半導体装置によれば、１つの接続確認用の入力端子だけで、電源端子接続の確認以外にも、制御装置に装着された半導体装置が所望のものであるか否かの確認が可能となる。
【００１６】
［適用例５］
適用例４に記載の半導体装置であって、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、前記アクセス時指令回路は、入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、前記アクセス判定部は、外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【００１７】
上記アクセス時指令回路では、電源端子が入力信号端子に接続されるスリーステートバッファを備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、アクセス時指令回路を簡易な構成により実現することができる。
【００１８】
［適用例６］
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【００１９】
適用例６に記載の制御装置が装着され得る制御装置では、前記半導体装置を特定する識別情報を含むデータを出力することにより前記半導体装置へのアクセスを行い、このときの入力端子と出力端子との間の電位差の変動を観察することで、装着された半導体装置が所望のものであるか否かを判定することが可能となる。半導体装置では、制御装置から送られてくる識別情報が識別情報記憶部に記憶されている識別情報と一致しない場合、すなわち自身宛のアクセスでないと判定した場合に、アクセス時指令回路から上記指令を出力しないことから、入力端子に識別情報が一致する場合と異なる電圧波形を送信するためである。したがって、上記半導体装置によれば、接続確認用の入力端子から、制御装置側で半導体装置が所望のものであるか否かの確認を行うことができる。
【００２０】
また、適用例６の半導体装置では、前記第１のスイッチング素子は、指令を与えることで逐次開放させることができることから、接続確認のその時々で前記指令を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、装着された半導体装置が所望のものであるか否かの確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００２１】
［適用例７］
適用例６に記載の半導体装置であって、電力の供給を受けるための電源端子を備え、前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、前記トランジスタのエミッタは、前記入力端子に電気的に接続され、前記トランジスタのコレクタは、前記出力端子に電気的に接続され、前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、前記アクセス時指令回路は、入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、前記アクセス判定部は、外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【００２２】
上記アクセス時指令回路では、電源端子が入力信号端子に接続されるスリーステートバッファを備えることで、電源端子から供給される電源信号を用いて第１のスイッチング素子への指令を生成することができる。このため、上記半導体装置によれば、アクセス時指令回路を簡易な構成により実現することができる。
【００２３】
［適用例８］
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
エミッタが前記入力端子に電気的に接続され、コレクタが前記出力端子に電気的に接続されるノーマルクローズのＰＮＰ型のトランジスタと
を備える半導体装置。
【００２４】
適用例８に記載の半導体装置が装着され得る制御装置では、前記半導体装置の装着時に前記入力端子に接続される制御装置側入力端子と、その制御装置側入力端子に所定のインピーダンスを介して電力を供給する電源線とを用意することで、装着部に半導体装置が装着されているか否かを判定することが可能となる。半導体装置が装着されていない場合、制御装置側入力端子には何も接続されていない状態となることから、前記電源線からの電力の供給を受けて、制御装置側入力端子はハイ（Ｈ）の状態となる。一方、装着部５１に対して半導体装置１０が装着されている場合には、ＰＮＰ型のトランジスタのベース−コレクタ間が短絡してこの間の電位差である約０．７［Ｖ］が前記入力端子から検出することができることから制御装置側入力端子はロー（Ｌ）の状態となる。したがって、制御装置側入力端子の電圧を検出することで、装着部に半導体装置が装着されているか否かを判定することができる。なお、この判定は、半導体装置１０に対して電源を供給する前に実行することができる。
【００２５】
また、適用例８の半導体装置では、前記ＰＮＰ型のトランジスタは、ベースに指令信号を与えることでターンオフさせることができることから、接続確認のその時々で前記指令信号を出力することで、前記接続確認用の入力端子を種々の確認用として併用することができる。したがって、１つの接続確認用の入力端子だけで、装着部に半導体装置が装着されているか否の確認を始めとする複数種類の接続確認が可能となることから、構成の簡易化を図ることができる。
【００２６】
［適用例９］
適用例１ないし８のいずれかに記載の半導体装置と、印刷記録材を収容するための収容部とを備える印刷記録材収容体。この構成によれば、印刷装置において、印刷記録材収容体についての装着判定を行うことができる。
【００２７】
［適用例１０］
適用例１ないし５のいずれかに記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記電源端子と接続される制御装置側電源端子と、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記制御装置側電源端子への電力の供給を行う電力供給部と、
前記電力供給部による電力供給の開始時に、前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置に対して電力供給がなされているか否かを判定する接続判定部と
を備える制御装置。
【００２８】
適用例１０の制御装置によれば、適用例１ないし５のいずれかに記載の半導体装置が装着されることで、半導体装置に対して電力供給がなされているか否かの判定が可能となる。
【００２９】
［適用例１１］
適用例６または７に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記半導体装置に対して該半導体装置を特定する識別情報を含むデータを出力することにより、前記半導体装置へのアクセスを行うアクセス実行部と、
前記アクセス実行部によるアクセスの開始時に、前記電位差検出部により検出される電位差の変動に基づいて、当該制御装置に装着された半導体装置が所望のものであるか否かを判定する接続判定部と
を備える制御装置。
【００３０】
適用例１１の制御装置によれば、適用例６または７に記載の半導体装置が装着されることで、その装着された半導体装置が所望のものか否かの判定が可能となる。
【００３１】
［適用例１２］
適用例８に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置が当該制御装置に装着されたか否かを判定する接続判定部と
を備える制御装置。
【００３２】
適用例１２の制御装置によれば、適用例８に記載の半導体装置を用いることで、半導体装置が当該制御装置に装着されたか否かの判定が可能となる。
【００３３】
［適用例１３］
適用例１０ないし１２のいずれかに記載の制御装置であって、前記半導体装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、前記印刷記録材を用いた印刷を行う印刷装置である制御装置。この構成によれば、印刷装置としての制御装置において、印刷記録材収容体についての装着判定を行うことができる。
【００３４】
本発明は、上記以外の種々の適用例又は形態で実現可能であり、例えば、適用例である制御装置を含む電子装置またはシステムの形態、適用例である印刷記録材収容体が装着され得る液体噴射装置としての形態等で実現することが可能である。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る半導体装置について、図面を参照しつつ、実施例に基づいて説明する。
【００３６】
１．第１実施例：
図１は、第１実施例に係る半導体装置および制御装置を模式的に示す説明図である。図示するように、本実施例に係る半導体装置１０は、制御装置５０に装着されて用いられる。本実施例において、装着とは、半導体装置１０の接点と制御装置５０の接点とが接触して用いられ得る態様を意味し、搭載、配置といった用語が用いられても良い。
【００３７】
１−１．半導体装置の構成：
半導体装置１０は、いわゆるメモリモジュールであり、内部回路２０と接続端子とを備えている。接続端子としては、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接続確認入力端子ＣＩＴ、接地端子ＧＴを備えている。電源端子ＶＴは電源線ＶＬを介して、リセット端子ＲＴはリセット信号線ＲＬを介して、クロック端子ＣＴはクロック信号線ＣＬを介して、データ端子ＤＴはデータ信号線ＤＬを介して、接地端子ＧＴは接地線ＧＬを介してそれぞれ内部回路２０と接続されている。接続確認入力端子ＣＩＴは、接続確認入力信号線ＣＩＬを介して電子部品群と接続されている。なお、接地端子ＧＴは、本発明でいう「前記入力端子と対になる出力端子」に相当する。
【００３８】
上記電子部品群は、第１段部Ｓ１、第２段部Ｓ２、第３段部Ｓ３の３群に別れる。第１段部Ｓ１は、第１のトランジスタＱ１と２つの抵抗器Ｒ１，Ｒ２とから構成される。第１のトランジスタＱ１は、ＰＮＰ型のトランジスタであり、エミッタが接続確認入力信号線ＣＩＬに、コレクタが接地線ＧＬに、ベースが指令入力信号線ＢＬにそれぞれ接続されている。第１の抵抗器Ｒ１は、第１のトランジスタＱ１のエミッタ−ベース間に設けられている。第２の抵抗器Ｒ２は、第１のトランジスタＱ１のベースと接地線ＧＬとの間に設けられており、ベースは第２の抵抗器Ｒ２によってプルダウンされている。第１の抵抗器Ｒ１は例えば４７０［ｋΩ］であり、第２の抵抗器Ｒ２は例えば１００［ｋΩ］である。
【００３９】
指令入力信号線ＢＬから第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１は、後述する第２段部Ｓ２と第３段部Ｓ３との構成により、ハイインピーダンス（Ｈｉ−Ｚ）とハイ（Ｈ）のいずれかを取り得る。ＰＮＰ型である第１のトランジスタＱ１は、通常時、すなわち、指令信号Ｐ１がＨｉ−Ｚの状態であるとき、接続確認入力信号線ＣＩＬと接地線ＧＬ、すなわち、接続確認入力端子ＣＩＴと接地端子ＧＴ、とを短絡（トランジスタはオン）し、指令信号Ｐ１がＨの状態であるとき、接続確認入力信号線ＣＩＬと接地線ＧＬ、すなわち、接続確認入力端子ＣＩＴと接地端子ＧＴ、とを電気的に開放（トランジスタはオフ）する。すなわち、第１のトランジスタＱ１は、Ｈの指令信号Ｐ１を受けたときに接続確認入力端子ＣＩＴと接地端子ＧＴとの間を電気的に開放するノーマルクローズのスイッチング素子を構成する。
【００４０】
第２段部Ｓ２は、第１段部Ｓ１の後ろ側（内部回路２０側）に設けられており、第２のトランジスタＱ２と２つの抵抗器Ｒ３，Ｒ４とコンデンサＣ１とから構成される。第２のトランジスタＱ２は、ＰＮＰ型のトランジスタであり、エミッタが第３の抵抗器Ｒ３を介して電源線ＶＬに、コレクタが指令入力信号線ＢＬにそれぞれ接続されている。ベースは、第４の抵抗器Ｒ４およびコンデンサＣ１を介して（ベースからこの順に）接地線ＧＬに接続されている。第３の抵抗器Ｒ３は例えば１０［ｋΩ］であり、第４の抵抗器Ｒ４は例えば１［ＭΩ］であり、コンデンサＣ１は例えば１００［ｐＦ］である。なお、第２段部Ｓ２は、本発明の備える「給電開始時指令回路」に相当する。
【００４１】
電源端子ＶＴに電源が投入された時、すなわち、電源端子ＶＴからの給電開始時、第２のトランジスタＱ２は、エミッタ−コレクタ間を短絡する。この結果、指令入力信号線ＢＬは電源端子ＶＴの電位となることから、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。上記給電開始時以後は、第３および第４の抵抗器Ｒ３，Ｒ４の総抵抗値とコンデンサＣ１の容量とから定まる充電時定数によって定まる所定時間だけエミッタ−コレクタ間を短絡し、その後、エミッタ−コレクタ間をターンオフ（開放）する。この結果、上記給電開始時から前記所定時間だけ、指令入力信号線ＢＬは電源端子ＶＴの電位となり、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。その所定時間以後は、指令信号Ｐ１はロー（Ｌ）となる。
【００４２】
第３段部Ｓ３は、第２段部Ｓ２の後ろ側（内部回路２０側）に設けられており、スリーステートバッファＢＦにより構成されている。スリーステートバッファＢＦは、入力信号をそのまま出力するかハイインピーダンス（Ｈｉ−Ｚ）にするかを切り替えることができる回路であり、入力信号端子Ｔ１が電源線ＶＬに、出力信号端子Ｔ２が指令入力信号線ＢＬに、制御信号端子Ｔ３が内部回路２０のＩＤ判定部２４にそれぞれ接続されている。なお、第３段部Ｓ２は、本発明の備える「アクセス時指令回路」に相当する。
【００４３】
ＩＤ判定部２４は、スリーステートバッファＢＦの制御信号端子Ｔ３に対してイネーブル信号Ｐ２を出力する。イネーブル信号Ｐ２は、出力をハイインピーダンスにしないことを指示する信号、すなわち、入力信号をそのまま出力することを指示する信号であり、ロー（Ｌ）とハイ（Ｈ）のいずれかを取り得る。スリーステートバッファＢＦは、ロー（Ｌ）のイネーブル信号Ｐ２を受けたとき、出力信号端子Ｔ２をハイインピーダンス（Ｈｉ−Ｚ）とする。これにより、出力信号端子Ｔ２が接続される指令入力信号線ＢＬはハイインピーダンス（Ｈｉ−Ｚ）となり、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はＨｉ−Ｚとなる。一方、スリーステートバッファＢＦは、ハイ（Ｈ）のイネーブル信号Ｐ２を受けたとき、入力信号をそのまま出力する。これにより、出力信号端子Ｔ２が接続される指令入力信号線ＢＬは電源端子ＶＴの電位となることから、第１のトランジスタＱ１のベースに対して送られる指令信号Ｐ１はハイ（Ｈ）となる。
【００４４】
内部回路２０は、記憶素子（いわゆるメモリチップ）２２、記憶素子２２の駆動回路（図示せず）およびＩＤ判定部２４を備える。なお、内部回路２０は、その他の論理回路を備えていても良い。記憶素子２２は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、これら信号線ＲＬ、ＣＬ、ＤＬからの信号に基づいて記憶素子２２に対する読み書き（アクセス）が行なわれる。なお、記憶素子２２には、自身（換言すれば半導体装置１０）を識別するための識別情報（ＩＤ）が予め記憶されている。
【００４５】
ＩＤ判定部２４は、リセット信号線ＲＬ、クロック信号線ＣＬおよびデータ信号線ＤＬと接続されており、制御装置５０から送られてくるデータ列に含まれる識別情報が、記憶素子２２に格納されている識別情報と一致するか否かを判定する。記憶素子２２に対する読み書きは、受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ許容される。また、ＩＤ判定部２４は、スリーステートバッファＢＦに送る上述したイネーブル信号Ｐ２を出力する信号出力回路２４ａを備える。信号出力回路２４ａは、イネーブル信号Ｐ２として、通常、ロー（Ｌ）を出力しており、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、クロック信号線ＣＬからの信号によって定まる１クロックの間、ハイ（Ｈ）を出力する。換言すれば、制御装置５０から受信した識別情報が記憶素子２２に格納されている識別情報と一致する場合にのみ、入力信号をそのまま出力することを指示するイネーブル信号Ｐ２をハイ（Ｈ）として出力する。こうした結果、半導体装置１０においては、記憶素子２２に格納されている識別情報と一致するアクセスがあったとき、１クロック分の期間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフすることになる。なお、本実施例では、イネーブル信号Ｐ２をハイとする期間は１クロック分としていたが、これに換えて、複数の所定数のクロック分としてもよい。
【００４６】
１−２．制御装置の構成：
本実施例に係る半導体装置１０が装着されて用いられる制御装置５０について説明する。図１に示すように、制御装置５０は、半導体装置１０を装着するための装着部５１と制御回路５５を備えている。装着部５１には、半導体装置１０が備える接続端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＣＩＴ、ＣＯＴ、ＧＴ）と接触する装置側端子群、すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄ、装置側接地端子ＧＴｄが設けられている。
【００４７】
制御回路５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄ、接続確認信号供給線ＣＩＬｄを含むフラットフレキシブルケーブルを介して、装着部５１に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄとそれぞれ電気的に接続されている。なお、外部電源線ＶＬｄの途中には、第６の抵抗器Ｒ６および第３のトランジスタＱ３が設けられている。第３のトランジスタＱ３のエミッタは図示しない電源にプルアップされている。また、接続確認信号供給線ＣＩＬｄは、第５の抵抗器Ｒ５を途中に備える電力供給線ＶＶｄにより、図示しない電源にプルアップされている。さらに、装着部５１に備えられている装置側接地端子ＧＴｄは、外部接地線ＧＬｄにより接地されている。第５の抵抗器Ｒ５は例えば１０［ｋΩ］である。
【００４８】
図２は、制御回路５５の内部構成を示す説明図である。図示するように、制御回路５５は、内には、演算処理を実行するための中央演算装置（ＣＰＵ）６１と、演算結果および装着判定処理実行プログラム等を記憶するメモリ６２と、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄおよび外部データ信号線ＤＬｄを電気的に接続する入出力インターフェース６３とが備えられている。また、ＣＰＵ６１、メモリ６２および入出力インターフェース６３は内部バス６４によって相互に接続されている。
【００４９】
メモリ６２は、実装着判定モジュールＭ１、給電判定モジュールＭ２、ＩＤ判定モジュールＭ３を備えている。実装着判定モジュールＭ１は、装着部５１に半導体装置１０が装着されているか否かを判定するためにＣＰＵ６１によって実行される。給電判定モジュールＭ２は、半導体装置１０において正常に給電がなされているか否かを判定するためにＣＰＵ６１によって実行される。ＩＤ判定モジュールＭ３は、装着されている半導体装置１０が所望のＩＤを備えるものであるか否かを判定するためにＣＰＵ６１によって実行される。これらモジュールＭ１〜Ｍ３によって装着判定処理実行プログラムは構成される。
【００５０】
本実施例では、図１に示すように、制御回路５５は、外部電源線ＶＬｄに対して電源信号ＶＤＤを出力し、外部リセット信号線ＲＬｄに対してリセット信号ＲＳＴを出力し、外部クロック信号線ＣＬｄに対してクロック信号ＳＣＫを出力し、外部データ信号線ＤＬｄを介してデータ信号ＳＤＡを出力する。さらに、制御回路５５は、接続確認信号供給線ＣＩＬｄから、接地点からの電位差である電圧を示す確認結果信号ＣＯを得る。ここで、リセット信号ＲＳＴの出力とは、外部リセット信号線ＲＬｄの信号レベルをロー（０）またはハイ（１）に切り替えることを意味する。また、電源信号ＶＤＤの出力とは、外部電源線ＶＬｄにロー（０）またはハイ（１）の信号を出力することにより第３のトランジスタＱ３をオフ／オン制御して、装置側電源端子ＶＴｄの電位を０またはＶ（１）に切り替えることを意味する。また、接地端子ＧＴが本発明でいう「前記入力端子と対になる出力端子」に相当すると考えると、確認結果信号ＣＯで示される電圧は、本発明でいう「前記制御装置側入力端子と制御装置側出力端子との間の電位差」であることを意味する。
【００５１】
１−３．半導体装置の装着判定処理：
図３は、制御回路５５において実行される、半導体装置１０の装着判定処理を示すフローチャートである。この装着判定処理は、前記装着判定実行プログラムに従って実行される。本処理ルーチンは、例えば、制御装置５０の電源がオンされるタイミング、あるいは、半導体装置１０の脱着、交換が実行されるタイミングにて実行される。なお、この装着判定処理を説明するに際し、図４のタイミングチャートを逐次参照するものとする。図４は、この装着判定処理時における各種のデータ信号波形を示すタイミングチャートである。
【００５２】
図３に示すように、本処理ルーチンが開始されると、制御回路５５のＣＰＵ６１は、まず、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出する（ステップＳ１００）。なお、このときには、制御回路５５からはロー（０）の電源信号ＶＤＤが出力され、装置側電源端子ＶＴｄの電位は０、すなわち半導体記憶装置１０に向かって電力が供給されていない状態である。
【００５３】
次いで、ＣＰＵ６１は、ステップＳ１１０で検出した確認結果信号ＣＯがロー（Ｌ）であるか否かを判定する（ステップＳ１２０）。前述したように、接続確認信号供給線ＣＩＬｄには、第３の抵抗器Ｒ３を介して電力供給線ＶＶｄにより電源が接続されていることから、装着部５１に対して半導体装置１０が装着されていない場合、ステップＳ１００で検出される確認結果信号ＣＯはハイ（Ｈ）となる。一方、装着部５１に対して半導体装置１０が装着されている場合には、次の理由により、ステップＳ１００で検出される確認結果信号ＣＯはロー（Ｌ）となる。このため、ステップＳ１２０では、確認結果信号ＣＯがロー（Ｌ）であるか否かを判定することにより、装着部５１に対して半導体装置１０が装着されているか否かを判定している。
【００５４】
半導体装置１０が装着されている場合、前述したように、この時点では制御回路５５からは半導体装置１０に対して電源が供給されていないことから、半導体装置１０に備えられる第２段部Ｓ２および第３段部Ｓ３は第１段部Ｓ１に対して影響を与えず、第１段部Ｓ１の回路だけで確認結果信号ＣＯが定まる。第１段部Ｓ１においては、第１のトランジスタＱ１のベースに対してハイ（Ｈ）の指令信号Ｐ１が入力されることになることから、第１のトランジスタＱ１は、エミッタ−コレクタ間を短絡する。このときのベース−コレクタ間の電位差は、０．７［Ｖ］程度であることから、図４に示すように、確認結果信号ＣＯはロー（Ｌ）となる（時刻ｔ１）。
【００５５】
ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、装着部５１に対して半導体装置１０が装着されているものとして、ステップＳ１３０に処理を進める。一方、ステップＳ１２０で、確認結果信号ＣＯがロー（Ｌ）であると判定された場合、装着部５１に対して半導体装置１０が装着されていないと判断し（ステップＳ１２５）、本処理ルーチンを終了する。なお、制御回路５５は、半導体装置１０が装着されていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００５６】
ステップＳ１３０では、ＣＰＵ６１は、外部電源線ＶＬｄにハイ（Ｈ）の信号を出力し第３のトランジスタＱ３をターンオンすることにより、半導体装置１０への電力供給を開始する。次いで、ＣＰＵ６１はタイマをスタートする（ステップＳ１４０）。続いて、タイマの計時が所定時間経過するまで（ステップＳ１７０）、ＣＰＵ６１は、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ１５０）、確認結果信号ＣＯがハイ（Ｈ）であるか否かを判定する（ステップＳ１６０）。タイマの計時が所定時間経過後、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ１８０）、確認結果信号ＣＯがロー（Ｌ）に切り替わったか否かを判定する（ステップＳ１９０）。
【００５７】
半導体装置１０に備えられる第２段部Ｓ２は、前述したように、給電開始時から所定時間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフする。この結果、図４に示すように、確認結果信号ＣＯは、給電開始時である時刻ｔ２にハイ（Ｈ）となり、上記所定時間Ｔａだけハイ（Ｈ）の状態を維持し、その後にロー（Ｌ）となる（時刻ｔ３）。図３のステップＳ１５０ないしＳ１９０の処理は、給電開始時からの確認結果信号ＣＯの変動を観察し、その観察の結果が、上記の時刻ｔ２〜ｔ３の波形変動と一致するか否かを判定するものである。
【００５８】
ステップＳ１６０で否定判定されたとき、またはステップＳ１９０で否定判定されたときは、確認結果信号ＣＯの変動は上記の時刻ｔ２〜ｔ３の波形変動と一致しないということであることから、電源端子ＶＴからの給電が正常に行われていないことが考えられる。そこで、ステップＳ１６０で否定判定されたとき、またはステップＳ１９０で否定判定されたときには、エラーを報知して（ステップＳ１９５）、本処理ルーチンを終了する。エラー報知の一例としては、半導体装置１０において正常に給電がなされていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００５９】
ステップＳ１９０で肯定判定されたときには、半導体装置１０において正常に給電がなされたとして、ＣＰＵ６１は、処理をステップＳ２００に進める。ステップＳ２００では、ＣＰＵ６１は、半導体装置１０に対してアクセスを行う（ステップＳ１４０）。具体的には、装着部５１に装着されている半導体装置１０に対して、半導体装置１０を特定する識別情報を含むデータ列のデータ信号ＳＤＡを外部データ信号線ＤＬｄに送信することによりそのアクセスを行う。
【００６０】
その後、ＣＰＵ６１はタイマをスタート（０からスタート）する（ステップＳ２１０）。続いて、タイマの計時が制御回路５５で規定する１クロック分の時間を経過するまで（ステップＳ２４０）、ＣＰＵ６１は、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ２２０）、確認結果信号ＣＯがハイ（Ｈ）であるか否かを判定する（ステップＳ２３０）。タイマの計時がクロック分の時間経過後、接続確認信号供給線ＣＩＬｄの電圧を示す確認結果信号ＣＯを検出し（ステップＳ２５０）、確認結果信号ＣＯがロー（Ｌ）に切り替わったか否かを判定する（ステップＳ２６０）。
【００６１】
半導体装置１０に備えられる第３段部Ｓ３は、前述したように、制御装置５０からのアクセスが記憶素子２２に格納されている識別情報と一致するものである場合、すなわち自身宛のアクセスがあった場合に、１クロック分の時間だけ第１のトランジスタＱ１のエミッタ−コレクタ間を短絡し、その後、そのエミッタ−コレクタ間をターンオフする。この結果、図４に示すように、確認結果信号ＣＯは、自身宛のアクセスがあった時である時刻ｔ４にハイ（Ｈ）となり、上記１クロック分の時間Ｔｂだけハイ（Ｈ）の状態を維持し、その後にロー（Ｌ）となる（時刻ｔ５）。図３のステップＳ２１０ないしＳ２９０の処理は、アクセスがあった時からの確認結果信号ＣＯの変動を観察し、その観察の結果が、上記の時刻ｔ４〜ｔ５の波形変動と一致するか否かを判定するものである。
【００６２】
ステップＳ２３０で否定判定されたとき、またはステップＳ２６０で否定判定されたときは、確認結果信号ＣＯの変動は上記の時刻ｔ４〜ｔ５の波形変動と一致しないということであることから、制御装置５０からのアクセスが記憶素子２２に格納されている識別情報と一致せずに、スリーステートバッファＢＦに対してハイ（Ｈ）のイネーブル信号Ｐ２が送られなかったことが考えられる。そこで、ステップＳ２３０で否定判定されたとき、またはステップＳ２６０で否定判定されたときには、エラーを報知して（ステップＳ２６５）、本処理ルーチンを終了する。エラー報知の一例としては、装着部５１に装着されている半導体装置１０が所望のものでない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００６３】
一方、ステップＳ２６０で肯定判定されたときには、本装着判定処理ルーチンで判定可能な全てのチェック項目が良好であると判定し（ステップＳ２７０）、本処理ルーチンを終了する。なお、上記構成の装着判定処理におけるステップＳ１１０〜Ｓ１２５の処理が実装着判定モジュールＭ１（図２参照）に、ステップＳ１３０〜Ｓ１９５の処理が給電判定モジュールＭ２（図２参照）に、ステップＳ２００〜Ｓ２６５の処理がＩＤ判定モジュールＭ３（図３参照）にそれぞれ対応する。
【００６４】
１−４．実施例効果：
以上説明したように、本実施例に係る半導体装置１０および制御装置５０によれば、制御装置５０の装着部５１に対して半導体装置１０が装着されているか否かを判定することができる。なお、この判定は、半導体装置１０に対して電源を供給する前に実行することができる。また、本実施例に係る半導体装置１０および制御装置５０によれば、半導体装置の内部に電力供給がなされているか否かの判定、すなわち電源端子接続がなされているか否かの判定を行うことができる。さらに、その装着された半導体装置が所望のものか否かの判定を行なうことができる。その上、本実施例に係る半導体装置１０および制御装置５０によれば、１つの接続確認入力端子ＣＩＴだけで、これら複数の判定が可能となることから、構成の簡易化を図ることができる。
【００６５】
１−５．応用例：
図５および図６を参照して、第１実施例に係る半導体装置１０および制御装置５０の応用例について説明する。図５は第１実施例に係る半導体装置を備えるインクカートリッジを示す説明図である。図６は第１実施例に係る制御装置としての印刷装置の機能構成を模式的に示す説明図である。
【００６６】
インクカートリッジ（印刷記録材収容体）ＣＡには、第１実施例に係る半導体装置１０がそれぞれ装着されている。インクカートリッジＣＡは、内部にインクを格納するためのインク収容部を有し、インク収容部に収容されているインクに関する情報（インクの残量やインクの色など）は、半導体装置１０の記憶素子２２に格納されている。
【００６７】
印刷装置５００は、第１実施例に係る制御装置５０に対応し、図６に示すように、制御回路５１０（第１実施例の制御回路５５に対応）、操作部５２０、印刷部を備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。
【００６８】
キャリッジ５０１には４種類のインクカートリッジＣＡが装着される装着部が形成されている。４種類のインクカートリッジＣＡを以下ＣＡ１〜ＣＡ４と呼ぶ。インクカートリッジＣＡ１には黒（Ｋ）インクが収容され、インクカートリッジＣＡ２にはシアン（Ｃ）インク、インクカートリッジＣＡ３にはマゼンタ（Ｍ）インク、インクカートリッジＣＡ４にはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジＣＡが装着されても良い。なお、インクカートリッジＣＡ１〜ＣＡ４は、前述したほぼ同一の構成を備え、相違する点は、インク収容部に収容されるインクの色と、半導体装置１０の記憶素子２２に格納されるインクの色にある。さらに、半導体装置１０の記憶素子２２に記憶される識別情報についても、半導体装置１０毎、すなわちキャリッジ５０１毎に固有の識別情報となっている。
【００６９】
キャリッジ５０１の各装着部には上述の外部端子群が備えられており、インクカートリッジＣＡ１〜ＣＡ４に備えられている各半導体装置１０の端子群と接触することによって、制御回路５１０は、記憶素子２２に対するデータの書き込み、記憶素子２２からのデータの読み出しが可能となる。具体的には、制御回路５１０は、第１実施例で説明した、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを介して、各半導体装置１０の装着部５１に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄとそれぞれ電気的に接続されている。すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄによりバス接続されている。なお、接続確認信号供給線ＣＩＬｄについては、各半導体装置１０用として４本用意し、これら４本の接続確認信号供給線ＣＩＬｄにより、制御回路５１０と各半導体装置１０に対応する装置側接続確認入力端子ＣＩＴｄとそれぞれ接続されている。
【００７０】
制御回路５１０は、印刷装置５００における印刷処理、記憶素子２２に対するデータの読み書きを実行する。制御回路５１０は、制御回路５５が備えるように、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。
【００７１】
操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。制御回路５１０は、前述してきた各種のエラー表示を表示部５２１上に表示しても良い。あるいは、印刷装置５００が装着部に対応する表示灯を備えている場合には、制御回路５１０は、装着にエラーがあった半導体装置１０の装着部に対応する表示灯を点灯、点滅、消灯させても良い。
【００７２】
２．第２実施例：
前記第１実施例の応用例では、制御装置としての印刷装置５００は、複数のインクカートリッジＣＡ１〜ＣＡ４と接続するに際し、各半導体装置１０に対応する装置側接続確認入力端子ＣＩＴｄと制御回路５１０との間を、４本の接続確認信号供給線ＣＩＬｄにより個別に接続するように構成されていたが、これに替えて、第２実施例では、制御回路には、接続確認信号供給線ＣＩＬｄが１本だけ接続され、各半導体装置１０に備えられる接続確認入力端子ＣＩＴがディジーチェイン接続（数珠繋ぎの接続）された構成とした。以下、詳細に説明する。
【００７３】
図７は、第２実施例に係る半導体装置６１０を模式的に示す説明図である。半導体装置６１０は、第１実施例の半導体装置１０と比較して、接続確認用として、接続確認入力端子ＣＩＴ以外に接続確認出力端子ＣＯＴを備える点が相違する。この接続確認出力端子ＣＯＴには、第１のトランジスタＱ１のコレクタが接続されている。この構成以外には、第１実施例の半導体装置１０と同一の構成である。図示において、第１実施例と同一の部分には同じ符号を付けた。
【００７４】
図８は、第２実施例に係る制御装置６５０を模式的に示す説明図である。制御装置６５０は、半導体装置１０を装着するための装着部６５１と制御回路６５５を備えており、本実施例では各半導体装置６１０（１）〜６１０（４）に対応する複数の装着部として、第１ないし第４の装着部６５１（１）〜６５１（４）を備えている。各装着部６５１（１）〜６５１（４）には、半導体装置６１０が備える接続端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＣＩＴ、ＣＯＴ、ＧＴ）と接触する装置側端子群、すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接続確認入力端子ＣＩＴｄ、装置側接続確認出力端子ＣＯＴｄ、装置側接地端子ＧＴｄが設けられている。なお、図中最も上方に設けられた装着部６５１（１）を第１番目の装着部６５１（１）と呼び、上から２つ目に設けられた装着部６５１（２）を第２番目の装着部６５１（２）と呼び、上から３つ目に設けられた装着部６５１（３）を第３番目の装着部６５１（３）と呼び、最も下方に設けられた装着部６５１（４）を第４番目の装着部６５１（４）と呼ぶ。
【００７５】
隣接する装着部６５１の装置側接続確認出力端子ＣＯＴｄと装置側接続確認入力端子ＣＩＴｄとは、信号線によって電気的に接続されている。すなわち、第１番目の装着部６５１（１）の装置側接続確認出力端子ＣＯＴｄと第２番目の装着部６５１（２）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ１によって接続されており、第２番目の装着部６５１（２）の装置側接続確認出力端子ＣＯＴｄと第３番目の装着部６５１（３）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ２によって接続されており、第３番目の装着部６５１（３）の装置側接続確認出力端子ＣＯＴｄと第４番目の装着部６５１（４）の装置側接続確認入力端子ＣＩＴｄとが信号線ＣＣ３によって接続されており、各半導体装置６１０（１）〜６１０（４）は所定の順序でディジーチェイン接続（数珠繋ぎの接続）されている。換言すれば、最初の装着部６５１（１）の装置側接続確認入力端子ＣＩＴｄおよび最後の装着部６５１（４）の装置側接続確認出力端子ＣＯＴｄを除き、隣接する２つの装着部の装置側接続確認入力端子ＣＩＴｄと装置側接続確認出力端子ＣＯＴｄとはそれぞれ電気的に接続されている。
【００７６】
制御回路６５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを含むフラットフレキシブルケーブルＦＦＣを介して、各装着部６５１（１）〜６５１（４）に備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄと電気的に接続されている。すなわち、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄによりバス接続されている。
【００７７】
制御回路６５５は、また、接続確認信号供給線ＣＩＬｄを介して最初の装着部６５１（１）が備える装置側接続確認入力端子ＣＩＴｄと電気的に接続されている。接続確認信号供給線ＣＩＬｄは、第１実施例と同様に、第５の抵抗器Ｒ５を途中に備える電力供給線ＶＶｄにより、図示しない電源にプルアップされている。さらに、各装着部６５１（１）〜６５１（４）に備えられている装置側接地端子ＧＴｄは、外部接地線ＧＬｄにより接地されている。最後の装着部６５１（４）が備える装置側接続確認出力端子ＣＯＴｄもまた、接続線ＣＣ４により外部接地線ＧＬｄと結ばれることで、接地されている。上記接続確認信号供給線ＣＩＬｄ、外部接地線ＧＬｄ、信号線ＣＣ１〜ＣＣ４等も上記フラットフレキシブルケーブルＦＦＣに含まれる。
【００７８】
制御装置６５０に装着され得る各半導体装置６１０（１）〜６１０（４）は、図７を用いて説明した半導体装置６１０に代表されるものであり共通の構成であり、個々に相違する点は、記憶素子２２に格納される識別情報が相違するだけである。
【００７９】
制御回路６５５は、第１実施例の制御回路５５と同様の構成であり、第１実施例と同様に、接続確認信号供給線ＣＩＬｄから得られる確認結果信号ＣＯに基づいて半導体装置１０の装着を判定する装着判定処理を実行する。この装着判定処理は、第１実施例と同様に、実装着判定モジュール、給電判定モジュールＭ２、ＩＤ判定モジュールにより構成されている。実装着判定モジュールおよび給電判定モジュールは第１実施例と同一のものである。
【００８０】
ＩＤ判定モジュールは、複数の装着部６５１（１）〜６５１（４）に備えられている各半導体装置６１０（１）〜６１０（４）に対して順次アクセスを行い、そのアクセスを行う毎に確認結果信号ＣＯを取得し、その確認結果信号ＣＯに基づいて、複数の装着部６５１（１）〜６５１（４）に対する複数の半導体装置６１０（１）〜６１０（４）の装着位置が正しいか否かを判定する構成である。なお、正しい装着位置は、第１番目の半導体装置１０（１）〜第４番目の半導体装置１０（４）が、第１番目の装着部５１（１）〜第４番目の装着部５１（４）にそれぞれ装着されている状態を示す。換言すれば、正しい装着位置で半導体装置１０が装着されているときの第１番目の装着部５１（１）に装着される半導体装置１０を第１番目の半導体装置１０（１）と呼び、以下、第２番目の半導体装置１０（２）、第３番目の半導体装置１０（３）、第４番目の半導体装置１０（４）と呼ぶ。
【００８１】
以上のように構成された第２実施例に係る半導体装置６１０および制御装置６５０によれば、実装着判定モジュールによって、制御装置６５０の装着部６５１（１）〜６５１（４）の全てに対して半導体装置６１０（１）〜６１０（４）が装着されているか否かを判定することができる。また、給電判定モジュールＭ２によって、半導体装置６１０（１）〜６１０（４）の全てについてその内部に電力供給がなされているか否かの判定、すなわち全半導体装置６１０（１）〜６１０（４）についての電源端子接続がなされているか否かの判定を行うことができる。
【００８２】
さらに、ＩＤ判定モジュールによって、半導体装置６１０（１）〜６１０（４）のそれぞれに装着された半導体装置が所望のものか否かの判定を行なうことができる。その理由は次の通りである。いま、所定の半導体装置６１０に対してアクセスがなされたとする。各半導体装置６１０に備えられる第１のトランジスタＱ１はターンオフする。第１のトランジスタＱ１がオフ状態となると、所定の半導体装置６１０よりもディジーチェイン接続において上流側に位置する各半導体装置６１０では、出力端子が電気を流し難くなることから、第２の抵抗器Ｒ２により入力端子からの電気は所定のインピーダンスを介して接地点に流れる。
【００８３】
上記所定の半導体装置６１０がディジーチェイン接続において何番目に当たるかによって、ディジーチェイン接続において上流側に位置する半導体装置６１０の数が変わり、第２の抵抗器Ｒ２で定まる上記所定のインピーダンスが幾つ分関わるかが変わってくることから、確認結果信号ＣＯは、上記所定の半導体装置６１０の装着位置に応じた値となる。具体的には、複数の装着部６５１（１）〜６５１（４）に備えられている各半導体装置６１０（１）〜６１０（４）に対してこの順にアクセスを行なったときの確認結果信号ＣＯの各値をＨ１〜Ｈ４としたとき、装着位置が正しい場合に、Ｈ１＞Ｈ２＞Ｈ３＞Ｈ４の関係を満たす。この関係を満たすか否かから、複数の装着部６５１（１）〜６５１（４）に対する半導体装置６１０（１）〜６１０（４）の装着位置が正しいか否かを判定することができる。
【００８４】
３．他の実施形態：
（１）上記第１実施例において用いられる第１のトランジスタＱ１はＰＮＰ型トランジスタであるが、この実施例において要求されるスイッチ機能を有すれば良く、ＮＰＮ型トランジスタ、Ｐ型ＭＯＳトランジスタまたはＮ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。なお、ＰＮＰ型トランジスタを第１のトランジスタＱ１に用いた場合には、装着部に半導体装置が装着されているか否かの判定を、半導体装置１０に対して電源を供給する前に行うことができる。
【００８５】
（２）上記各実施例では、半導体装置１０、６１０および制御装置５０、６６０は、直流電源が供給される回路構成であったが、これに替えて、交流電源が供給される回路構成としても良い。この場合には、バイパス回路を構成する抵抗器Ｒ２，Ｒ３等は、インダクタンスを持つコイルにより構成されることになる。
【００８６】
（３）上記第２実施例では、複数の半導体装置のディジーチェイン接続の終点である接続確認出力端子ＣＯＴを直接、接地する構成としていたが、これに替えて、前記終点である接続確認出力端子ＣＯＴを接地点に所定のインピーダンスを介して接続する構成としてもよい。
【００８７】
（４）上記各実施例で例示した各抵抗器Ｒ１〜Ｒ５の抵抗値、コンデンサＣの容量は、あくまでも一例であり、種々の大きさに替えることができる。また、回路構成も上記各実施例の回路構成に限定されるわけではなく、本発明の要旨を逸脱しない範囲において種々の回路構成を取り得る。
【００８８】
（５）上記各実施例に係る半導体装置１０，６１０は、第１段部Ｓ１、第２段部Ｓ２、第３段部Ｓ３の３群を備える構成であったが、これに替えて、第１段部Ｓ１と第２段部Ｓ２を備えた構成、第１段部Ｓ１と第３段部Ｓ３を備えた構成、あるいは第１段部Ｓ１だけを備えた構成としてもよい。また、それらに対応して、各実施例に係る制御装置５０，６５０は、装着判定処理として、実装着判定モジュールＭ１と給電判定モジュールＭ２を実現する構成、実装着判定モジュールＭ１とＩＤ判定モジュールＭ３を実現する構成、あるいは実装着判定モジュールＭ１だけを実現する構成としてもよい。
【００８９】
（６）上記実施例では、給電開始時指令回路は、トランジスタと抵抗器とコンデンサとにより構成していたが、他の構成に換えることもできる。また、アクセス時指令回路は、スリーステートバッファにより構成していたが、他の構成に換えることもできる。
【００９０】
（７）上記実施例では、半導体装置１０の適用例として、インクカートリッジを例にとって説明したが、この他にもトナーカートリッジ、インクリボンカートリッジ等に適用可能である。また、制御装置としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等の印刷装置あるいは液体噴射装置として実現されても良い。
【００９１】
以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施例に係る半導体装置１０および制御装置５０を模式的に示す説明図である。
【図２】制御回路５５の内部構成を示す説明図である。
【図３】制御回路５５において実行される半導体装置１０の装着判定処理を示すフローチャートである。
【図４】装着判定処理時における各種のデータ信号波形を示すタイミングチャートである。
【図５】第１実施例に係る半導体装置１０を備えるインクカートリッジＣＡを示す説明図である。
【図６】第１実施例に係る制御装置としての印刷装置５００の機能構成を模式的に示す説明図である。
【図７】第２実施例に係る半導体装置６１０を模式的に示す説明図である。
【図８】第２実施例に係る制御装置６５０を模式的に示す説明図である。
【符号の説明】
【００９３】
１０…半導体装置
２０…内部回路
２２…記憶素子
２４…ＩＤ判定部
２４ａ…信号出力回路
５０…制御装置
５１…装着部
５５…制御回路
６１…ＣＰＵ
６２…メモリ
６３…入出力インターフェース
６４…内部バス
Ｍ１…実装着判定モジュール
Ｍ２…給電判定モジュール
Ｍ３…ＩＤ判定モジュール
５００…印刷装置
５０１…キャリッジ
５０２…キャリッジモータ
５０４…プラテン
５０５…モータ
５０６…摺動軸
５０７…駆動ベルト
５０８…プーリ
５１０…制御回路
５２０…操作部
５２１…表示部
６１０…半導体装置
６５０…制御装置
６５１…装着部
６５５…制御回路
ＶＴ…電源端子
ＶＴｄ…装置側電源端子
ＲＴ…リセット端子
ＲＴｄ…装置側リセット端子
ＣＴ…クロック端子
ＣＴｄ…装置側クロック端子
ＤＴ…データ端子
ＤＴｄ…装置側データ端子
ＣＩＴ…接続確認入力端子
ＣＩＴｄ…装置側接続確認入力端子
ＣＯＴ…接続確認出力端子
ＣＯＴｄ…装置側接続確認出力端子
ＧＴ…接地端子
ＧＴｄ…装置側接地端子
ＶＬ…電源線
ＶＬｄ…外部電源線
ＲＬ…リセット信号線
ＲＬｄ…外部リセット信号線
ＣＬ…クロック信号線
ＣＬｄ…外部クロック信号線
ＤＬ…データ信号線
ＤＬｄ…外部データ信号線
ＣＩＬ…接続確認入力信号線ＣＩＬ
ＣＩＬｄ…接続確認信号供給線
ＣＯＬ…接続確認出力信号線
ＣＣ１〜ＣＣ４…信号線
ＶＶｄ…電力供給線
Ｑ１、Ｑ２…ＰＮＰ型トランジスタ
Ｒ１〜Ｒ５…抵抗器
Ｐ１…指令信号
Ｐ２…イネーブル信号
【特許請求の範囲】
【請求項１】
制御装置に設けられた装着部に装着され得る半導体装置であって、
電力の供給を受けるための電源端子と、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
前記電源端子からの給電開始時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力する給電開始時指令回路と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記給電開始時指令回路に電気的に接続され、
前記給電開始時指令回路は、前記開放を実行させる指令として前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する構成である、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記給電開始時指令回路は、
前記電源端子と前記トランジスタのベースとの間を電気的に開放／短絡することにより前記トランジスタをオンオフ制御する第２のスイッチング素子を備え、前記第２のスイッチング素子に接続される抵抗器およびコンデンサとの充電時定数によって前記第２のスイッチング素子の短絡時間を定めた構成である、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、
前記アクセス時指令回路は、
入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、
前記アクセス判定部は、
外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【請求項６】
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
電力の供給を受けるための電源端子を備え、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、
前記アクセス時指令回路は、
入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、
前記アクセス判定部は、
外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【請求項８】
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
エミッタが前記入力端子に電気的に接続され、コレクタが前記出力端子に電気的に接続されるノーマルクローズのＰＮＰ型のトランジスタと
を備える半導体装置。
【請求項９】
請求項１ないし８のいずれかに記載の半導体装置と、
印刷記録材を収容するための収容部と
を備える印刷記録材収容体。
【請求項１０】
請求項１ないし５のいずれかに記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記電源端子と接続される制御装置側電源端子と、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記制御装置側電源端子への電力の供給を行う電力供給部と、
前記電力供給部による電力供給の開始時に、前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置に対して電力供給がなされているか否かを判定する接続判定部と
を備える制御装置。
【請求項１１】
請求項６または７に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記半導体装置に対して該半導体装置を特定する識別情報を含むデータを出力することにより、前記半導体装置へのアクセスを行うアクセス実行部と、
前記アクセス実行部によるアクセスの開始時に、前記電位差検出部により検出される電位差の変動に基づいて、当該制御装置に装着された半導体装置が所望のものであるか否かを判定する接続判定部と
を備える制御装置。
【請求項１２】
請求項８に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置が当該制御装置に装着されたか否かを判定する接続判定部と
を備える制御装置。
【請求項１３】
請求項１０ないし１２のいずれかに記載の制御装置であって、
前記半導体装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、
前記印刷記録材を用いた印刷を行う印刷装置である制御装置。
【請求項１】
制御装置に設けられた装着部に装着され得る半導体装置であって、
電力の供給を受けるための電源端子と、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
前記電源端子からの給電開始時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力する給電開始時指令回路と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記給電開始時指令回路に電気的に接続され、
前記給電開始時指令回路は、前記開放を実行させる指令として前記ベースに対して前記エミッタ−コレクタ間をターンオフするための信号を出力する構成である、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記給電開始時指令回路は、
前記電源端子と前記トランジスタのベースとの間を電気的に開放／短絡することにより前記トランジスタをオンオフ制御する第２のスイッチング素子を備え、前記第２のスイッチング素子に接続される抵抗器およびコンデンサとの充電時定数によって前記第２のスイッチング素子の短絡時間を定めた構成である、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、
前記アクセス時指令回路は、
入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、
前記アクセス判定部は、
外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【請求項６】
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
通常時は前記入力端子と出力端子との間を短絡し、外部からの指令に従って前記入力端子と出力端子との間を電気的に開放するノーマルクローズの第１のスイッチング素子と、
当該半導体装置を識別するための識別情報を記憶する識別情報記憶部と、
外部からアクセスを受けたときに前記識別情報との照合を図ることにより、前記アクセスが自身宛のアクセスであるか否かを判定するアクセス判定部と、
前記アクセス判定部により自身宛のアクセスを受けたと判定された時に、前記第１のスイッチング素子に対して前記開放を所定期間だけ実行させる指令を出力するアクセス時指令回路と
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
電力の供給を受けるための電源端子を備え、
前記第１のスイッチング素子は、ＰＮＰ型のトランジスタであり、
前記トランジスタのエミッタは、前記入力端子に電気的に接続され、
前記トランジスタのコレクタは、前記出力端子に電気的に接続され、
前記トランジスタのベースは、前記アクセス時指令回路に電気的に接続され、
前記アクセス時指令回路は、
入力信号端子と出力信号端子と制御信号端子とを備え、前記入力信号端子が前記電源端子に電気的に接続され、前記出力信号端子が前記トランジスタのベースに電気的に接続されるスリーステートバッファを備え、
前記アクセス判定部は、
外部から自身宛のアクセスを受けたと判定したときに、前記制御信号端子に対して、前記入力信号端子からの入力信号をそのまま出力することを指示するイネーブル信号を所定数のクロック分の期間だけ出力する信号出力回路を備える、半導体装置。
【請求項８】
制御装置に設けられた装着部に装着され得る半導体装置であって、
接続確認用の入力端子と、
前記入力端子と対になる出力端子と、
エミッタが前記入力端子に電気的に接続され、コレクタが前記出力端子に電気的に接続されるノーマルクローズのＰＮＰ型のトランジスタと
を備える半導体装置。
【請求項９】
請求項１ないし８のいずれかに記載の半導体装置と、
印刷記録材を収容するための収容部と
を備える印刷記録材収容体。
【請求項１０】
請求項１ないし５のいずれかに記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記電源端子と接続される制御装置側電源端子と、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記制御装置側電源端子への電力の供給を行う電力供給部と、
前記電力供給部による電力供給の開始時に、前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置に対して電力供給がなされているか否かを判定する接続判定部と
を備える制御装置。
【請求項１１】
請求項６または７に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記半導体装置に対して該半導体装置を特定する識別情報を含むデータを出力することにより、前記半導体装置へのアクセスを行うアクセス実行部と、
前記アクセス実行部によるアクセスの開始時に、前記電位差検出部により検出される電位差の変動に基づいて、当該制御装置に装着された半導体装置が所望のものであるか否かを判定する接続判定部と
を備える制御装置。
【請求項１２】
請求項８に記載の半導体装置が装着され得る制御装置であって、
前記半導体装置の装着時に前記入力端子と接続される制御装置側入力端子と、
前記半導体装置の装着時に前記出力端子と接続される制御装置側出力端子と、
前記制御装置側入力端子に所定のインピーダンスを介して電力を供給する電力供給線と、
前記制御装置側入力端子と制御装置側出力端子との間の電位差を検出する電位差検出部と、
前記電位差検出部により検出される電位差の変動に基づいて、前記半導体装置が当該制御装置に装着されたか否かを判定する接続判定部と
を備える制御装置。
【請求項１３】
請求項１０ないし１２のいずれかに記載の制御装置であって、
前記半導体装置は、印刷記録材を収容するための収容部を備える印刷記録材収容体に備えられ、
前記印刷記録材を用いた印刷を行う印刷装置である制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１５１４７５（Ｐ２００９−１５１４７５Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２７６７７（Ｐ２００７−３２７６７７）
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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