【課題】クロック信号線がデイジーチェーンで配線された複数のメモリに対して、リード（read）動作の制御を行なう場合において、複数のメモリから出力されたデータ信号の入力時間を容易に揃えることを目的とする。
【解決手段】ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、クロック信号線を介してクロック信号を供給することにより、リード／ライト動作の制御を行なうメモリ制御回路１２であって、複数のメモリに対応してそれぞれ、ライト動作時において、メモリに出力するデータストローブ信号ＤＱＳを、ライトレベリング機能を用いて設定された第１遅延時間だけ遅延させる第１可変遅延部ＤＷと、リード動作時において、メモリから入力されるデータ信号ＤＱを、第１遅延時間に基づいて設定された第２遅延時間だけ遅延させる第２可変遅延部ＤＲとをそなえることを特徴とする。 （もっと読む）

メモリ・システムにおける指定されたポイント間の全体の時間遅延が一定に維持されるように、メモリ・モジュール間のデータの伝送時間が管理される、メモリ・システムについて説明される。多数のレーンのバスの各レーンを別個に管理することができ、中間モジュールにおいてスキュー除去する必要なしに、宛先モジュールにおいてデータフレームを評価することができる。バス・シリアル・データ速度の１つ又それ以上の約数でモジュールを通してデータ経路を作動させ、受信されたデータのサンプリング・ポイントを選択し、温度変化又は時間経過に起因する時間遅延の変動を調整することによって、データを経路指定するためのスイッチを有するモジュールを通したデータの伝播における時間遅延が低減される。 （もっと読む）

【課題】スイッチングするデータのタイミングを分散させることにより同時スイッチングによる誤動作を防止し、誤動作防止のために必要であった電源線・グラウンド線の面積増大を、もしくは電源電圧値の増大を防ぐことが可能であるメモリアクセス回路及びアクセス方法を提供する。
【解決手段】２個以上のメモリ回路１、２と複数のリクエスタ回路７〜９を有し、複数のリクエスタ回路７〜９を調停する調停回路３を備えるメモリアクセス回路１１において、複数のリクエスタ回路７〜９のうちの２つから一のメモリ１へのアクセス１３の位相と他のメモリ２へのアクセス１５の位相が互いにずれた関係となるよう制御する手段１０を有する。アクセス１３、１５は、反転関係にあるクロックと１８０度の位相差のデータで構成される。 （もっと読む）

メモリデバイス（図３）を動作させるための方法が開示され、この方法は、複数のクロック周期（１００）を含むタイミング信号を提供するステップ、アクティベート信号（１０２）を提供するステップ、およびバンクアドレス信号（１０４、１０６）を提供するステップを含む。アクティベートコマンド（ＡＣＴ、１０２）は、クロック周期の各第一の期間に実行され、バンクアドレス信号は、クロック周期の第一の期間のうちの最短でも一部の間ハイである。一実施形態においては、アクティベート信号の第一の期間は、最短でも４クロック周期であり、バンクアドレス信号は、最短でも１クロック周期である。行デコーダおよびアクティブドライバを有するメモリデバイスも提供される。
（もっと読む）

【課題】 メモリデータバス上の効率を改善する。
【解決手段】 アクセスサイクルの異なる複数のメモリデバイスにデータの読み書きを行うメモリコントローラにおいて、複数のメモリデバイスに対するメモリアクセス要求を保持する。保持されたメモリアクセス要求をメモリデバイスに発行する際に、メモリコントローラと各メモリデバイスとの間の配線遅延を示す配線遅延情報に基づき、メモリアクセス要求を発行する順序を制御する。 （もっと読む）

【課題】製品に応じたカスタマイズ設計を必要とせず、汎用性を持たせたＤＱＳ信号のマスク動作を実現する。
【解決手段】ＤＱＳ検出回路１３は、ＲＡＭ１１から出力されるＤＱＳ信号のプリアンブルを検出する。アップダウンカウンタ１４は、ＤＱＳ信号の継続長を表すＤＱＳＥＩＮ信号がアクティブである期間におけるクロック信号ＣＬＫの数をカウントアップし、データリード要求に対応するプリアンブル後のＤＱＳ信号の立ち下がりエッジの数をカウントダウンし、カウント値が０となることを検出する。フリップフロップ回路ＦＦ２は、カウント値が０となった場合にマスク信号ＭＳをローレベルとする。ＡＮＤ回路ＡＮＤ２は、ＤＱＳ信号をマスク信号ＭＳでマスク可能とする。 （もっと読む）

【課題】適切な動作保証を行うことができる動作保証システムを提供する。
【解決手段】動作保証システムは、デコーダ回路１１、比較回路１２、ＣＰＵ回路１３、周波数調整回路１５およびＤＱ調整回路１７を含む。比較回路１２は、デコーダ回路１１から入力されるテストデータ信号と外部から入力される期待値データ信号とを比較し、デコーダ回路１１の出力エラーの有無を検出する。ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。また、ＣＰＵ回路１３は、それら変化される種々の条件下において比較回路１２の検出結果を取得する。そして、ＣＰＵ回路１３は、上記種々の条件と上記出力エラーの有無との関係に基づいて、外部メモリ２１０に入力されるクロック信号ＣＬＫの適切な周波数を判定する。 （もっと読む）

【課題】メモリデバイスのタイミングを補償する装置及び方法を提供する。
【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリコアタイミング信号は、正しいメモリコアオペレーションを確保するためにタイミング制約を有する。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。 （もっと読む）

【課題】複数のランクが備えられたメモリモジュール及びメモリシステムにおいて、別途のチップ選択信号ピンを備えることなく各ランクを選択する。
【解決手段】開示されたメモリモジュールは、外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含む複数のランク、及びランク内に備えられ、第１ピングループの信号を用いてランクごとに各々異なるランクピン信号を提供するランク選択部を含む。 （もっと読む）

【課題】 メモリマクロが搭載される半導体集積回路の設計期間および設計コストを削減する。
【解決手段】 インタフェース変換マクロは、コントローラから出力されるシステムインタフェース仕様に従った信号を、メモリインタフェース仕様に従った信号に変換し、メモリマクロに出力するとともに、メモリマクロから出力される信号を、システムインタフェース仕様に従った信号に変換し、コントローラに出力する。インタフェース変換マクロによりシステムインタフェース仕様およびメモリインタフェース仕様を相互に変換することにより、システムインタフェース仕様が異なる場合にも、半導体集積回路に共通のメモリマクロを搭載できる。したがって、システムを設計する際に、半導体集積回路の設計検証時間、評価時間および試験時間を短縮できる。この結果、半導体集積回路の設計期間および設計コストを削減できる。 （もっと読む）

【課題】
本発明は、リードデータストローブのマスク及びゲーティングの時点において、リードデータストローブがＨｉ−Ｚ状態となることを防止する信号マスキング回路及び半導体集積回路を提供することを目的とする。
【解決手段】
リードデータストローブの論理"Ｌ"の期間を検出し、その期間が所定の期間であるときはゲーティング信号を発生する検出回路と、遅延リードデータストローブ信号発生回路と、遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、を有する信号マスキング回路。
（もっと読む）

【課題】バスのプロトコルに応じてデータ信号を変換する場合にメモリ資源の浪費を抑制する。
【解決手段】データ信号処理装置は、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、第１のバス上に伝送される第１のデータ信号を第２のバス上に伝送される第２のデータ信号に変換する変換部と、を備える。変換部は、第１のバスを介して第１のデータ信号の供給を受け、第１のデータ信号の供給に同期して、第２のバスに前記第２のデータ信号を出力する。 （もっと読む）

【課題】メモリへデータを書き込んでいる最中に、任意のタイミングで発生するシステムリセットからメモリのデータ内容を確実に保護する必要があった。
【解決手段】外部から入力されるリセット信号に基づいてデータ記憶回路へのアクセスを制御するリセット時のアクセス制御回路１００であって、前記リセット信号を、基準クロックと同期させた同期リセット信号を出力する同期部１１０と、前記同期リセット信号に基づいて前記データ記憶回路へのアクセスを禁止するタイミングを検出し、検出したタイミングから前記リセット信号に基づくリセット処理を開始するまで期間であって、かつ、前記アクセスを禁止する前に発生したアクセスに必要な時間を保証する期間、前記データ記憶回路へのアクセスを禁止する制御信号を出力する制御信号生成部１２０と、を備える （もっと読む）

【課題】 データ転送及びデータ処理をスムースに行なうための予備動作を実現可能なデータ転送制御方法及びその装置とシステムを提供する。
【解決手段】 ＣＰＵを内蔵し、主メモリとデータ処理用の処理手段との間のデータ転送を制御するデータ転送制御装置で、主ＣＰＵからの処理手段でのデータ処理の指示を受けて、データ転送とデータ処理を制御するプログラムを主メモリからロードし、プログラムに従ってデータ転送記処理手段に指示し、データ処理を処理手段に指示し、処理手段からのデータ転送又はデータ処理の完了を通知する信号を受けて、次のデータ転送の準備を行なう。 （もっと読む）

【目的】データ選択効率を向上させるために、異なるtRRD timeを利用して異なるメモリーグループ中の行を選択する時間間隔を短縮するメモリーおよびメモリーを操作する方法を提供する。
【解決手段】メモリーとその操作方法とを提供する。この発明は、メモリーのメモリーバンクを複数のメモリーグループに分け、そのうち、各メモリーグループがメモリーグループ中の対応するメモリーバンクに対して操作電圧を提供するための独立した駆動電力を有する。この発明は、外部グループ間隔および内部グループ間隔という２つのtRRD時間を明記する。内部グループ間隔は、メモリーグループ中のメモリーバンクの１行を選択して同一メモリーグループ中の他の１行を選択する間の最小時間間隔であるとともに、外部グループ間隔は、メモリーグループ中のメモリーバンクの１行を選択して異なるメモリーグループ中の他の１行を選択する間の最小時間間隔である。更に、外部グループ間隔は、内部グループ間隔より短い又は等しいものである。 （もっと読む）

【課題】差動インタフェースを備える不揮発性メモリ装置において、スタンバイ時の省電力化とコマンドへの即時応答を両立すること。
【解決手段】不揮発性メモリ装置２００はシングルエンドＩＦ部２０４と差動ＩＦ部２０５とを備え、差動方式を用いてホスト装置１００と通信する場合において、スタンバイ時には差動ＩＦ部２０５の電流源をＯＦＦしスタンバイ電流を低減するとともに、ホスト装置１００からの差動信号のコマンド入力をシングルエンドＩＦ部２０４で受信する。 （もっと読む）

【課題】データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるメモリインタフェース回路を提供すること。
【解決手段】遅延回路３５はデータストローブ信号ＤＱＳを遅延させて遅延信号Ｄ１を出力する。アンド回路３６は、その遅延信号とデータストローブ信号ＤＱＳとを論理積演算し、その演算結果を第１のストローブ信号ＤＱＳｄとして出力する。インバータ回路３７は、第１のストローブ信号ＤＱＳｄを入力し、その第１のストローブ信号ＤＱＳｄと相補な第２のストローブ信号Ｄｄｘを出力する。第１ＦＦ３２は、第１のストローブ信号ＤＱＳｄに基づいてデータＤＱをラッチし、第２ＦＦ３３は、第２のストローブ信号Ｄｄｘに基づいてデータＤＱをラッチする。 （もっと読む）

【課題】データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置における通信速度の向上および半導体記憶装置の駆動電力を低減すること。
【解決手段】半導体記憶装置２０の制御装置１０は、装置内部にトランジスタＴ１によって動的にオン・オフ可能な第１のプルアップ抵抗Ｒ１を備えている。トランジスタＴ１は、データ読み出しクロックに同期して出力されるプルアップ抵抗制御信号ＣＴＬによってオンされ、装置側データ信号線ＤｄＬの信号レベルは電源電位ＶＤＤまでプルアップされる。この結果、半導体記憶装置２０の記憶素子２２からデータ（ハイ）を読み出した際に、装置側データ信号線ＤＬｄのレベルは直ちにハイレベルを示すことが可能となり、データ信号のレベル変化を高速化できる。 （もっと読む）

【課題】 回路面積および消費電力を削減することならびに遅延回路の遅延量を最適とすることが可能な自動遅延制御回路の提供。
【解決手段】 自動遅延制御回路８はカウンタ６のカウンタ値に応じて遅延量が段階的に増加する可変遅延回路３、４を備える。可変遅延回路３にはデータストローブ信号ＤＱＳ０が入力され、この信号が入力されるたびにカウンタ６がカウントアップを行う。信号ＤＱＳ０と可変遅延回路３から出力される信号ＤＤＱＳとの位相差が１８０°となるとＦ／Ｆ５によりカウントアップは停止される。可変遅延回路４にもデータストローブ信号ＤＱＳ０が入力されるが、この回路にはカウンタ６のカウンタ値の１／２が入力される。よって、データストローブ信号ＤＱＳ０と信号ＤＤＱＳとの位相差が１８０°となったとき、データストローブ信号ＤＱＳ０と信号ＤＱＳ１との位相差は９０°となる。 （もっと読む）

【課題】高速に動作するメモリに対応可能で、高周波回路を削減し、ノイズ発生を抑制することが可能で、しかも電力消費量を削減することが可能なメモリ制御装置を提供する。
【解決手段】メモリコントローラ２１は、メモリクロックの1/2^N周波数（Nは2以上の整数）で動作し、メモリを制御する各メモリ制御信号を2^N相発行し、ライトデータを2^M相（Mは2以上の整数）で発行し、メモリインターフェース回路２２は、メモリクロック周波数に同期するよう2^N相のメモリ制御信号を１相に、2^M相のライトデータを１相に変換し、メモリからのリードデータを１相から2^M相に変換する。 （もっと読む）