マイクロコントローラに基づフラッシュメモリデジタルコントローラシステムくのために使用されるコマンドデコーダは、ユーザからのコマンドを解釈し、コマンドの優先順位およびコマンドモードを管理するための主要ユーザインターフェースとして機能するコマンドデコーダ等、複数のサブシステムを含む。また、コマンドデコーダは、プログラムバッファ、バースト読み込みモジュール、レジスタクロック、マイクロコントローラ等の他のサブシステムによって使用されるアドレス、データ、オペコード、および種々のフラグレジスタを含む重要な情報を格納する。さらに、コマンドデコーダは、クロック同期論理を含み、マイクロコントローラのスリープ機能を制御し、テストモードコントローラとして機能する。
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【課題】 電源電圧が異なる半導体記憶装置のいずれを接続した場合でも、その適切なアクセス動作を保証し得るメモリインターフェース回路を提供する。
【解決手段】 本発明は、半導体記憶装置とこの装置をアクセスするアクセス装置との間に設けられたメモリインターフェース回路に関する。そして、半導体記憶装置への出力信号を送出する出力バッファ手段の前段に設けられた出力側レジスタ手段へのクロック位相、及び、半導体記憶装置からの入力データを受信する入力バッファ手段の後段に設けられた入力側レジスタ手段へのクロック位相の少なくとも一方を、クロック位相変化手段によって選定させることを特徴とする。 （もっと読む）

【課題】メモリへの書込みを高速化することが可能なメモリコントローラ及び書込み制御方法を提供する。
【解決手段】メモリコントローラ２００は、ＣＰＵ１００などの外部から入力されたライトデータｗｄａｔａを一時保持する複数のバッファ２２１ａ〜２２４ａと、複数のバッファ２２１ａ〜２２４ａ全てにライトデータｗｄａｔａが格納される前に、外部から入力されたメモリ３００へのライトアクセス（コマンドｗｒｉｔｅ、アドレスａｄｄｒ）に基づいてメモリ３００における所定記憶領域のＲｏｗアドレスをアクティブにするためのコマンドＡＣＴを発行するコマンド制御部２１０とを有する。 （もっと読む）

【課題】本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。
【解決手段】メモリ・インタフェース部は，複数個のタイミングの書き込み・読み出しパターンを発生する書き込み・読み出しパターン発生回路を備え，メモリに対して順番に発生するパターンを変更してアクセスすることにより最適なアクセス・タイミングを認識する書き込み・読み出し試験部と，メモリアクセス信号を異なる複数のアクセス・タイミングの書き込み・読み出しのアクセス・タイミングに変換する複数の変換回路を含むインタフェース変換部を備え，書き込み・読み出し試験部により認識した結果により，インタフェース変換部の中の書き込み・読み出しの変換回路を選択するよう構成する。 （もっと読む）

【課題】 同期型メモリへのアクセスタイミングの不整合を検出することができるメモリコントローラを提供する。
【解決手段】 第１の処理から第２の処理までに要求されるクロック信号ＣＬＫのサイクル数を記憶する要求サイクル数記憶部４２と、ＳＤＲＡＭ２へのアクセスにおいて第１及び第２の処理を検出する検出部４３と、検出部４３によって第１の処理が検出されてから第２の処理が検出されるまでのクロック信号ＣＬＫのサイクル数を計数する計数部４４と、計数部４４の計数値と要求サイクル数記憶部４２のサイクル数とを比較することにより、ＳＤＲＡＭ２へのアクセスがアクセス手順に適合しているか否かを判定する判定部４５と、判定部４５によりＳＤＲＡＭ２へのアクセスがアクセス手順に適合していないと判定された場合にエラーの発生を通知する接続端子７１とを備えた。 （もっと読む）

【課題】データと該データをサンプリングするためのストローブ信号の位相関係が入力と出力で異なるインタフェースにおいて、ループバック試験を可能とする。
【解決手段】入力側の位相シフト３０とサンプリング回路４０をテストするために、出力側の位相シフト回路２０においてＤＱとＤＱＳの位相をそろえて出力し、ＤＱＳは位相シフト回路３０で９０度シフトされ、サンプリング回路４０でＤＱがサンプルされる。出力側機能をテストするために、入力側のＤＱＳの位相シフトしないように位相シフト回路３０を制御し、出力側の位相シフト回路２０は、データサンプリングクロックの位相シフトを９０度に設定し、ＤＱＳの位相シフトは１８０度固定とし、サンプリング回路４０は、ループバックされたＤＱを９０度位相をシフトされたＤＱＳでサンプルする。 （もっと読む）

【課題】シーケンシャルＲＯＭインターフェースを具備するホストシステムをＮＡＮＤ型フラッシュメモリーにアクセス可能に改良すること、及び、該改良されたホストシステムからアクセス可能なＮＡＮＤ型フラッシュメモリーデバイスの提供。
【解決手段】ホストシステムのシーケンシャルＲＯＭインターフェースにＷａｉｔ信号入力部を設け、前記Ｗａｉｔ信号入力部にＷａｉｔが挿入されている間、アクセス対象に対するデータ読み出し信号の送出を待機するよう構成した。また、ＮＡＮＤ型フラッシュメモリーデバイスを、コントローラとＮＡＮＤ型フラッシュメモリーとで構成し、コントローラには、Ｗａｉｔ信号出力端子を有するシーケンシャルＲＯＭインターフェースを設けた。 （もっと読む）

本発明は、１つ以上のシステム関連状況に性能を適応させる不揮発性メモリシステムを提供する。メモリが、動作を完了するために割り当て時間を超過する必要がある状況が生じた場合、メモリは、充分迅速に動作を完了するため、通常の動作モードから高性能モードへ切り替わることができる。これと反対に、信頼性が問題となる（部分的なページプログラミングのような）状況が生じた場合、コントローラは高い信頼性モードへ切り替わることができる。どちらの場合でも、トリガーされるシステム状況が通常に戻った後、メモリは通常の動作に戻る。このような状況の検出を、プログラミングおよびデータ再配置動作の両方に用いることができる。例示的な実施形態は、ファームウェアプログラマブル性能に基づく。
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【課題】 アクセス要求されていないデータへのアクセスによるサイクル数の増大を抑制する情報処理システム及びメモリ制御装置を提供する。
【解決手段】 第１のメモリ群Ｇ１と第２のメモリ群Ｇ２とにグループ化されたメモリＭ₀〜Ｍ_n-1と、メモリＭ₀〜Ｍ_n-1に対するアクセス要求を出力するデータ処理装置１０と、アクセス要求に含まれる第１のアドレスＡを用いて第２のアドレスｆ（Ａ）を算出するアドレス算出回路２１、及び第１のアドレスＡによりアクセスされる第１のメモリ群Ｇ１の動作を制御する第１の制御コマンドＣｍｄ（Ａ）及び第２のアドレスｆ（Ａ）によりアクセスされる第２のメモリ群Ｇ２の動作を制御する第２の制御コマンドＣｍｄ（ｆ（Ａ））を互いに異なるサイクルに出力する制御部２２を含むメモリ制御装置２０とを備え、メモリ制御装置２０によってメモリＭ₀〜Ｍ_n-1とデータ処理装置１０間のデータ転送が制御される。 （もっと読む）

【課題】フラッシュメモリ１１１へのデータの書き込み処理と、データ消去済の空きブロックを確保するコピー処理を平行して実施する場合、ホスト１００からメモリーカード１１０にデータを転送する際に極端に長い幅のビジー信号がホスト１００に返され、タイムアウトが生じる問題があった。
【解決手段】コピー処理と並行してホスト１００からバッファメモリ１１４にデータを転送する際、バッファメモリ１１４が、コピー処理後にフラッシュメモリ１１１に書き込むべきデータを受信した時点又はその直前に、カードコントローラ１１３からホストＩ／Ｆ１１５にビジー延長設定信号２０１を出力することにより、それ以後発信するビジー信号の幅を延長してタイムアウトの発生を防止する。 （もっと読む）

【課題】 外付けの同期型メモリ部に接続される端子数を削減することが可能なメモリ制御装置を提供する。
【解決手段】 セレクタ１９は、システムクロック信号ＳＹＳＣＬＫが「Ｌ」レベルのときには、メモリコントローラ１７の出力信号／ＣＳ＃１，ＢＡ＃１［１：０］，Ａ＃１［１３：０］，／ＲＡＳ＃１，／ＣＡＳ＃１，／ＷＥ＃１を選択し、システムクロック信号ＳＹＳＣＬＫが「Ｈ」レベルのときには、メモリコントローラ１８の出力信号ＣＳ＃２，ＢＡ＃２［１：０］，Ａ＃２［１３：０］，／ＲＡＳ＃２，／ＣＡＳ＃２，／ＷＥ＃２を選択する。そして、選択した信号を共通制御信号として共通端子群２２を介してＤＤＲ−ＳＤＲＡＭ部２，３に与える。 （もっと読む）

【課題】メモリのアクセスタイミングをウエイト挿入におけるよりも高精度に調節できるメモリ制御方法およびこれを実施する情報処理装置を提供する。
【解決手段】読み出しタイミングが一定となるようにメモリ同期クロックとサンプリングクロックとの位相差を一定にした状態で、メモリ同期クロックの位相調節パラメータを変更しながら各パラメータによるメモリ同期クロックでメモリアクセスを行って、書き込みアクセスが成功したパラメータ範囲からメモリ同期クロックの位相調節パラメータの設定値を算出し、その算出した設定値にメモリ同期クロックの位相調節パラメータを設定した状態で、サンプリングクロックの位相調節パラメータを変更しながら各パラメータによるサンプリングクロックでメモリアクセスを行って、読み出しアクセスが成功したパラメータ範囲からサンプリングクロックの位相調節パラメータの設定値を算出する。 （もっと読む）

データ処理装置は、それぞれ独自の周期的なクロック信号の制御下で動作する複数の処理回路を含み、この結果、前記クロック信号は、異なる周波数を持つことができ、及び／又は自律的であることができる。前記複数の処理回路はそれぞれ、メモリアクセス要求を出力する出力部を持ち、前記メモリアクセス要求は、特定のプロセッサのクロック信号により定められた有効持続期間だけ前記出力部に残る。多重化回路は前記メモリに対するアクセス要求を多重化する。前記メモリは、先行するアクセス要求の受容の後に続いてアクセス要求を受容することができる前に、最小メモリ繰り返し周期を必要とする。前記処理回路のクロック周期は、前記最小メモリ繰り返し周期より長い。タイミング回路は、第１のデータ処理回路からの各特定のアクセス要求が受容される受容時点を選択する。前記特定の要求が受容される時点は、常に、前記特定のアクセス要求が行われる有効持続期間内である。前記タイミング回路は、前記有効持続期間内で前記受容時点の位置を変更し、この結果、前記位置は、他のプロセッサからのアクセス要求をこの前に受容する余地を与えるために遅延される。この後に、前記第１のデータ処理回路からの連続したアクセス要求の使用中に連続したステップで前記有効持続期間の開始に向けて前記位置が戻される。
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【課題】 複数のモジュールに、それぞれ複数のDRAMを設け、各DRAMとメモリコントローラ(MC)とをデータ配線及びクロック配線によって接続した構成を有するメモリシステムにおけるクロック／コマンド・アドレス配線と、データ配線とのトポロジーが異なるようなメモリシステムにおいて、データ信号とクロック／コマンド・アドレス信号の送受タイミングが、トポロジーの相違によって互いに異なることに伴う問題を解決することである。
【解決手段】 データ配線を通して与えられるデータ信号と、クロック配線／コマンド・アドレス配線を通して与えられるクロック／コマンド・アドレス信号とは、異なるタイミングでDRAM及びMCにおいて送受されるから、タイミングを整合する回路をDRAM及びMCに設ける。更に、DRAMで、データ信号のクロック信号に対する位相が保持された後、メモリコントローラは周期的にサンプリングクロックを発生し、他方、DRAMでは、位相保持後、サンプリングクロックにしたがって、データ信号の位相を調整する。 （もっと読む）

【課題】 拡張スロットへのメモリモジュールの装着、未装着が信号に影響を及ぼさないようにした負荷制御装置を提供することを目的とする。
【解決手段】 拡張スロットにメモリモジュールが装着されていない場合にメモリモジュールに代わって信号線に負荷を与える擬似負荷手段を備える。また、擬似負荷手段は、コンデンサーなどの所定の電荷容量を持った部品を用いることができる。負荷制御装置は、拡張スロットにメモリモジュールが装着されているか否かを検知し、装着されていない場合は、拡張スロットに導出された信号線を擬似負荷手段につなぐ。これにより、拡張スロットにメモリモジュールが装着されていなくても信号線に負荷がかかる。 （もっと読む）

単方向リンクを利用するメモリ・インターフェース装置および方法。メモリ装置のある実施形態は、第１の単方向リンクから第１の信号を受信して前記第１の信号を第２の単方向リンク上に再駆動する第１の再駆動回路と、第３の単方向リンクから第２の信号を受信して前記第２の信号を第４の単方向リンク上に再駆動する第２の再駆動回路と、前記第１の再駆動回路に結合されたメモリ素子またはインターフェースとを含みうる。ある方法の実施形態は、メモリ・コントローラからの第１の信号を第１の単方向リンクを通じてメモリ・モジュールに送信し、前記第１の信号を選択的に前記第１のメモリ・モジュールから第２のメモリ・モジュールに第２の単方向リンクを通じて再駆動し、第２の信号を前記第１のメモリ・モジュールから前記メモリ・コントローラに第３の単方向リンクを通じて送信することを含みうる。
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少なくとも１つのアドレスバスを通じてメモリ装置のデータをアドレッシングするステップと、少なくとも１つのコマンドバスを通じて少なくともメモリ装置へ及びメモリ装置からのデータフローを制御するステップと、少なくとも１つのデータバスを通じてメモリ装置へ及びメモリ装置からデータを転送するステップと、を含む、メモリ装置に記憶されるデータにインターフェイスを通じてアクセスする方法であり、コマンドバス上のコマンドがインターフェイスに接続されたメモリ装置のタイプに応じて調整される。
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【課題】 DDR2−SDRAMのデータストローブ信号をマスクするマスク信号を生成して、DDR2−SDRAMのグリッジノイズ耐性を改善するメモリインターフェイス制御回路を提供する。
【解決手段】 メモリインターフェイス制御回路は、ＤＲＡＭから入力されるデータストローブ信号DQSと読出し開始のタイミングを示す読出しタイミング信号CHKPREとからマスク解除基本信号Ｍ０を生成するマスク解除信号生成部と、マスク解除基本信号Ｍ０とＤＲＡＭの読出しモードを示す読出しモード信号ＲＥとからマスク信号DQEを生成するマスク解除信号生成部と、データストローブ信号DQSを遅延した遅延データストローブ信号DQS1とマスク信号DQEとから内部データストローブ信号DQS2を生成するストローブ信号生成部とを備え、内部データストローブ信号DQS2がＦＩＦＯ回路１１のデータ入力に利用される。 （もっと読む）

【課題】 リフレッシュ動作を必要とするダイナミックＲＡＭが複数接続された場合、全てのダイナミックＲＡＭに供給される電流量を平滑化してピーク電流を減少させることが可能なメモリ制御装置及びメモリ制御方法を提供すること。
【解決手段】 システムＬＳＩ１０３には、メモリ制御装置１０４が搭載されている。メモリ制御装置１０４は、ＳＤＲＡＭ１０１、１０２に対してリフレッシュコマンドを発行するタイミングをずらすように調整し、リフレッシュ動作が行われていないＳＤＲＡＭに対し、リードアクセス、ライトアクセス及びパワーダウン（省電力制御）を可能にする。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）