【課題】不揮発性半導体メモリとメモリコントローラとの間に位置する領域であって、基板の他の領域に比較して高温になる領域の温度を測定することができる不揮発性半導体メモリドライブを提供する。
【解決手段】不揮発性半導体メモリドライブ１０は、基板１００と、基板１００上に設けられた複数の不揮発性半導体メモリと、基板１００上に設けられて複数の不揮発性半導体メモリの動作を制御するメモリコントローラ１０３と、メモリコントローラ１０３と不揮発性半導体メモリとの間に設けられた温度センサ１０１とを備え、メモリコントローラ１０３は、温度センサ１０１により検出された温度が規定値を超えているとき、外部からの要求に対し、複数の不揮発性半導体メモリから読み出したデータを外部に転送する際の転送速度、又は自己と複数の不揮発性半導体メモリとの間でのデータの転送速度を低下させる。 （もっと読む）

【課題】レシーバの終端抵抗値やドライバのオン抵抗の決定の最適化を図り、且つ、該決定の工数を削減する半導体装置、システム、方法の提供。
【解決手段】、伝送信号のＤＣ電圧レベルとＡＣ電圧の振幅の一端のレベルを一致させるように、レシーバの終端抵抗値（ＲＴＴ）やドライバのオン抵抗Ｒｏｎを調整する。 （もっと読む）

【課題】入力信号を取り込むタイミングのずれを補正すること。
【解決手段】ＤＬＬ回路３１は、データストローブ信号ＤＱＳに基づいて、その信号ＤＱＳを遅延させた遅延信号ＤＱＳｄを生成する。遅延信号ＤＱＳｄは、位相（タイミング）が互いに異なる複数の遅延信号Ｓ（−ｎ）〜Ｓ（０）〜Ｓ（＋ｎ）を含む。ラッチ回路３２は、複数の遅延信号Ｓ（−ｎ）〜Ｓ（０）〜Ｓ（＋ｎ）によりデータＤＱをラッチした複数のラッチデータＤ（−ｎ）〜Ｄ（＋ｎ）を出力する。位相調整回路３３は、複数のラッチデータＤ（−ｎ）〜Ｄ（＋ｎ）に基づいて、データＤＱの第１遷移と第２遷移とを判定し、第１遷移と第２遷移とに応じた期間の中心タイミングを、基準遅延信号Ｓ（０）のタイミングを近づけるように、ＤＬＬ回路３１の遅延時間を調整する。 （もっと読む）

【課題】従来のインタフェースの機器との接続互換性を保ちつつ、データ転送速度を向上できるメモリデバイスおよびメモリデバイス制御装置を提供する。
【解決手段】メモリデバイス１０３とホスト装置１０１の間に介在するメモリデバイス制御装置１０２は、クロック信号に同期してメモリデバイスとの間でデータを転送するデータ転送手段１２３を備える。データ転送手段１２３は、クロック信号の立ち上がりエッジ及び立下りエッジの一方に同期してデータを転送するシングルエッジ同期モード、または、立ち上がりエッジと立下りエッジとの双方に同期してデータを転送するダブルエッジ同期モードに対応する。メモリデバイス１０３がバスマスタとして動作してデータ転送を行う際、データ転送手段１２３はメモリデバイスに対してダブルエッジ同期モードでデータ転送を行う。 （もっと読む）

【課題】画像処理装置におけるメモリの動作を制御するためのメモリパラメータの設定を自動で行う際、パラメータの再設定が必要な状況で実施できるようにし、継続的に最適な動作状態を保証する。
【解決手段】メモリの動作に影響する環境の変化（メモリの周囲温度、メモリの作動回路への供給電圧、省エネ遷移など）を捉えるために画像処理装置の動作状態を監視し、監視結果をもとに、設定されたメモリパラメータの適応性の有無を判定し（Ｓ１０６）、この判定により適性が否定される場合に、再設定を実行する（Ｓ１０７）。本発明によると、予め定められた一定期間毎に再設定を行う従来法のように必要な状況で再設定を行わない場合が生じることがなく、最適な動作状態を保証することができる、 （もっと読む）

【課題】セルフリフレッシュ・モードのためのメモリ・デバイス制御を提供する。
【解決手段】メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３ ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。メモリ・コントローラをパワーダウンするために、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは終端電圧をローに駆動し、パワー・モジュールはメモリ・コントローラをパワーダウンする。通常の動作を再開するために、パワー・モジュールはメモリ・コントローラをパワーアップし、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは、終端電圧をパワーアップする。 （もっと読む）

【課題】制御部とデバイス部との間でデータを適切に送受可能にする。
【解決手段】電子機器１は、第１信号ＡＤＤＲと、第１信号ＡＤＤＲを認識するためのタイミングを規定する第１タイミング信号ＷＲとを出力する制御部１７と、第１信号ＡＤＤＲが入力され、入力された第１信号ＡＤＤＲを所定時間保持した後に出力する保持部４１と、制御部１７と保持部４１とを接続し、第１信号ＡＤＤＲを伝送する信号線２１と、第１タイミング信号ＷＲが入力され、第１タイミング信号ＷＲのタイミングを調整する第１タイミング調整部４２と、保持部４１から出力される第１信号ＡＤＤＲと、第１タイミング調整部４２によりタイミングが調整された第１タイミング信号ＷＲ＿ＤＬＹとが入力され、入力された第１タイミング信号ＷＲ＿ＤＬＹに基づいて入力された第１信号ＡＤＤＲを認識するデバイス部とを有する。 （もっと読む）

【課題】単一の読出し動作でDQSイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法を提供する。
【解決手段】先ずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のDQSイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたDQS信号の第1のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、DQSイネーブル信号を調整して変動を補正し、DQSプリアンブルの中央に合わせた位置に保つことができる。 （もっと読む）

【課題】 データストローブ信号に異常が生じた場合であっても、データ要求元がメモリからデータを読み出すことが可能であり、かつ、データ要求元がデータ受取時にデータストローブ信号の異常を認識可能なメモリ制御システム、メモリ制御方法、メモリ制御手段およびメモリ制御手段における制御方法を提供する。
【解決手段】 本発明のメモリ制御システムは、記憶手段とデータ要求元とメモリ制御手段とを備える。データ要求元は、記憶手段に対して読み出し要求を行う。メモリ制御手段は、記憶手段からのデータの読み出し完了を示す通常データストローブ信号を記憶手段から所定時間内に受信しない場合に、擬似的なデータストローブ信号である擬似データストローブ信号を生成し、擬似データストローブ信号に基づき記憶手段からの読み出しデータをデータ要求元に送信するとともに、通常データストローブ信号に異常が生じた旨を示すエラー情報をデータ要求元に送信する。 （もっと読む）

【課題】メモリバッファを用いることなく、各チャネルにかかる負荷が低減されたメモリモジュールを提供する。
【解決手段】モジュール基板１８０と、モジュール基板１８０に搭載されたメモリチップＭＣ_１０１〜ＭＣ_１７２と、メモリチップＭＣ_１０１〜ＭＣ_１７２にそれぞれ個別に接続され、リードデータ又はライトデータが伝送されるデータ入出力配線ＤＱＬ１〜ＤＱＬ７２とを備える。メモリチップＭＣ_１０１〜ＭＣ_１７２の数は、データ入出力配線ＤＱＬ１〜ＤＱＬ７２を介して同時に伝送されるリードデータ又はライトデータのビット数と等しい。このように、複数のデータ入出力配線がそれぞれ個別のメモリチップに接続されていることから、メモリバッファを用いることなく、各チャネルにかかる負荷を低減することが可能となる。 （もっと読む）

【課題】システムが動作中であっても、さらには、小型化・高速化を要する環境下であっても、安定した同期型データ転送の実現が可能な同期型データ転送システムを提供する。
【解決手段】例えばメモリ２からデータ転送用クロック３２に同期させてデータ・バス３１ａを介してデータを転送する際に、データ転送要求受付後最初のデータをメモリコア２２から取り出すまでのデータ出力待ち時間を利用して、遅延時間測定データ格納部２３に格納している遅延時間測定データ２３ａ〜２３ｃをデータ・バス３１ａに送信することにより、制御ＬＳＩ１０の遅延時間測定部１２にてデータ・バス３１ａの遅延時間を測定し、遅延調整制御部１７は、測定した遅延時間に基づいて、データ・バス３１ａを介して転送されてくるメモリコア２２からのデータを取り込むためのデータ取り込みタイミングを調整して、メモリコントローラ１１に供給する。 （もっと読む）

【課題】数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供する。
【解決手段】第１回路２００は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路２１０と、第２回路からの読み出しまたは書き込み指示を受けて、アドレス信号に応じてデータ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生によりデータ記録回路への読み出し・書き込み信号を第１レベルに設定しデータ記録回路へのデータの書き込み禁止となるように制御する書き込み読み出し制御回路２３０と、を含む。 （もっと読む）

【課題】消費電力を低減させるとともに、信号品質を維持することが可能なメモリ制御装置及び制御方法を提供すること。
【解決手段】本発明の一態様に係るメモリ制御装置は、ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子に接続可能なメモリ制御装置であり、診断装置２、メモリ終端抵抗制御部７、ＥＣＣ回路８を備える。メモリ終端抵抗制御部７は、複数のメモリ素子毎にＯＤＴを使用とするか未使用とするかを制御するためのＯＤＴ制御信号を出力するＥＣＣ回路８は、複数のメモリ素子から送出されるデータのエラーを検出する。診断装置２は、システム運用中において、ＯＤＴ使用状況及びエラーの情報に基づいて、複数のメモリ素子のＯＤＴ使用設定を切り換える。 （もっと読む）

【課題】起動時にハードウェアの調整を行うシステムにおいて、調整の精度の向上と、システムの起動時間の短縮とを、併せて実現する。
【解決手段】システムの起動時にシステムが正しく動作するようにハードウェアを調整するキャリブレーション実行部１４２と、このキャリブレーション実行部１４２により調整されたハードウェアの設定を示す補正情報を、調整が行われたときの環境条件に対応付けて保持する補正データ保持部１４３とを備える。そして、キャリブレーション実行部１４２は、システムが起動されたときの環境条件に相当する環境条件に対応付けられた補正情報が補正データ保持部１４３に保持されている場合には、ハードウェアを調整する代わりに、保持されている補正情報に基づいてハードウェアの設定を行う。 （もっと読む）

【課題】アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置を提供することである。
【解決手段】本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９を有する。更に、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器４と、比較器４の比較結果１０に基づき、遅延回路３を用いてデータストローブ信号の遅延時間を制御する制御回路３を有する。そして、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。 （もっと読む）

【課題】メモリ制御信号とクロックとの関係を容易に把握することができ、メモリ制御信号とクロックとのセットアップホールドに対するマージンを拡大する。
【解決手段】メモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置であって、前記半導体記憶装置を制御する制御信号を遅延させて、前記半導体記憶装置に出力する位相調整回路と、前記制御信号に応答して前記半導体記憶装置から入力されるデータストローブ信号を監視し、前記制御信号が出力されてから前記データストローブ信号が入力されるまでの応答時間に対応する応答信号を出力するデータストローブ監視回路と、を有し、前記位相調整回路の遅延量は、前記半導体記憶装置に、前記遅延量を順次増加させながら前記制御信号を出力して前記応答信号が出力されるタイミングを監視したときに、前記タイミングが変化した遅延量に対して前又は後にずらした値に設定する。 （もっと読む）

一組のデータビットを１つまたは複数の送信レジスタにクロッキングするよう１つまたは複数のデータクロックと関連する一組の遅延を制御する、一組のデータビットを少なくとも１つの受信レジスタを伝達するよう１つまたは複数のデータストローブを制御する、および／またはスタックダイメモリボールトと関連するダイ上のメモリアレイにアクセスするよう一組のメモリアレイタイミング信号を制御するように動作させるもの等の、システムおよび方法を本明細書に開示する。本明細書のシステムおよび方法はまた、スタックダイメモリボールトと関連する、データアイトレーニング動作および／またはメモリアレイタイミングトレーニング動作を実施するものを含む。 （もっと読む）

特定の一実施形態において、デバイス(102)は、制御電圧を生成するための基準電圧回路(110)を備える。デバイスは、プリセットされた周波数を有する周波数出力信号(328)を生成するように構成されている周波数回路(106)およびプリセットされた周波数に基づいてカウント信号(310)を生成するためのカウンタ(304)を備える。デバイスは、カウント信号を受信し、遅延デジタル出力信号(312)を生成するために結合されている遅延回路(306)およびパルス(130)を生成するためのラッチ(320)も備える。パルスは、書き込みコマンドに応答する最初のエッジ(132)と遅延デジタル出力信号に応答して形成される立ち下がりエッジ(134)とを有する。特定の一実施形態において、パルス幅は、メモリの素子にデータを書き込むことを可能にするように臨界電流を超えるが、所定の閾値を超えない印加電流レベルに対応する。
（もっと読む）

【課題】メモリ動作を決定する複数のパラメータを適切な値に調整する。
【解決手段】複数のパラメータが取り得る値の複数の組み合わせを管理するパラメータ管理部１１ａと、パラメータ管理部１１ａによって管理されている複数の組み合わせを複数のパラメータに順次設定するパラメータ設定部１１ｄと、パラメータ設定部１１ｄによって複数の組み合わせが複数のパラメータに順次設定される都度、メモリ２とメモリコントローラ１２との間のメモリ動作の試験を行い、その試験の判定結果を蓄積するパラメータ試験部１１ｂと、パラメータ試験部１１ｂに蓄積された試験の判定結果に基づいて、複数の組み合わせの中の１組を決定するパラメータ決定部１１ｃと、を備え、パラメータ設定部１１ｄは、パラメータ決定部１１ｃによって決定された複数の組み合わせの中の１組を複数のパラメータに設定する。 （もっと読む）

【課題】メモリ動作時の消費電力を低減することができるメモリ制御回路を提供する。
【解決手段】メモリ制御回路は、メモリとして、例えばＤＤＲメモリの動作を制御するものであり、ＤＤＲメモリのＲＡＳＮ端子，ＣＡＳＮ端子，ＷＥＮ端子，ＡＤＤ端子およびＢＡ端子に入力するそれぞれの信号を出力するスリーステートバッファと、ＤＤＲメモリが動作時に、該ＤＤＲメモリのＣＳＮ端子に入力されるＣＳＮ信号またはこれに対応する当該メモリ制御回路の内部信号に基づいて、スリーステートバッファに入力される出力イネーブル信号を生成する生成回路とを有する。ここで、スリーステートバッファは、出力イネーブル信号がアクティブ状態の期間、動作状態となり、出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることにより、上記課題を解決する。 （もっと読む）