【課題】より高速で動作するシステムに対応すべくデータストローブを改良する。
【解決手段】２種の動作モードを有するメモリ素子１３０／４４０／４５０−１〜１３０／４４０／４５０−８。第一のモードにおいて、データストローブ１７０−１〜１７０−８はソース同期されていて、データの送信中である場合、メモリ素子により駆動される。第二のモードにおいて、メモリ素子はデータストローブを駆動しない。このモードでは、データストローブ信号１７０−１〜１７０−８は、書込データをサンプリングする自由継続クロックとして用いられる。コントローラ１１０／４２５による読込みデータの取得は、システム・クロックからの較正済み内部タイミング基準を用いてコントローラ１１０／４２５により計時される。 （もっと読む）

【課題】常に最適なタイミングでデータストローブ信号の不定期間をマスクすることができるメモリインターフェース回路を提供する。
【解決手段】メモリインターフェース回路は、データストローブ信号のレベル変化を検出してデータの読み取りのタイミングを制御する検出回路と、非マスク期間を除いて検出回路による検出を禁止する読み取りマスク信号を生成する読み取りマスクコントロール回路とを有するとともに、データストローブ信号のレベル変化を検出し、クロック信号に対するデータストローブ信号の遅延値を計算する遅延値計算回路を有する。マスクコントロール回路は、さらに、ＲＥＡＤコマンド送信から所定の時間の後から活性状態の一部のみを含む非マスク期間を除いて、遅延値計算回路による検出を禁止する遅延値計算用マスク信号を生成し、遅延値計算用マスク信号を利用して遅延値計算回路により計算されたデータストローブ信号の遅延値に基づいて、読み取りマスク信号を生成する。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）

【課題】メモリコントローラに対して複数のメモリスロットが並列にバス接続されるメモリシステムの空きスロットからの反射波を抑制する。
【解決手段】
空きスロットに終端基板を挿入する。終端基板は、メモリモジュールの挿入部と同一に構成された挿入部と、挿入部に含まれる複数の信号系接栓の各々に一端が接続され、かつ他端が挿入部に含まれる複数の電源系接栓のいずれかに接続されている複数の抵抗素子とを備える。 （もっと読む）

【課題】メモリから出力される信号の波形を、短時間で最適な振幅に調整する。
【解決手段】ＰＯＳ端末１に搭載されたＣＰＵチップセット２０１は、メインメモリ３０４に対してデータのリード又はライトが要求された場合に、当該メインメモリ３０４から出力されたデジタル信号の波形が、第２の閾値Ｖref2を超えたオーバーシュート又は、第１の閾値Ｖref1を下回るアンダーシュートが発生しているか否かを自動的に判定する複数のオペアンプと、複数のオペアンプのそれぞれでオーバーシュート及びアンダーシュートが発生しないと判定されるまでメインメモリ３０４内部の終端抵抗値を大きい値に切り替える抵抗値切替回路３２１と、を備えたことを特徴とする。 （もっと読む）

【課題】複数のコアチップからそれぞれ出力される複数のリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】複数のコアチップＣＣｉの夫々は、リードコマンドに応答してインターフェースチップＩＦにリードデータを出力するデータ出力回路５４ｏと、リードコマンドを受け付けてからデータ出力回路５４ｏによってリードデータが出力されるまでの時間を複数のコアチップ間において一致させる出力タイミング調整回路４００とをそれぞれ含む。これにより、インターフェースチップ側における入力されるリードデータのラッチマージンを十分に確保することが可能となる。しかも、出力タイミングの調整を夫々のコアチップ側で行っていることから、インターフェースチップ側にコアチップの枚数分のラッチタイミング制御回路などを設ける必要もない。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】複数のコアチップＣＣ０〜ＣＣ７は、リードコマンドに応答してインターフェースチップＩＦにリードデータを出力するデータ出力回路５４ｏと、リードコマンドを受け付けてからデータ出力回路５４ｏによってリードデータが出力されるまでの時間を調整する出力タイミング調整回路４００とをそれぞれ含む。インターフェースチップＩＦは、リードデータを取り込むデータ入力回路２５ｉと、リードコマンドを発行した後、データ入力回路２５ｉによるリードデータの取り込み許可タイミングを調整する入力タイミング調整回路７００とを含む。これにより、インターフェースチップ側におけるリードデータのラッチマージンを十分に確保することが可能となる。 （もっと読む）

【課題】 ＳＳＮに関連する問題を軽減するシステムおよび方法を提供すること。
【解決手段】 シングルエンドの通信チャネルを介して第１の集積回路（ＩＣ）が第２のＩＣと通信する通信システムを開示する。双方向基準チャネルは、第１のＩＣおよび第２のＩＣ間に延在し、両エンドで終端される。基準チャネルの各エンドにおける終端インピーダンスは、信号を異なる方向に通信するための異なるモードをサポートする。基準チャネルの終端インピーダンスは、それぞれの信号方向に最適化されることができる。 （もっと読む）

【課題】従来の半導体集積回路は、データの送受信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、双方向用信号線を介してデータの送受信が行われるＳｏＣ回路１００及びＳＤＲＡＭ回路１０１を備え、ＳｏＣ回路１００は、電源と双方向用信号線との間に設けられた抵抗２０７，２０８と、抵抗２０７，２０８に流れる電流のオンオフを制御するスイッチ２０９，２１０と、を有するターミネーション回路２０４と、データ受信時にはスイッチ２０９，２１０をオンし、データ送信時にはスイッチ２０９，２１０をオフし、データ受信後にさらに別のデータを受信する場合には、先のデータ受信後から所定の期間スイッチ２０９，２１０をオンし続けるように、ターミネーション回路２０４に対して制御信号２００を出力する制御回路２０５と、を備える。 （もっと読む）

【課題】メモリとメモリコントローラ間におけるメモリアクセスのために必要な複数のパラメータを、装置内の環境に合わせて設定する。
【解決手段】メモリ制御部１０と、メモリコントローラ２０と、メモリ３０とから成り、前記メモリ３０とメモリコントローラ２０間における複数のパラメータを設定するメモリ制御システムであって、前記メモリ制御部１０の調整方法判定手段１０４は前記パラメータの複数のキャリブレーション方法から装置内部の環境変化に合ったキャリブレーション方法を判定し、パラメータ設定手段１０５は、判定したキャリブレーション方法によりパラメータを設定し、設定値記憶手段１０６は設定した設定値を記憶する。 （もっと読む）

【課題】メモリデバイス内の終端抵抗をＯＮさせて、データバスと各メモリデバイスとの間における反射波を有効に防止し、それが不要であるときには積極的にＯＦＦしてできるだけ消費電力を抑えて、かつ信号振幅レベルを最大にする。
【解決手段】メモリコントローラと複数のメモリデバイスが１本のデータバス１を介して接続されている。各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗５を有し、メモリコントローラは各メモリデバイスのアクティブな終端抵抗５のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、各メモリデバイスはデータバス１ごとにデータ信号の変化点を検出する回路１３を有し、検出された変化点からの一定時間の区間に対してメモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、一定時間以外の区間はアクティブ制御を無効に各メモリデバイス内で切り替える。 （もっと読む）

【解決手段】
誤り検出機能の結果に基づきメモリデバイスにおける書き込みタイミングを調節するための方法、システム及びコンピュータプログラム製品が提供される。例えば方法は、誤り検出機能の結果に基づきデータバス上の信号と書き込みクロック信号との間の書き込みタイミング窓を決定することを含むことができる。方法はまた、書き込みタイミング窓に基づきデータバス上の信号と書き込みクロック信号との間の位相差を調節することを含むことができる。メモリデバイスは、調節された位相差に基づきデータバス上の信号を回復することができる。 （もっと読む）

【課題】Ｌｏａｄ Ｒｅｄｕｃｅｄ型のメモリモジュールにおいて、ＣＡ信号にＰｒｅ−ｌａｕｎｃｈ、ＣＴＲＬ信号にＰｏｓｔ−ｌａｕｎｃｈ機能を実現し、ＣＡ信号のセットアップマージン、ＣＴＲＬ信号のホールドマージンを確保する。
【解決手段】メモリモジュール上のメモリバッファは、アドレス、コマンド信号（ＣＡ）に出力を速める（Ｐｒｅ−ｌａｕｎｃｈ）機能とコントロール信号（ＣＴＲＬ）に出力を遅くする（Ｐｏｓｔ−ｌａｕｎｃｈ）機能を備える。Ｐｒｅ／Ｐｏｓｔ−ｌａｕｎｃｈの時間調整用のステップ時間刻みをｔＣＫ／３２またはそれよりも高精細とする。 （もっと読む）

【課題】書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステムを提供する。
【解決手段】本発明のメモリ装置の制御方法は、メモリ装置に伝送するクロック信号を生成する段階と、メモリ装置に伝送するデータストローブ信号を生成する段階と、書き込みレベリング動作時に、メモリ装置に伝送されるコマンド信号及び書き込みレベリング制御信号を生成する段階と、書き込みレベリング動作時に、書き込みレベリング制御信号に応答してメモリ装置から受信したコマンド信号とデータストローブ信号との位相差を検知する段階と、検知された位相差によってメモリ装置のノーマルモードでの書き込み動作時に、クロック信号に対するデータストローブ信号の発生タイミングを調節する段階と、を有する。 （もっと読む）

【課題】データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくする。
【解決手段】データ受信回路であって、データを伝送するデータ信号を増幅して出力する増幅回路と、第１の制御信号に従って前記増幅回路の出力を遅延させ、第１の遅延データ信号として出力する第１の遅延回路と、第２の制御信号に従って前記増幅回路の出力を遅延させ、第２の遅延データ信号として出力する第２の遅延回路とを有する。 （もっと読む）

【課題】ライト動作に係る外部の遅延を考える必要がなく、汎用性を持たせる。
【解決手段】メモリとの間でデータストローブ信号ＤＱＳを送受する入出力回路１０と、入出力回路から入力するメモリリードに係るデータストローブ信号ＤＱＳが所定の回数の遷移を繰り返したことをデータリード数の情報を元に判断してマスク信号ＭＳをマスク状態とするリード制御回路２０と、メモリライトに係るデータストローブ出力要求信号ＤＱＳとマスク信号ＭＳとの時間的位置関係に基づいて、メモリライトに係るデータストローブ信号ＤＱＳを入出力回路１０から出力する送出タイミングを制御するライト制御回路３０と、を備える。 （もっと読む）

【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。
【解決手段】半導体集積回路は、２つのデータ入出力端子と、２つのデータ入出力端子を介してデータを入力するデータ入力回路と、２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 （もっと読む）

【課題】書き込み単位の大きな不揮発性メモリを制御するために容量の大きなバッファメモリを搭載した不揮発性記憶装置において、短時間での読み出しデータの出力を実現する。
【解決手段】データを一時的に格納するためにバッファメモリを、外部装置とのデータの転送単位にあわせた第１のバッファメモリと、不揮発性メモリの書き込み単位にあわせた第２のバッファメモリの２段階で構成する。外部からのデータは、第１のバッファメモリと第２のバッファメモリを経由して不揮発性メモリとの間を転送する。第１のバッファメモリは外部装置から印加されるクロックと不揮発性記憶装置内部のクロックとを切り替えて動作する。第２のバッファメモリは不揮発性記憶装置内部のクロックで動作する。 （もっと読む）

【課題】通常のメモリアクセス動作中に、ラッチタイミングの調整を可能にする。
【解決手段】ラッチタイミング調整装置（１０）は、ストローブ信号ＤＱＳを、それぞれ、第１から第３の可変遅延量で遅延させる第１から第３の可変遅延部（１４ａ，１４ｂ，１４ｃ）と、第１の可変遅延部（１４ａ）の出力を受けてデータ信号ＤＱをラッチする第１のデータラッチ部（１９ａ）と、第２の可変遅延部（１４ｂ）の出力を受けてデータ信号をラッチする第２のデータラッチ部（１９ｂ）と、第２の可変遅延部（１４ｃ）の出力を受けてデータ信号をラッチする第３のデータラッチ部（１９ｃ）と、第１および第２のデータラッチ部の出力の比較、および第２および第３のデータラッチ部の出力の比較を行う比較部（２３）と、比較部の比較結果に基づいて、第１および第３の可変遅延量を調整し、調整後の第１および第３の可変遅延量に基づいて、第２の可変遅延量を調整する遅延調整部（２４）と、を備えている。 （もっと読む）

【解決手段】
メモリデバイスにおける書き込みタイミングを調節するための方法及びシステムが提供される。例えば方法は、データ信号、書き込みクロック信号、及び参照信号を受信することを含むことができる。方法はまた、時間経過に伴う参照信号における位相シフトを検出することを含むことができる。参照信号の位相シフトは、データ信号と書き込みクロック信号の間での位相差を調節するために用いることができ、メモリデバイスは、データ信号及び書き込みクロック信号の調節された書き込みタイミングに基づいてデータ信号からデータを回復する。 （もっと読む）