【課題】電源電圧や温度条件を制限することなく、システム全体の高速動作を可能にする半導体集積回路装置を提供する。
【解決手段】メモリコントローラ１は、メモリに制御信号の位相を遅延して出力する遅延回路５、最長のデータ送受信経路に相当する配線長を有する第１の信号線６と最短のデータ送受信経路に相当する配線長を有する第２の信号線７を経由して、メモリにパイロットデータを送信するパイロットデータ設定回路４、および位相調整手段１３を備える。判定手段２は、第１の信号線６、第２の信号線７のそれぞれを経由したパイロットデータを制御信号によって受信するとともに、制御信号の位相を異ならせることによってパイロットデータの読み取り可能な適正位相を判定する。位相調整手段１３では遅延回路５から出力される制御信号をメモリとのデータ送受信に最適な位相に調整する。 （もっと読む）

【課題】通信相手の半導体集積回路に位相比較回路および位相調整回路を設けなくとも、通信相手の半導体集積回路がデータ信号の取り込みタイミングを知らせるクロック信号を元にデータ信号を良好に受信することができるようにした半導体集積回路を提供する。
【解決手段】タイミング最適化回路５１により、ＤＱ０送受信回路４８、ＤＱ１送受信回路４９およびＤＱ２送受信回路５０における送信タイミングを調整し、メモリ４２が、メモリコントローラ４１が送信するデータ信号ＤＱ０〜ＤＱ２の各ビットのデータ信号をセンターポイントで受信できるようにする。 （もっと読む）

【課題】読み出し要求と書き込み要求のタイミングに拘らず安定した動作が可能な調停回路を提供する。
【解決手段】読み出し要求信号ＲＲＱまたは書き込み要求信号ＷＲＱにより、所定のパルス幅のラッチ信号ＬＡＴを発生してラッチ１５，２５に与え、このラッチ信号ＬＡＴの時間内に発生した書き込み要求と読み出し要求をＦＦ１１，２１で取り込み、取り込んだ要求を、同一のタイミングでラッチ１５，２５から信号Ｓ１５、Ｓ２５として出力させる。これにより、ラッチ制御部４０からラッチ信号ＬＡＴが出力されている間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、信号Ｓ１５，Ｓ２５のタイミングが一致するので、遅延部３０によって予め定められた優先順位に従って書き込み制御信号ＷＴまたは読み出し制御信号ＴＲを安定して出力することができる。 （もっと読む）

【課題】周辺装置との間の信号授受のタイミングを制御し、動作の安定化が図られるメモリ素子を提供する。
【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

メモリシステムは、それぞれが１つ以上のメモリデバイスおよびパラレル相互接続を備えた１つ以上のメモリユニットを備える。前記システムは、前記メモリコントローラと前記メモリユニットとの間のデータ転送を制御しうるメモリコントローラも備える。前記メモリシステムは、前記パラレル相互接続を介して前記メモリユニットに接続された１つ以上のバッファユニットを更に備える。前記バッファユニットのそれぞれは、各々のシリアル相互接続を介して前記メモリコントローラに接続されている。各バッファユニットは、前記メモリコントローラからコマンド情報を受信すると、前記各々のシリアル相互接続を介して前記メモリコントローラからデータを受信し、かつ前記パラレル相互接続を介して前記メモリユニットに前記データを送信しうる。前記メモリコントローラは、更に、前記１つ以上のバッファユニットから受信された情報に基づいて、送信するデータの信号特性を調整することによって、前記メモリコントローラと前記バッファユニット間のデータ転送を非対称的に制御しうる。
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【課題】実装基板上の遅延値、スキュー値に影響されずにメモリ制御用ＡＳＩＣを開発できるようなメモリ制御装置を提供する。
【解決手段】 所定のクロック信号を生成するクロックジェネレータと、上記クロックジェネレータの生成する所定のクロック信号を基に基準クロック周期を算出するＤＬＬ回路と、上記ＤＬＬ回路の出力値と少なくとも一種類のパラメータとを入力とし、遅延設定値を出力する遅延設定回路と、上記遅延設定値を遅延設定入力とする遅延素子とを含み、上記遅延素子は遅延設定入力に従い遅延値を決定し、上記遅延素子の入力信号は、上記クロックジェネレータの生成する所定のクロック信号により駆動されるフリップフロップの出力と接続され、上記遅延素子の出力信号は、メモリへの出力バッファの入力に接続されることを特徴とするメモリ制御装置を提供する。 （もっと読む）

【課題】電子デバイス内の複数のメモリ・エレメントに関するリフレッシュ・シーケンスを制御する方法を提供する。
【解決手段】本方法は、プログラム可能な信号遅延を調節して、複数のメモリ・エレメントのうちの２つ以上のメモリ・エレメントでの同時のメモリ・リフレッシュを回避し、また、プログラム可能な信号遅延に基づいて、或るメモリ・エレメントから別のメモリ・エレメントへとリフレッシュ信号を渡す。 （もっと読む）

【課題】 メモリーの動作周波数に基づいてパルス幅を調整し、これによりスイッチモジュールを制御する装置及び関連方法を提供する。
【解決手段】 制御装置は、入力指令信号を受信し、第一パルス幅調整量に基づいて入力指令信号のパルス幅を調整し、調整済みの入力指令信号として出力する第一パルス幅調整ユニットと、入力アドレス信号と調整済み入力指令信号を受信し、制御信号を生成してスイッチモジュールの導通時間を制御し、スイッチモジュールを介してメモリーデータにアクセスすることを可能にするデコーダーと、メモリーにおける特定信号の周波数を検出し、これに基づいて第一パルス幅調整ユニットを制御し、第一パルス幅調整量を設定する周波数検知器とを含む。 （もっと読む）

【課題】 書き込みの準拠となる信号に進みや遅れが生じた場合でも、データの正常な書き込みを確保するメモリー制御回路及び制御方法を提供する。
【解決手段】 メモリー制御回路は、データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、位相差に基づき位相差に対応する制御信号のセットを生成する制御モジュールと、データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、書き込みデータに対し奇／偶分離処理を行い、書き込みデータの奇／偶データに対応するデータ分離信号を生成する奇／偶データ分離器と、制御信号に基づいてデータ分離信号により搬送される奇／偶データに対し、制御信号に対応する遅延量をもとに遅延調整を行う可調整遅延線モジュールとを含む。 （もっと読む）

【課題】 動作クロック周波数が比較的に低速であることに起因してメモリからの読出遅延時間が増大する場合にも、マイクロプロセッサのセットアップ時間を満足させて、処理速度の低下を回避する。
【解決手段】 汎用ポート（Ｐｏｒｔ）から出力される制御信号によりゲート素子（９）を制御すると、メモリ（２Ａ）のリード信号端子（／ＲＤ）の信号状態がマイクロプロセッサ（１）のリード信号端子（／ＲＤ）の信号状態に連動してイネーブル状態とディスイネーブル状態とに変化する第１の動作モードが選択され、汎用ポート（Ｐｏｒｔ）から出力される制御信号によりゲート素子（９）を制御すると、メモリ（２Ａ）のリード信号端子（／ＲＤ）の信号状態がマイクロプロセッサ（１）のリード信号端子（／ＲＤ）の信号状態に拘わらずイネーブル状態に強制的に固定される第２の動作モードが選択される。 （もっと読む）

【課題】有効データウィンドウの中心でデータ信号をラッチすることができるストローブ信号を得ること。
【解決手段】インターフェース回路は、ＤＱ信号のデータ有効ウィンドウを自動検知してＤＱＳ信号の最適遅延量を調整する可変遅延回路１３及び遅延調整回路１４と、可変遅延回路１３における最小遅延量をｔ_{ＭＩＮＤＬＹ}、ＤＱ信号とＤＱＳ信号と間のスキュをｔ_ＳＫＥＷ、ＤＱ信号のセットアップ時間をｔ_{ＳＥＴＵＰ}としたとき、ｔ_{ＦＩＸＤＬＹ}＞ｔ_{ＭＩＮＤＬＹ}＋ｔ_ＳＫＥＷ−ｔ_{ＳＥＴＵＰ}を満たす遅延量ｔ_{ＦＩＸＤＬＹ}だけＤＱ信号を遅延させる固定遅延回路１１とを有する。 （もっと読む）

【課題】転送データと同期してトグルされるデータストローブ信号のポストアンブル終了時のハイインピーダンス状態移行時のグリッジノイズの影響を回避して、高速かつ正確にデータ転送を実行する。
【解決手段】ソース側から転送されるデータストローブ信号（ＤＱＳ）を所定期間可変遅延線（２０）で遅延し、この遅延データストローブ信号（ＤＬＤＱＳ）と非遅延データストローブ信号とを検出器（２２）へ与える。検出器（２２）は、非遅延データストローブ信号ＤＱＳのＬレベルからＨレベルの立上がり時の遅延データストローブ信号（ＤＬＤＱＳ）がＬレベルのときに、プリアンブル期間が完了し、有効データが転送されたと判定する。この検出結果（ＤＱＴ）に従って、インターフェイス回路部において、転送データの取込および取込アドレスの初期化を実行する。 （もっと読む）

【課題】ＬＳＩが複数のメモリと接続されていて、メモリがハンドシェイクアクセス方式でデータ転送を実行する場合に、アドレスバスが長時間１のメモリに対するアクセス信号を出力し続けることを回避する。
【解決手段】ＬＳＩとメモリの間に保持回路を設ける。ＬＳＩはバスに所定時間だけアドレス情報やメモリを特定するためのアクセス信号を出力する。保持回路はこのアクセス信号を保持して、メモリに対して保持回路とメモリを繋ぐ信号線に印加し続ける。ＬＳＩは、記憶装置でデータ転送の準備がととのった時間を見計らって再度同じアクセス信号を出力してデータの読み出し、又は書き込みを実行する。 （もっと読む）

【課題】アクセスに要されるアクセス制御信号の仕様が個々に異なるメモリに対するアクセスを柔軟に行い得る構成を提供することを目的とする。
【解決手段】外部装置としてのメモリ２０内に当該メモリ２０に応じたアクセス制御信号の仕様の情報２１をあらかじめ格納しておき、同メモリ２０にアクセスの際には同格納情報２１を読み取ることにより当該メモリ２０に応じたアクセス制御信号を生成する構成とした。 （もっと読む）

単一の読出し動作でDQSイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法が提供される。先ずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のDQSイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたDQS信号の第1のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、DQSイネーブル信号を調整して変動を補正し、DQSプリアンブルの中央に合わせた位置に保つことができる。
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【課題】新たな取り決めに基づいたシステムを提供すること。
【解決手段】本発明によるシステムにおいては、メモリ２００に対するデータ書込時及びメモリ２００からのデータ読出時のいずれにおいても、コントローラ１００から出力されるデータストローブ信号に基づいたデータ（ＤＱ）信号の送受信が行われる。従って、メモリ２００は、データ書込時は勿論のこと、データ読出時においても、コントローラ１００から入力されたデータストローブ信号を用いてデータ送信を行うこととなり、クロック信号から読出データストローブ信号を自前で生成する必要もなければ、読出データストローブ信号をクロック信号に同期させる必要もない。 （もっと読む）

【課題】ＤＤＲ／ＤＤＲ１／ＬＰＤＤＲ ＳＤＲＡＭの動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整する。
【解決手段】メモリ・コントローラは、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して動作周波数レンジを切り替えることによって、ＳＤＲＡＭの広い動作クロック範囲に対応する。また、ＤＬＬの他に１以上のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有し、ＳＤＲＡＭを低速動作で使用するときには、ＤＬＬを使用せずにＤＬモードで動作させて、消費電力を削減する。 （もっと読む）

【課題】不揮発性メモリの性能に応じた、最適な書き込み性能を実現する。
【解決手段】不揮発性メモリ１１０内のＩＤコード１１４に基づきメモリセルアレイ１１２へのレート３を検知し、レート３に応じレート１を調整し、データをレート１でバッファ１０１に記憶し、レート１で不揮発性メモリ１１０に書き込む。よって、レート３が高速の場合、レート１をレート３に引き上げるので、システムの高レート化が図れる。一方、レート３が低速の場合、レート１をレート３に下げるので、メモリコントローラ１００の低消費電力化、低ノイズ化を実現できる。また、バッファ１０１の入出力レートを等しくできるので、バッファ１０１の容量を削減できる。更に、操作部１５３を介し、レート１を任意に設定することができるので、レート１を高く設定し、高画質な動画をリアルタイムに記録したり、レート１を低く設定し、電池の寿命化や通信妨害の防止が行なえる。 （もっと読む）