【解決手段】
クロック信号及び一連のストローブ信号を位相合わせするための方法及び装置が開示される。１つの実施形態においては、メモリ制御器は、クロック信号を生成するように構成されるクロック発生器と、各ストローブ信号を生成するように構成される個々のストローブ信号発生器とを含む。メモリ制御器は、対応するメモリデバイスからのエラー信号を受け取るように構成される位相回復エンジンを更に含み、エラー信号は、ストローブ信号の複数の周期の各々のためのクロック信号に対するストローブ信号の位相合わせを示すエラー表示を伝える。位相回復エンジンは、ストローブ信号の複数の周期に対するエラー表示に依存する累積値を保持するように構成される加算器を含む。ストローブ信号発生器は、ストローブ信号の生成に関連する遅延を累積値に応じて制御するように構成される。 （もっと読む）

【課題】 半導体メモリの動作状態およびメモリコントローラの動作状態に合わせて、常に最適なタイミングでメモリアクセスを実行する。
【解決手段】 半導体メモリは、メモリコントローラからの読み出し要求に基づいて、第1読み出しデータの取り込みに使用される第1読み出しストローブ信号をメモリコントローラに送信する。半導体メモリは、第1読み出しストローブ信号に基づいてメモリコントローラから出力される読み出しストローブ信号に基づいて、第2読み出しデータの取り込みに使用される第2読み出しストローブ信号をメモリコントローラに出力する。半導体メモリとメモリコントローラとの間で、読み出しデータの出力毎にストローブ信号を授受することで、読み出しデータを常に最適なタイミングでメモリからメモリコントローラに出力できる。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる情報処理装置を提供する。
【解決手段】データを書き込む各ライトサイクルの前にダミーでデータを読み出すダミーリードサイクルが挿入される。ＣＰＵは、各ダミーリードサイクルにて、ＲＡＭに対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。 （もっと読む）

【課題】少なくとも複数の不揮発性メモリデバイスについて有効なアクセスビジー期間の管理が行えるようにする。
【解決手段】ビットカウンタ１４１は、アクセス対象となる不揮発性メモリデバイス１１-m（ｍは０〜７のいずれか）に書き込まれるまたは当該デバイス１１-mから読み出されるアクセスデータを構成するビットのうち、物理ブロックがイレーズされている状態の論理値である第１の論理値とは異なる、第２の論理値のビットの数をカウントする。タイマ１４２は、デバイス１１-mを対象とするアクセス処理時のアクセスビジー期間を測定する。ＭＰＵ１５はカウンタ１４１のカウント値が閾値以上の場合、タイマ１４２によって測定されたアクセスビジー期間に基づき、アクセスビジー期間情報領域１２４に格納されている不揮発性メモリデバイス１１-mについてのアクセスビジー期間情報を更新する。 （もっと読む）

【課題】リードキャリブレーション処理ではメモリデバイスのライト遅延値を机上で見積もりしておく必要がある。この見積もりどおりにライトができない場合には、キャリブレーション処理が非常に困難もしくは時間のかかる処理となってしまう。
【解決手段】メモリデバイス１０３は、メモリデバイス制御部１４０と、ストローブ信号の立ち上がり及び立ち下がりで、０及び１の両方の値で読み取られるデータであるタイミング調整用データを記憶する遅延調整用記憶部１７０と、メモリセル１７４と、遅延調整用記憶部とメモリセルとのどちらかに接続を切り替えるセレクタ１７２とを具備する。メモリインターフェース１０２は、遅延調整用記憶部１７０のタイミング調整用データを、タイミングを変えながらリードして、リード可能なタイミング範囲を探索し、このタイミング範囲からリードタイミングを選択設定する。 （もっと読む）

【課題】不揮発性記憶部の信号線の負荷容量が増大した場合においても、不揮発性記憶部からデータを読み出して確実に出力することが可能なメモリシステムを提供することを目的とする。
【解決手段】ＮＡＮＤ Ｉ／Ｆ１１６は、ＲＥ信号を帰還させた信号をプログラムブル遅延素子２２０で遅延させて第２のクロックＣＬＫ２として出力し、第２のクロックＣＬＫ２を使用して、ＮＡＮＤメモリ１０から読み出したデータをラッチして出力する。 （もっと読む）

【課題】消費電力を抑制しつつ温度変化に伴うデータアクセスエラーを防止すること。
【解決手段】アクセス頻度取得部が、メモリに対するデータアクセス頻度を検出し、較正処理部が、検出されたデータアクセス頻度に基づいてメモリに対する所定時間あたりの較正回数を調整するように構成する。また、受信した放送波に含まれるデータがメモリに随時書き込まれる場合に、ナビゲーション部が、放送波の受信が可能である受信可能エリアまたは不可能である受信不可エリアを予め定めた受信エリア情報を取得するとともに現在位置を取得し、較正処理部が、取得された受信エリア情報および現在位置に基づいてメモリに対する所定時間あたりの較正回数を調整するように構成する。 （もっと読む）

【課題】メモリコントローラにおける、受信データ取得タイミングの調整を容易にする。
【解決手段】データ読み出し期間にデータ信号を出力する第１メモリ、又はデータ読み出し期間にデータ信号に加えて当該データ信号の読み出しタイミングを示す読み出し用ストローブ信号を出力する第２メモリを制御対象のメモリとして制御するメモリコントローラであって、前記制御対象のメモリが前記第２メモリである場合に、前記読み出し用ストローブ信号が示すタイミングに従って、前記制御対象のメモリから入力されたデータ信号を読み出す読み出し回路と、を備え、前記制御対象のメモリが前記第１メモリである場合に、前記遅延回路を経由して入力された前記クロック信号が示すタイミングに従って、前記制御対象のメモリから入力されたデータ信号を読み出す。 （もっと読む）

【課題】制御信号およびアドレス信号を共通バスを介して接続することができるシステムメモリ制御装置を実現する。
【解決手段】本発明のシステムメモリ制御装置は、互いに排他的に有効となるＣＭＥ-０、ＣＭＥ-１を生成するコマンド同期装置１４と、ＣＭＥ-０とデータ処理装置１６からのＡＣＱ-０に基づいてＣＳ-０、ＣＴＬ-０、およびＡＤ-０を生成し、ＣＴＬ-０、ＡＤ-０をＣＳ-０に同期して出力する単位システムメモリ制御装置１３ａと、ＣＭＥ-１とデータ処理装置１６からのＡＣＱ-１に基づいてＣＳ-１、ＣＴＬ-１、ＡＤ-１を生成し、ＣＴＬ-１、ＡＤ-１をＣＳ-１に同期して出力する単位システムメモリ制御装置１３ｂと、ＣＴＬ-０とＡＤ-０、または、ＣＴＬ-１とＡＤ-１を選択してシステムメモリ１１ａ、１１ｂへ共通のバスを介して出力するコマンド選択装置１５を有する。 （もっと読む）

【課題】各種のメモリタイプのメモリとして使用でき、しかも、コントロールデバイスにおける制御負担を軽減できる半導体メモリ装置およびその動作方法を提供する。
【解決手段】メモリアレイが形成されたメモリアレイ部３と、外部装置とメモリアレイ部３との間のインターフェースを行うインターフェース部２と、インターフェースに応じたモードを示す任意のモード信号を設定可能なモード信号保持部２５と、を有し、インターフェース部２は、複数のメモリタイプにそれぞれ対応し、モード信号に応じて選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、モード信号保持部２５は、各モード信号が記憶される不揮発性メモリと、不揮発性メモリから読み出されたコマンドを一時的に保持しておくモードレジスタと、を含む。 （もっと読む）

【課題】複数のメモリの内の一のメモリとは異なる他のメモリが放出する熱の影響を受けて、一のメモリのリフレッシュ動作の性能が劣ることを防止することができるメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法を提供する。
【解決手段】 所定の周期でリフレッシュ動作が必要なメモリ２０を含む複数のメモリ２０、３０に接続されるメモリコントローラ１０において、リフレッシュ動作が必要な一のメモリ２０とは異なる他のメモリ３０へのアクセス前と該アクセス後とでは、一のメモリ２０のリフレッシュ動作周期を異なる周期に設定する動作周期設定部を備える。 （もっと読む）

【課題】 ページ動作機能を有する擬似ＳＲＡＭの誤動作を防止する。
【解決手段】 レイテンシ判定部は、チップイネーブル信号の活性化がリフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、チップイネーブル信号の非活性化に応答してレイテンシ拡張信号を非活性化する。データ制御部は、レイテンシ拡張信号の活性化中の読み出しレイテンシを、レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加する。レイテンシ拡張信号を、チップイネーブル信号の活性化中に同じレベルに保持することで、リフレッシュ動作が挿入されるか否かに拘わらず、ページ動作中に読み出しレイテンシが変更されることを防止できる。したがって、リフレッシュ要求の挿入の有無に拘わらず、常に同じタイミングで後続のアクセス要求を供給でき、半導体メモリの誤動作を防止できる。 （もっと読む）

【課題】読み出し信号タイミングを調整するフラッシュメモリ装置およびフラッシュメモリ装置の読み出し制御方法を提供する。
【解決手段】複数のフラッシュメモリユニットと、前記複数のフラッシュメモリユニットそれぞれに接続される共通の入出力バスと、前記共通の入出力バスに接続され、前記複数のフラッシュメモリユニットのうちに選択されたフラッシュメモリユニットに読み出し制御信号を送信し、前記選択されたフラッシュメモリユニットから前記共通の入出力バスを経由して読み出したデータを受信する制御部を含み、制御部は、選択されたフラッシュメモリユニットとの送信遅延に基づいて読み出し制御信号の送信時点を調整することを特徴とし、これによって各フラッシュメモリユニットに最適化されたタイミング制御が可能になる。 （もっと読む）

メモリ制御装置が、１つまたは複数の書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正するように構成されており、この書き込み−読み出し−検証の動作は、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含む。位相検出器は、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返されて、タイミング関係の較正を容易にする。 （もっと読む）

【課題】 半導体メモリのアクセス状況に応じて、半導体メモリのアクセスに伴い消費される電力を最小限にする。
【解決手段】 半導体メモリは、第１電源電圧に応じて動作する内部回路と第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。第１コントロール部は、半導体メモリをアクセスするために、メモリ入出力回路に接続され第２電源電圧に応じて動作する制御入出力回路を有し、クロック信号に同期して動作する。電圧生成部は、電圧調整信号に応じて第２電源電圧を変更する。クロック生成部は、クロック調整信号に応じてクロック信号の周波数を変更する。第２コントロール部は、第１コントロール部による半導体メモリのアクセス状況に応じて、半導体メモリの消費電力を最適にするために、電圧調整信号およびクロック調整信号を生成する。 （もっと読む）

【課題】高速に動作するデータ処理装置及び半導体メモリ装置において、データの高速伝送の信頼性を高めるためのものであって、データ処理装置から読み出しトレーニング命令と共に印加されるアドレス情報によって、互いに異なるデータトレーニングパターンを出力することができる半導体メモリ装置を提供することによって、読み出し動作の信頼性を確保すること。
【解決手段】本発明に係る半導体メモリ装置は、複数のアドレス入力回路及び複数のデータ出力回路と、読み出しトレーニングのためのデータロード信号と共に前記複数のアドレス入力回路を介して入力されるアドレス情報を割り当てて、前記複数のデータ出力回路を介して出力されるデータトレーニングパターンを生成するトレーニングドライバ５００とを備える。 （もっと読む）

【課題】ＲＡＭに対して二つの異なるアクセス元からのアクセスが競合した場合に一方のアクセスを次のアクセスサイクルまで待たせる必要がなく、回路面積と消費電力を低減させる。
【解決手段】ＲＡＭ３に対してアクセス元１、２からのメモリアクセスが競合した場合、メモリアクセス調停回路１０によって、アクセス元２からのメモリアクセスを、そのアクセスサイクル内で遅延させて、次のメモリアクセスまでにＲＡＭ３に対してメモリアクセスが行われるように調停する。メモリアクセス調停回路１０は、メモリアクセスが発生したときのみ、内部クロック信号、タイミング制御信号およびＲＡＭ３に対するクロック信号を生成し、アクセス発生時にのみメモリアクセス調停回路１０が動作させ、メモリアクセスが発生しないときには動作させないため、消費電力を低減できる。 （もっと読む）

【課題】データのメモリ装置への実際の到着を、ＷＣＬＫを基準にして、正確に測定し、データキャプチャの開始とメモリ装置へのデータの到着とを正確にアライメントする方法および装置を提供する。
【解決手段】メモリ装置の入力へ到着するデータの実到着タイムは、バックツーバックＷＲＩＴＥコマンドを予め定めたデータパターンと共にメモリ装置に送出することによって測定される。データパターンはレジスタに格納され、データの予測到着タイムとデータの実到着タイムとの差がロジック回路によって測定される。次に、この測定された差は、メモリ装置へのデータキャプチャの開始を遅延させることによって、補償され、これにより、データキャプチャの開始とメモリ装置へのデータ到着とを正確にアライメントすることができる。 （もっと読む）

【課題】 メモリバスの使用効率を向上させる。
【解決手段】 レイテンシの異なる複数のメモリデバイスへのアクセスを制御するメモリアクセス制御装置において、先に発行した先行コマンドとその先行コマンドが発行されたメモリデバイスの情報を先行コマンド情報として保持する。そして、次に発行する次コマンドとその次コマンドを発行するメモリデバイスの情報と、先行コマンド情報とに基づいて次コマンドを発行するまでのコマンド発行間隔を設定する。設定されたコマンド発行間隔に従って次コマンドの発行を制御する。 （もっと読む）