【課題】データ転送システムにおけるデータ転送の高速化を図る。
【解決手段】第１回路３から伝送路２を介して転送されるデータを受け取る半導体集積回路１であって、前記伝送路に接続される第１終端抵抗回路１３と、前記データの転送が開始される前の収束期間において、前記伝送路のレベルを所定電位に近づける収束制御手段（１４；Ｉ,II,III）と、を有し、前記収束制御手段は、前記収束期間において、前記伝送路の前記第１終端抵抗回路による抵抗値を小さくなるように制御するように構成する。 （もっと読む）

【課題】電子機器装置において、コストダウンすると共に、制御回路における基準電圧と記憶回路における基準電圧とのバラツキを軽減する。
【解決手段】電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。電圧出力回路４は、電源７からの電圧を複数の抵抗４１、４２により分圧して、その電圧を電圧出力ライン４５から出力する。ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４の電圧出力ライン４５に接続されている。電圧出力回路４は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃの生成とＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒの生成とに共用化される。 （もっと読む）

【課題】単純な回路構成によって複数のDDRコマンド列間におけるDDRコマンド同士が競合するのを回避する。
【解決手段】個別に動作することができる複数のバンクで構成されるDDRメモリとバンク共通バスで接続されたDDRメモリコントローラにおいて、バンク対応のライトリクエストまたはリードリクエストを逐次に受けると、動作モードに応じて一連のDDRコマンド列Activeコマンド-Write(Read)コマンド-Prechargeコマンドを逐次に発行し、その際に該DDRコマンド同士がバンク共通バス上で競合しないように、Activeコマンド，Write(Read)コマンド，Prechargeコマンドの発行タイミングを調整してパイプライン処理する。 （もっと読む）

【課題】ＤＤＲ３メモリ回路のような高速のメモリ回路との通信に使われるチャンネル間のスキューを減少又は除去する回路を提供する。
【解決手段】本発明のチャンネルスキュー補償回路は、メモリ回路との通信に使われる複数のチャンネルの間のスキューを補償する回路であって、送信回路、複数の受信回路、検出回路、及び遅延回路を備える。送信回路は、複数のチャンネルの入力端で複数のチャンネルを介して基準信号を送信する。複数の受信回路は、複数のチャンネルの出力端から各々反射された複数の反射信号を複数のチャンネルの入力端で受信する。検出回路は、反射信号を受信して複数のチャンネルの間の相対的な信号伝播時間差を検出する。遅延回路は、複数のチャンネルのうちの少なくとも１つに連結され、検出された相対的な信号伝播時間差に基づいて複数のチャンネルのうちの少なくとも１つの信号伝播遅延を設定する。 （もっと読む）

【課題】 複合デバイスのチップセレクト信号線の本数の変更をせずとも、デバイス機能部ごとに適した条件で動作させることが可能となる。
【解決手段】
本発明の携帯通信端末１００は、複合デバイス２５０と、複合デバイスに含まれる複数のデバイス機能部２５２いずれかに対応するチップセレクト信号を送信する複数のチップセレクト送信端子２６２を有する制御デバイス２６０と、複数のチップセレクト信号の論理和をチップセレクト受信端子２５６に出力するインターフェースデバイス２７０と、を備え、制御デバイスは、デバイス機能部それぞれのアクセススピードに応じた信号時間長のチップセレクト信号を各チップセレクト送信端子から送信することを特徴としている。 （もっと読む）

【課題】メモリとのデータの転送効率を向上させたメモリアクセス制御装置、メモリアクセス制御システムおよびメモリアクセス制御方法を提供する。
【解決手段】画像処理システム１において、第２のＤＲＡＭコントローラ２０に、画像処理ユニット３０のコマンドＩ／ＦとデータＩ／Ｆからの両方のデータが入力されるまで第１ＤＲＡＭコントローラ１０へ出力しないように制御するか、若しくは、コマンドＩ／Ｆにデータが入力された際にすぐさま第１ＤＲＡＭコントローラ１０に出力しその後に対応するデータＩ／Ｆからデータが入力されたときにデータＩ／Ｆのデータを出力するように制御するか、のいずれかのモードに切替えてその切り替えに応じたタイミングでデータを出力する調停回路２１を備える。 （もっと読む）

【課題】データストローブ信号ＤＱＳとシステムクロックとの同期化を適切に実行する。
【解決手段】システムクロック同期化回路（１９）と、システムクロック同期化回路（１９）の前段に配置され、クロック供給バッファ（２３）からデータストローブバッファ（１６−１）までの伝達遅延を検出する遅延検出回路（１８）とを具備するメモリインターフェース回路を構成する。遅延検出回路（１８）は、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）の位相とデータストローブ信号（ＤＱＳ）の位相との差に基づいて伝達遅延を示す位相差データ（Ｐ）を生成してシステムクロック同期化回路（１９）に供給する。システムクロック同期化回路（１９）は、位相差データ（Ｐ）に基づいて、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）をシフトさせたリードクロック（ｒｃｌｋ）を生成し、リードクロック（ｒｃｌｋ）に基づいて、データ（ＤＱ）をロジック回路（２７）に供給する供給タイミングを制御する。 （もっと読む）

【課題】簡略な構造で、クロック周期以上の遅延に対しても安定したアクセスを実現する同期メモリアクセス調整回路及び調整方法を提供する。
【解決手段】クロック信号３０に同期して動作する同期メモリ２にアクセスする同期メモリアクセス調整回路１において、同期メモリ２にデータ読み出し、書き込みのアクセスのために与えるクロック信号３１を位相遅延調整するための第１の遅延回路１６と、前記アクセス後に同期メモリ２から出力される読み出しデータ４６を取り込むためのクロック信号３２を位相遅延調整するための第２の遅延回路１７と、同期メモリ２から出力される読み出しデータ４６をサイクル遅延調整するためのファーストインファーストアウト回路１２とを備える。 （もっと読む）

【課題】通常のメモリアクセス動作中にアクセスタイミングを調整することによりアクセスタイミングのバラつきを動作マージンから削除することを可能とするメモリインターフェースを提供する。
【解決手段】メモリデバイス１０１からのストローブ信号を第一の可変遅延部１０４を通じて遅延させ、第一のデータ信号として読み取る第一のデータラッチ部１０３と、同じストローブ信号を第二の可変遅延部１０７を通じて遅延させ遅延観測用に第二のデータ信号として読み取る第二のデータラッチ部１０６とを備え、第一のデータラッチ部１０６で読み取ったデータを通常のメモリアクセス動作に利用しつつ、第二のデータラッチ部１０６で読み取ったデータと比較して遅延量の限界を検出し、第一の可変遅延部１０４の遅延量に反映することで、通常のメモリアクセス動作を止めることなく遅延量の補正を行うことができる。 （もっと読む）

【課題】初期化シーケンスにおけるタイミングキャリブレーションを適切に実行する技術を提供する。
【解決手段】入力バッファ（２１）に供給するデータを遅延させる第１遅延回路（２３）と、出力バッファ（２１）から読み出したデータを遅延させる第２遅延回路（２４）と、第１遅延回路（２３）を介してデータをメモリ（５）に供給するデータ書込み回路（２５）と、メモリ（５）に書き込まれたデータを、第２遅延回路（２４）を介して読み出して読み出しデータとするデータ読み出し回路（２６）と、データ信号の揺らぎに応じて形成されるｅｙｅ開口の開始端部の位置と終了端部の位置を検出し、開始端部と終了端部との中間位置を特定し、中間位置と開始端部との差を、データ信号とデータストローブ信号との位相差とする決定する制御回路（２０）とを具備するメモリインターフェースを構成する。 （もっと読む）

クロックデューティサイクルを訂正し、出力遅延調整を実行するシステム及び方法が、スレーブデバイスとして動作するシリアル接続のデバイス用に提供される。マスタデバイスは第1のスレーブデバイスにクロックを供給する。各スレーブデバイスは、クロックを順に次のスレーブデバイスに送る。最下位のスレーブデバイスは、クロックをマスタデバイスに戻す。マスタデバイスは、送出クロックと帰還クロックとを比較し、デューティサイクル訂正又は出力遅延調整が必要かどうかを判定する。必要ならば、マスタデバイスは、スレーブデバイスに対するコマンドを生成し、出力して、デューティサイクル又は出力遅延調整を実行する。スレーブデバイスはそれぞれ、デューティサイクル訂正又は出力遅延調整を実行する回路を有する。実装形態では、各スレーブデバイスはメモリデバイスであり、マスタデバイスはメモリコントローラである。
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【課題】メモリ側の多相クロックのずれを補正する。
【解決手段】複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 （もっと読む）

【課題】選択的メモリアクセスに関連するデバイス、システム、方法を提供する。
【解決手段】フラッシュメモリにおける速いアクセスページをプログラムまたは遅いアクセスページのどちらをプログラムするかを示す表示を検出する。表示の検出に応じて、データは、揮発性メモリから（１）フラッシュメモリの遅いアクセスページはスキップして速いアクセスページにプログラムされるか、または、（２）速いアクセスページはスキップして遅いアクセスページにプログラムされる。 （もっと読む）

【課題】スレーブデバイスのアドレスビット長に依存せずにブートアップ処理を行うことができる情報処理装置を提供する。
【解決手段】情報処理装置は、アドレスの各ビットをシリアルに送信し、データの各ビットをシリアルに受信するシリアルインターフェースと、起動プログラムを格納するブートメモリと、起動時に起動プログラムを実行して起動時処理を行なう制御回路とを含み、制御回路は、起動時処理において、第１のタイミングを開始タイミングとしてシリアルインターフェースがシリアルに受信するデータが所定のデータに一致するか否かを判断し、データ不一致の場合には、第２のタイミングを開始タイミングとしてシリアルインターフェースがシリアルに受信するデータが所定のデータに一致するか否かを判断することを特徴とする。 （もっと読む）

【課題】 起動時間を短縮可能なマイクロコンピュータを提供する。
【解決手段】 パワーオン・リセットのようなコールドスタート状態であることを表すコールド／ウォームスタート信号がコールド／ウォームスタート信号回路１３から与えられると、リセット有効／無効選択回路１４によってリセット信号を有効にして、フラッシュＲＯＭ制御レジスタ２１を初期化し、チューンデータ領域２０ｂに記憶されるチューンデータをフラッシュＲＯＭ制御レジスタ２１にコピーする。リスタート・リセットのようなウォームスタート状態であることを表すコールド／ウォームスタート信号がコールド／ウォームスタート信号回路１３から与えられると、リセット有効／無効選択回路１４によってリセット信号を無効にして、フラッシュＲＯＭ制御レジスタ２１を初期化せずに、チューンデータ領域２０ｂからのチューンデータのコピーを省略する。 （もっと読む）

メモリシステムおよび方法は、互いに、および論理ダイに結合された積層メモリデバイスダイスを用いる。論理ダイは、論理ダイがメモリデバイスダイスの各々から、読み出しデータ信号などの信号を受信するタイミングを制御するように動作可能であるタイミング補正システムを含み得る。タイミング補正は、メモリデバイスダイスの各々に適用される、読み出しストロボ信号のようなそれぞれのストロボ信号のタイミングを調整することによって、読み出しデータまたは他の信号のタイミングを制御する。メモリデバイスダイスは、メモリデバイスダイスがそれぞれのストロボ信号を受信することによって画定する時刻にメモリデバイスに読み出しデータを送信し得る。ストロボ信号の各々のタイミングは、全てのメモリデバイスダイスからの読み出しデータまたは他の信号が同じ時刻に受信されるように調整される。
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【課題】高速動作を保障するために行われる読み出し訓練（ＲＥＡＤ ＴＲＡＩＮＩＮＧ）に必要な訓練パターンを一時格納するレジスタが除去され、前記訓練パターンを伝達するラインの個数を減少させるデータ伝達回路及びそれを備える半導体メモリ装置を提供する。
【解決手段】本発明のデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部９０５と、ストローブ信号に応じて、前記ラッチ部９０５にラッチされる訓練パターンデータをロードするバッファ部９０７とを備えることを特徴とする。 （もっと読む）

【課題】 半導体の生産中止により従来使用していた信号が代替品で削除されてしまう場合があり、新規開発なら問題はないが、既存製品にはそのままでは使用できない場合がある。
【解決手段】 本発明は不揮発性メモリを用いたメモリユニットに関するものであり、削除されたＢＵＳＹ信号を擬似的に発生する回路を付加することで、既存製品にソフトウェアの変更無しに、搭載可能とする。 （もっと読む）

【課題】入出力帯域の低下を抑制すること。
【解決手段】本発明は、メモリセル１３０を有するメモリ装置１１０に、メモリセルに記憶または読み出すデータをデータ線を介して入出力する入出力部９４と、メモリ装置１１０に、データを入出力するためのコマンドを出力するコマンド出力部９６と、データを入出力するタイミングを一対の差動信号のクロスポイントで通知するストローブ信号をデータストローブ線を介してメモリ装置に入出力し、データを入出力する期間の間の期間において、コマンドに基づきまたは／およびコマンドが出力してからの期間に応じて、ストローブ信号のうち一方をハイ、他方をローに保持するストローブ信号制御部１０と、を具備するメモリ制御装置、メモリシステムおよびメモリ装置の制御方法である。 （もっと読む）

【解決手段】
クロック信号及び一連のストローブ信号を位相合わせするための方法及び装置が開示される。１つの実施形態においては、メモリ制御器は、クロック信号を生成するように構成されるクロック発生器と、各ストローブ信号を生成するように構成される個々のストローブ信号発生器とを含む。メモリ制御器は、対応するメモリデバイスからのエラー信号を受け取るように構成される位相回復エンジンを更に含み、エラー信号は、ストローブ信号の複数の周期の各々のためのクロック信号に対するストローブ信号の位相合わせを示すエラー表示を伝える。位相回復エンジンは、ストローブ信号の複数の周期に対するエラー表示に依存する累積値を保持するように構成される加算器を含む。ストローブ信号発生器は、ストローブ信号の生成に関連する遅延を累積値に応じて制御するように構成される。 （もっと読む）