【課題】ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みをを実現し、ＦＩＦＯ形式でのデータの取り扱いを可能にするＤＲＡＭ型メモリシステムおよびメモリ管理制御方法を提供する。
【解決手段】ＤＲＡＭ型メモリ（４）とインタフェース回路（１）とをそれぞれ含む複数のメモリ部（＃０１−＃０４）と、複数のメモリ部に対してライトデータを与えリードデータを取り出すデータ入出力部（５，８）と、複数のメモリ部の各々を同一の固定サイクル長で動作させライトデータの書き込みおよびリードデータの読み出しがそれぞれ連続実行されるようにメモリ部間で固定サイクル長の開始タイミングを設定するメモリ管理制御部（６）を有する。 （もっと読む）

【課題】半導体装置のタイミング調整を最適に行うシステム、システムにおける調整装置、システムの制御方法を提供する。
【解決手段】メモリチップを有する複数の半導体装置３０と、複数の半導体装置のいずれかの半導体装置に、予め調整対象とされている被調整信号のタイミングと、被調整信号のハイレベルとローレベルとを判別するための参照電圧と、を段階的に変更させてシュム−データを取得するメモリコントローラ２０と、メモリコントローラにより取得されたシュム−データに基づき被調整信号のタイミングと参照電圧との関係の最適ポイントを算出する演算部１２と、を備え、メモリコントローラは、演算部が算出した最適ポイントを示す情報に基づき調整される信号のタイミング及び参照電圧を複数の半導体装置のそれぞれに対して調整する。 （もっと読む）

【課題】コンピュータ又は遠隔通信システムの構成要素と共に使用する相互接続システムを提供する。
【解決手段】データメモリシステム、コンピュータシステム、又はデータ経路がシステムの電力消費及びデータスキュー特性を制御するように配置されて作動される通信システムとすることができる、ネットワークにおいて要素を配置するための相互接続システム、装置、及び方法。構成可能なスイッチング要素を使用して、ノードでの相互接続を形成することができ、制御信号及び他の情報を使用して、構成可能なスイッチング要素の他の態様の電力ステータスが管理される。ネットワークのノード間で送信されているデータの時間遅延スキューは、ネットワークの１つ又はそれよりも多くのノードでデータの論理的及び物理的ライン割当てを交換することによって変更することができる。また、トレース経路指定の複雑さを低減する相互接続マザーボードを配置する方法も開示する。 （もっと読む）

【課題】回路規模の増大を抑えつつ、Ｄｉｇｉｔａｌ Ｄｉａｇｎｏｓｔｉｃ Ｍｏｎｉｔｏｒへのアクセスの待ち時間を低減させる。
【解決手段】光トランシーバ１０では、セレクタ２０が、不揮発性メモリへのアクセス時に第１のＩ^２ＣバスＢ１を選択し、監視部へのアクセスの際には第２のＩ^２ＣバスＢ２を選択する。この光トランシーバ１０では、不揮発性メモリ１２がアクセスされている間に監視部１４へのアクセスが開始される時に、停止信号が第１の制御部１６ａに出力され第１の制御部１６ａによる不揮発性メモリ１２のアクセスを中断させ、第２のＩ^２ＣバスＢ２を選択させるための切替信号がセレクタ２０に出力される。セレクタ２０は、切替信号に応答して、第１のＩ^２ＣバスＢ１に出力する信号の状態を直前の状態で維持して、第２のＩ^２ＣバスＢ２を選択する。 （もっと読む）

【課題】データストローブ信号に発生するグリッジを有効に除去し、正確なデータ転送を可能にするメモリインタフェース回路を提供する。
【解決手段】システムクロック信号ＣＬＫに同期したマスク制御信号ＲＥＮをある遅延調整値αだけ遅延させた信号を用いてデータラッチに使用するようにデータストローブ信号ＤＱＳをマスクする第１のマスク回路１０３と、遅延調整値αに一定の余裕度ｔを持たせてマスク制御信号ＲＥＮを遅延させた信号を用いてデータストローブ信号ＤＱＳをマスクする第２のマスク回路１０４と、第１のマスク回路１０３の出力におけるエッジ回数のカウント値と第２のマスク回路１０４の出力におけるエッジ回数のカウント値とを比較して、両カウント値の一致を確認しつつ遅延調整値αを変更し、不一致が起こった場合には遅延調整値αを戻すように動作する比較回路１１１２とを設ける。 （もっと読む）

【課題】レジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、複数のディジーチェン接続されたメモリモジュールを備える。各メモリモジュール７７−ｉは、メモリアレイ４と、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチ１６と、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路４２とを含む。 （もっと読む）

【課題】入力されたデータストローブ信号の位相に応じて、そのゲートタイミングを調整することのできるメモリインターフェイスのタイミング調整回路および方法を提供する。
【解決手段】実施形態のタイミング調整回路は、サンプリング部１１が、位相の制御されたサンプリングクロックによりデータストローブ信号ＤＱＳを所定回数サンプリングし、初期値設定部１２が、プルダウン回路２が動作しているときのサンプリング結果より、原ゲート信号の移相量の初期値を設定し、補正部１３が、プルダウン回路２が動作していないときのサンプリング結果より、設定された移相量の補正方向を決定する。初期値設定部１２または補正部１３からの出力にもとづいて移相量決定部１４が決定した移相量に合わせて、遅延部１５が、原ゲート信号を遅延させて、データストローブ信号ＤＱＳをゲーティングするためのゲート信号を出力する。 （もっと読む）

【課題】回路規模を抑え、複雑な制御を必要とせずに、データストローブ信号がハイインピーダンス状態にある場合に内部にリードデータ信号の誤取り込みを防止して、安定的にメモリからデータを読み出すことが可能なメモリインターフェース回路を提供すること。
【解決手段】ＤＱＳ信号が伝播するＤＱＳ線ＤＱＳＬをローレベルにクランプするクランプ回路１１と、リードイネーブル信号ＲＥＮに応じて、ＤＱＳ線ＤＱＳＬを介して入力されるＤＱＳ信号の論理レベルの検出を開始するアンド回路１０とを備え、クランプ回路１１を設けることにより、読み出し動作において、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに生じる不測のエッジを検出することはない。ＤＱＳ信号を誤検出することはなく、誤ったＤＱ信号を取り込む恐れがない。 （もっと読む）

【課題】セットアップ及びホールド時間のマージンを確保する。
【解決手段】半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。第１のメモリ１０は、第１のクロックを用いて第２のメモリ２０に第２のクロックを転送する。第１のバッファ１２は、第１のクロックに応答して第２のメモリ２０にデータを転送する。第２のバッファ２２は、第２のクロックに応答してデータを受ける。 （もっと読む）

【課題】データ入出力マージンを向上させ、低い電力消耗量でデータを安定的に出力できる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供する。
【解決手段】半導体システム１００は、クロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号をメモリ装置へ伝送するコントローラ１１０及びコントローラ１１０から伝送されるクロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号に応答して、第２ストローブ信号に同期されたデータをコントローラへ提供するメモリ装置１２０を含む。 （もっと読む）

【課題】高いクロック周波数でデータを出力するメモリシステムを提供する。
【解決手段】データＤｏｕｔ及び第１信号（切替信号）を保持可能なメモリセル１０と、第２信号（ＶＨＦ）と第３信号（ＲＭ）とを保持する保持部６１と、前記データを出力する出力部とを備え、前記出力部は前記データを外部に出力する第１〜第３トランジスタを備えたバッファ部９３とを具備し、周波数は、第１周波数（非同期、６６、８３ＭＨｚ）及びこの第１周波数よりも大きな第２周波数（１０４ＭＨｚ）を含み、前記周波数が、前記第２周波数である場合、前記第１制御信号（＜Ａ＞、＜Ｂ＞、＜Ｃ＞）の値に関わらず、前記第１〜第３トランジスタをオン状態とすることができる。 （もっと読む）

【課題】通常のメモリアクセスを中断することなくストローブ信号とデータ信号との間のタイミング調整することができる、小型のメモリインターフェース回路を提供すること。
【解決手段】期待値取得用ラッチ１２は、クロック信号ＣＬＫに同期してライトデータＷＤをラッチする。ＷＤＬＬ３１は、ライトストローブ信号ＷＤＱＳを出力する。ＲＤＬＬ３２は、遅延ライトストローブ信号ＷＤＱＳ＿ｄを出力する。リードデータラッチ１１は、ループバックされたライトデータＷＤを遅延ライトストローブ信号ＷＤＱＳ＿ｄに同期してラッチする。比較器４１は、リードデータラッチ１１及び期待値取得用ラッチ１２の出力を比較する。レジスタ部４３は、ＲＤＬＬ３２に設定する遅延値が格納される。レジスタ制御部４２は、比較結果に応じてレジスタ部４３内の遅延値を更新する。遅延選択部４４は、レジスタ部４３から読み出した遅延値をＲＤＬＬ３２に設定する。 （もっと読む）

【課題】タイミングエラーの発生を抑制することのできる受信回路を提供する。
【解決手段】受信回路４０は、データ列ＤＱの先頭のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングでデータストローブ信号ＤＱＳの先頭の立ち上がりエッジが発生するように、データストローブ信号ＤＱＳに第１の遅延量を与える第１遅延回路４２を含む。受信回路４０は、データ列ＤＱの３番目のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングでデータストローブ信号ＤＱＳの２番目の立ち上がりエッジが発生するように、データストローブ信号ＤＱＳに第２の遅延量を与える第２遅延回路４３を含む。受信回路４０は、第１遅延信号ＤＱＳ１の先頭立ち上がりエッジでラッチした先頭データと、第２遅延信号ＤＱＳ２の２番目の立ち上がりエッジでラッチした３番目のデータを選択する選択回路Ｓ１を含む。 （もっと読む）

【課題】不揮発性メモリが揮発性メモリに競争し得るように、不揮発性メモリデバイスのメモリアクセス時間を削減する。
【解決手段】読み出しアクセス１００の特定部分が実行される順番を変更することによって、読み出しアクセスを変更する。プレアクティブコマンドは、ロウアドレス書き込み動作１３０から構成される。アクティベートコマンドは、読み出しコマンドを導出する多数の動作から構成される。矢印１５０は、ビット線プレチャージ及びカラム選択動作１３６が、アクティベートコマンドからプレアクティブコマンドに移動されることを示す。このような移動は、プレアクティブコマンドの持続期間を延長するが、アクティベートコマンドの持続期間を短縮する。実行されたアクティベートコマンドの数が実行されたプレアクティブコマンドの数よりも大きい場合、読み出しアクセスの持続期間を短縮する。 （もっと読む）

【課題】データの信頼性を確保したままライト／リード動作の高速化を実現する。
【解決手段】本発明に係るメモリコントローラは、上位装置との間でライト／リードデータの入出力を行なうと共に、ライトストローブ信号を生成するデータ制御回路と、ライト動作においてデータ制御回路により生成される、ライトストローブ信号のタイミングをメモリアクセス単位毎に調整し、各メモリアクセス単位がライトデータを取り込むタイミングを指定するライトストローブ調整信号を生成する第１処理と、リード動作においてメモリデバイスにより生成される、リードストローブ信号のタイミングをメモリアクセス単位毎に調整し、データ制御部が各メモリアクセス単位から読み出されたリードデータを読み出すタイミングを指定するリードストローブ調整信号を生成する第２処理のうち、少なくとも一方の処理を実行する調整回路と、を有する。 （もっと読む）

【課題】簡易で精度の高いＯＤＴ回路の抵抗補償方式を提供することを目的とする。
【解決手段】複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ回路２００であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。 （もっと読む）

【課題】 キャリブレーションを定期的に行うシステムにおいて、キャリブレーション毎に、キャリブレーション開始時の遅延量を基準に所定の範囲で増減し、増減した各遅延量でのデータのラッチ、チェックパターンとの比較といった動作確認が必要であり、キャリブレーションに多くの時間を要している。
【解決手段】 キャリブレーション履歴から、遅延量が増加傾向にあれば遅延量を増加しての動作確認を、遅延量が減少傾向にあれば遅延量を減少しての動作確認を省略することで、キャリブレーションに要する時間を短縮することが可能になる。 （もっと読む）

【課題】ロックアップ時間無しでＤＤＲインターフェースを備えたメモリにアクセスすることのできるインターフェース回路及びインターフェース回路を備えるメモリコントローラを提供する
【解決手段】データストローブ信号（ＤＱＳ）の周期が基本クロックの周期の４ｎ倍（ｎは１以上の整数）になるようにする。このようにすることにより、データストローブ信号（ＤＱＳ）がハイレベルの期間又はローレベルの期間は、基本クロックの２ｎ周期分の期間と一致する。そして、データストローブ信号（ＤＱＳ）の立ち上がりエッジ又は立ち下がりエッジから基本クロックのｎ周期分に対応する時間が経過した時点を中心として、半周期分未満の時間差で読み出しデータ（ＤＱ）の信号がラッチする。 （もっと読む）

【課題】メモリデバイス間における遅延時間のばらつきを解消する。
【解決手段】データ端子２０ｄがメモリコントローラ３０に共通接続されたメモリデバイス２１〜２４を備える。メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。メモリコントローラ３０は、メモリデバイス２１〜２４にそれぞれ設定コマンドを発行することにより、リードコマンドを発行してからリードデータＤＱを受信するまでの遅延時間がメモリデバイス２１〜２４間において一致するよう、出力タイミング調整回路１３０による調整量を設定する。 （もっと読む）

【課題】アクセスを制御する半導体部品に負担をかけることなく当該半導体部品が出力する信号の高調波成分によって当該信号によるタイミングウインドウが不所望に狭められことを抑制する。
【解決手段】基板上でアクセスを制御する半導体部品が出力するクロック信号やコマンド及びアドレス信号の有効性を示すイネーブル制御信号を基板上でアクセスされる別の半導体部品に供給する信号伝送経路の所定ノードから分岐してグランドプレーンに至る特定伝送経路に容量素子を直列配置する。前記容量素子は、イネーブル制御信号の高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記イネーブル制御信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。 （もっと読む）