【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】めっき膜厚の制御を精度よく行う。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ_１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ_２との表面積比Ｓｒ＝Ｓ_１／Ｓ_２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。 （もっと読む）

【課題】微細なトレンチまたはホール等の凹部にボイドを発生させずに確実にＣｕを埋め込むことができ、かつ低抵抗のＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２において、トレンチ２０３の表面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上に、加熱しつつ、ＰＶＤによりＣｕがマイグレーションするようにＣｕ膜２０６を形成してトレンチ２０３を埋める工程とを有する。 （もっと読む）

【課題】本発明は、銅合金配線とビアとの接続面に、窒素を含むバリヤメタル膜が形成されている構造を有する半導体装置であって、銅合金配線とビアとの間における電気抵抗の上昇を抑制することができる半導体装置等を提供する。
【解決手段】本発明に係る半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第一の銅合金配線と、第一の層間絶縁膜上に形成される第二の層間絶縁膜と、第二の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第二の銅合金配線とを、備えている。そして、第二の銅合金配線のＡｌの濃度は、第一の銅合金配線の前記Ａｌの濃度未満である。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を覆うように半導体基板１上に引張応力膜としての窒化シリコン膜５を形成する。窒化シリコン膜５は窒化シリコン膜５ａ，５ｂ，５ｃの積層膜である。窒化シリコン膜５ａ，５ｂの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分よりも小さく、窒化シリコン膜５ａ，５ｂは、成膜後に紫外線照射処理を行って引張応力を増大させる。窒化シリコン膜５ａ，５ｂ，５ｃの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分以上であり、窒化シリコン膜５ｃに対しては紫外線照射処理を行わない。 （もっと読む）

【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。
【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。 （もっと読む）

【課題】下地にダメージを与えず、また、電極材料のゴミの再付着も防止される配線又は電極の形成方法と、この配線又は電極の形成方法により配線又は電極を形成する電子デバイス及びその製造方法を提供する。
【解決手段】下地２上に第１のレジスト層１を形成し、開口部５を形成し、導電材料層３を成膜する。導電材料層３の全体を覆う第２のレジスト層４を形成し、該開口部５以外の導電材料層３上の第２のレジスト層４を除去することにより、該開口部５の導電材料層３を覆う保護レジスト層４’を形成する。該保護レジスト層４’で覆われていない導電材料層３を除去し、次いで保護レジスト層１，４’を除去することにより、残留した導電材料３よりなる配線又は電極を形成する。 （もっと読む）

【課題】銅ヒューズに起因する故障または特性悪化を抑制または防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、銅ヒューズ４と、半導体基板１と銅ヒューズ４との間に配置された銅膜からなるシール膜７，８と、銅ヒューズ４よりも上の層に形成された銅以外の金属材料膜からなり、銅ヒューズ４の両端にそれぞれに接続された最上層配線５０１，５０２と、シール膜７，８に結合され、銅ヒューズ４の周囲を取り囲む筒状に形成された銅シールリング６とを含む。 （もっと読む）

【課題】非破壊かつオンラインで金属層の結晶粒径及び粒径分布を評価する方法を実現する。
【解決手段】結晶組織を有し特定の面方位においてＸ線に対して回折ピークを持つ金属層にＸ線を照射して得られる回折ピークを入手するステップＡ、回折ピークに基づいて面積平均コラム長及び体積平均コラム長を求めるステップＢ、面積平均コラム長及び体積平均コラム長から結晶粒径の対数正規分布を求めるステップＣを具備する。 （もっと読む）

【課題】封止される被対象物に段差部を備えているが、封止部を設けた際に該段差部に起因したボイドの発生が抑制され、ひいては優れた耐食性を備える半導体装置と、その製造方法を提供する。
【解決手段】本発明に係る半導体装置１は、導電性を有する剛体からなる基板２と、該基板の少なくとも一方の面に絶縁部３を介して配された導電部５と、該絶縁部及び該導電部を覆うように配された感光性樹脂からなるフィルム６と、を備えている。前記基板２は、一方の面に開口する凹部及び／又は貫通孔２ａを備え、該凹部及び／又は該貫通孔はその内部が略全域にわたって、前記フィルム６により充填されている形態をなす。 （もっと読む）

【課題】さらなるＤＲＡＭの大記憶容量化を図る。
【解決手段】半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 （もっと読む）

【課題】容量素子の容量の増大が実現される半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層６ｃと、を備え、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。 （もっと読む）

【課題】表示パネルに設けられるパッド部として適した構造を提供することを目的の一と
する。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置に
おいて、薄膜の剥がれに起因する不良を防止することを目的の一とする。
【解決手段】走査線と信号線が交差し、マトリクス状に配列する画素電極層と、該画素電
極層に対応して設けられた画素部を有し、該画素部に酸素の含有量が異なる少なくとも二
種類の酸化物半導体層とを組み合わせて構成される逆スタガ型薄膜トランジスタが設けら
れた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構
成する同じ材質の導電層によって、画素電極層と対向する共通電極層と電気的に接続する
パッド部が設けられている。 （もっと読む）

【課題】半導体装置の金属配線を高信頼性化する。
【解決手段】一つの実施形態によれば、半導体装置は、第１の配線材、開口部、及び電極端子部が設けられる。第１の配線材は、半導体基板上の第１の層間絶縁膜上に設けられ、配線層として用いられる。開口部は、第１の配線材上に設けられた第２の層間絶縁膜をエッチングして形成される。電極端子部は、開口部及び開口部周囲の第２の層間絶縁膜上に設けられ、第１の配線材に接するバリアメタル膜、シードメタル膜、及び第２の配線材が開口部を覆うように積層形成され、第２の配線材の上部及び側面に被覆メタル膜が形成される。 （もっと読む）

【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、多層配線層と、第１能動素子３ａ、容量素子１９および周辺回路を有する記憶回路２００と、第２能動素子３ｂを有する論理回路１００と、記憶回路領域２００に形成されており、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃと、論理回路領域１００に形成されており、能動素子３ｂと第１配線８ａとを電気的に接続する接続コンタクト１３ａと、を備え、第１配線８ａは、容量素子１９が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜７ａに位置しており、接続コンタクト１３ａは、容量コンタクト１３ｃと同一層に設けられており、第１配線８ａと接続コンタクト１３ａは、デュアルダマシン構造を有している。 （もっと読む）

【課題】本実施形態は、配線形状の制御が容易になり、且つ、配線間を埋める絶縁膜表面の段差が回避できるような半導体装置及びその製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、配線領域と非配線領域とを有する第１の絶縁膜において、配線領域に溝を形成し、第１の絶縁膜の上面と溝の底面及び側壁とを覆うように配線材料を堆積し、配線材料をエッチングすることにより、溝中に、溝と平行に、且つ、側壁と離して配置された複数の配線を形成し、第１の絶縁膜の上面と複数の配線の上面とを覆い、且つ、配線の間と側壁と側壁に隣り合うように配置された配線との間とを埋め込むように、第２の絶縁膜を形成する。 （もっと読む）

【課題】隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供する。
【解決手段】磁気抵抗素子ＭＲＤが複数配置されたメモリセル領域と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。磁気抵抗素子ＭＲＤは、磁化固定層と磁化自由層とトンネル絶縁層とを含んでいる。磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。上記周辺回路領域には、第１の配線ＢＬと同一レイヤにより構成される第２の配線ＢＬ２と平面視において重なるように、磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造ＤＭＭが配置されている。積層構造ＤＭＭは、周辺回路領域にて平面視において隣接する１対の第２の配線ＢＬ２の両方と重ならない。 （もっと読む）

【課題】デュアルダマシン法による銅配線接続において、コンタクト抵抗の上昇を抑制する半導体装置の製造方法を提供する。
【解決手段】第１の配線２５上に積層された第１の拡散防止膜２７及び層間絶縁膜のうち、第１の層間絶縁膜２８をエッチングすることで第１のホールを形成する。第１の拡散防止膜がエッチングされにくい条件で、第１のホールの下方に位置する第１の層間絶縁膜をエッチングして第２のホールを形成する。第２のホールを埋め込むように、第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成する。第１の層間絶縁膜の上面が露出するまで第２の層間絶縁膜をエッチングすることで、第２のホールと一体とされた配線形成用溝を形成する。第２のホール内に残存する第２の層間絶縁膜を選択的に除去し、第２のホールの下方に位置する第１の拡散防止膜を選択的に除去する。 （もっと読む）

【課題】配線形成時に配線形成用溝の間口を閉塞させないで配線形成用溝内に連続したＣｕ膜を形成できる半導体装置の製造方法を提供する。
【解決手段】配線形成用溝形成工程では、層間絶縁膜１０に配線形成用溝３１を形成する。バリアメタル膜形成工程では、配線形成用溝３１が形成された層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。Ｃｕ膜形成工程では、配線形成用溝３１間の層間絶縁膜１０上の膜厚に比して配線形成用溝３１内の底部の方が厚くなるように、バリアメタル膜１４上にＣｕ膜１５を形成する。リフロー工程では、バリアメタル膜１４上のＣｕ膜１５をリフローさせ、配線形成用溝３１内に埋め込む。そして、除去工程では、少なくとも配線形成用溝３１間の層間絶縁膜１０上のバリアメタル膜１４をＣＭＰ法によって除去する。 （もっと読む）

【課題】半導体装置のエッチングを精度良く行い、再生率を低減させる
【解決手段】基板にトランジスタを形成し、トランジスタを覆うように第１層間絶縁膜２２を形成する。さらに、第１層間絶縁膜２２の上方に形成したレジスト膜２７を用いて第１層間絶縁膜２２をエッチングし、トランジスタのソース／ドレイン領域に到達するコンタクトホール３１を形成する。この際、レジスト膜２７の開口部２７Ａの半径ｒと、開口部２７Ａが設計位置からずれている位置ずれ量ΔＸとを測定し、コンタクトホール３１に必要な半径Ｒｘと、コンタクトホール３１を形成可能な限界距離Ｓとから、ｒ＋ΔＸ−Ｓ＜ＥＳ＜ｒ−Ｒｘを満たす半径差ＥＳを決定し、半径差ＥＳからエッチング条件を決定する。 （もっと読む）